JPS61256759A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61256759A JPS61256759A JP60097766A JP9776685A JPS61256759A JP S61256759 A JPS61256759 A JP S61256759A JP 60097766 A JP60097766 A JP 60097766A JP 9776685 A JP9776685 A JP 9776685A JP S61256759 A JPS61256759 A JP S61256759A
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- capacitor
- memory cell
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に関し、特に高集積、高速の半導
体メモリＬＳＩとして好適な半導体装置に関する。
体メモリＬＳＩとして好適な半導体装置に関する。
［発明の背景〕
従来のメモリセルとして、特開昭５３−４３４８５号に
おいて、第２図に示す回路構造の高速バイポーラメモリ
セルが提案されている。このメモリセルは、負荷抵抗Ｒ
１，Ｒ，に並列にダイオードＤ１．Ｄ２が形成され、か
つ該ダイオードがキャパシタＣ１゜Ｃ２の代用をするこ
とを特徴としている。また、ａはメモリセルをアクセス
するワード線を、Ｓ工と８２は記憶内容を読出すデジッ
ト線にそれぞれ対応している。このような構成により、
このメモリセルは次の点が改良されている。すなわち。
おいて、第２図に示す回路構造の高速バイポーラメモリ
セルが提案されている。このメモリセルは、負荷抵抗Ｒ
１，Ｒ，に並列にダイオードＤ１．Ｄ２が形成され、か
つ該ダイオードがキャパシタＣ１゜Ｃ２の代用をするこ
とを特徴としている。また、ａはメモリセルをアクセス
するワード線を、Ｓ工と８２は記憶内容を読出すデジッ
ト線にそれぞれ対応している。このような構成により、
このメモリセルは次の点が改良されている。すなわち。
（１）高速のスイッチングが可能、（２）動作余裕度が
増大する、（３）α線によるソフトエラー率が小さい、
という点である。
増大する、（３）α線によるソフトエラー率が小さい、
という点である。
なお、これらの利点を生かすためには、キャパシタＣ１
，Ｃ，にはそれぞれ約５００ｆＦの静電容量が必要とさ
れる。従来の半導体装置においては、この静電容量を得
るために、上記のようにキャパシタの静電容量の代用と
して１例えば、ショットキバリアダイオードＤ□、Ｄ２
の静電容量を用いている。この半導体装置におけるシ
ョットキバリアダイオードとしては、例えば、白金シリ
サイド層（ＰｔＳｉ）／シリコン層の界面を用いている
。しかし、このようなダイオードによって得られる静電
容量は単位面積当り最大３．４ ｆ Ｆ／μ−程度に過
ぎないので、上記の必要な静電容量を得るためには該ダ
イオードの面積は１５０μポにもなり、メモリセルの面
積の約３０％を占めてしまう、このことは、高速バイポ
ーラメモリを高集積化するために重大な障害となってい
る。
，Ｃ，にはそれぞれ約５００ｆＦの静電容量が必要とさ
れる。従来の半導体装置においては、この静電容量を得
るために、上記のようにキャパシタの静電容量の代用と
して１例えば、ショットキバリアダイオードＤ□、Ｄ２
の静電容量を用いている。この半導体装置におけるシ
ョットキバリアダイオードとしては、例えば、白金シリ
サイド層（ＰｔＳｉ）／シリコン層の界面を用いている
。しかし、このようなダイオードによって得られる静電
容量は単位面積当り最大３．４ ｆ Ｆ／μ−程度に過
ぎないので、上記の必要な静電容量を得るためには該ダ
イオードの面積は１５０μポにもなり、メモリセルの面
積の約３０％を占めてしまう、このことは、高速バイポ
ーラメモリを高集積化するために重大な障害となってい
る。
これに対して、例えば特開昭５９−１７１１５７では、
■キャパシタＣ１，Ｃ，とダイオードＤ１．Ｄ。
■キャパシタＣ１，Ｃ，とダイオードＤ１．Ｄ。
を独立に形成する。■キャパシタＣ１，Ｃ，の誘電体と
して比誘電率の高い酸化タンタル（’ｒａａｏｓ）を用
いるなどの技術によってメモリセルの縮小がはかられて
きたが、さらにメモリセルの面積の縮小が要求されてい
る。
して比誘電率の高い酸化タンタル（’ｒａａｏｓ）を用
いるなどの技術によってメモリセルの縮小がはかられて
きたが、さらにメモリセルの面積の縮小が要求されてい
る。
本発明の目的は上記従来技術の欠点に鑑みてなされたも
ので、小面積のメモリセルを提供することである。
ので、小面積のメモリセルを提供することである。
上記目的を達成するため、本発明は、メモリセルの大部
分を占めるダイオードやキャパシタを従来用いられてい
なかった信号線（デジット線）の下の領域に、該信号線
と絶縁された状態で挿入することによってメモリセルの
総面積を縮小することを特徴としている。
分を占めるダイオードやキャパシタを従来用いられてい
なかった信号線（デジット線）の下の領域に、該信号線
と絶縁された状態で挿入することによってメモリセルの
総面積を縮小することを特徴としている。
以下、本発明の半導体装置を、高速バイポーラメモリセ
ルを例にとった実施例により詳細に説明する。
ルを例にとった実施例により詳細に説明する。
（実施例１）
第１図は、白金シリサイド（ＰｔＳｉ）／Ｓｉ界面をシ
ョットキバリアダイオードとして用いたメモリセルの平
面図を示したものである。第１図において、記号１はシ
ョットキバリアダイオード（Ｓ Ｂ Ｄ）、領域２は信
号線（デジット線）、３はメモリセルをアクセスするた
めのワード線領域、メモリセル面積の大部分をＳＢＤ領
域１が占めていることがｂかる。ここで、本発明は、デ
ジット８４下の領域にＳＢＤを形成することによって、
だ領域６がＳＢＤの陽極を示しており、この陽極はスル
ーホール７を通じてワード線と接続している。本発明の
概念を実施するためには、ＳＢＤの上部電極６とデジッ
ト線が電気的に絶縁されていなければならない。以下、
第１図のＹ、−Ｙｔで切断した断面図を用いて１本発明
によるメモリセルの構造を詳細に説明する。
ョットキバリアダイオードとして用いたメモリセルの平
面図を示したものである。第１図において、記号１はシ
ョットキバリアダイオード（Ｓ Ｂ Ｄ）、領域２は信
号線（デジット線）、３はメモリセルをアクセスするた
めのワード線領域、メモリセル面積の大部分をＳＢＤ領
域１が占めていることがｂかる。ここで、本発明は、デ
ジット８４下の領域にＳＢＤを形成することによって、
だ領域６がＳＢＤの陽極を示しており、この陽極はスル
ーホール７を通じてワード線と接続している。本発明の
概念を実施するためには、ＳＢＤの上部電極６とデジッ
ト線が電気的に絶縁されていなければならない。以下、
第１図のＹ、−Ｙｔで切断した断面図を用いて１本発明
によるメモリセルの構造を詳細に説明する。
第３図において、ＳｉＫ板８上に素子間分離絶縁層９が
形成されており、この絶縁層で分離された領域にトラン
ジスタ、負荷抵抗Ｒ，。、ショットキバリアダイオード
（Ｓ Ｂ Ｄ）が形成されている。
形成されており、この絶縁層で分離された領域にトラン
ジスタ、負荷抵抗Ｒ，。、ショットキバリアダイオード
（Ｓ Ｂ Ｄ）が形成されている。
ここで、１０は低抵抗Ｒ，，を形成しているＮ０拡散層
領域、１１は負荷抵抗を形成する高抵抗拡散領域、１２
はベース領域、１３はエミッタ領域、１４はコレクタ領
域、１５は白金シリサイド層であり、Ｎ型拡散領域１６
とショットキコンタクトを形成している領域、１７はＳ
ＢＤの上部電極であるＴ−Ｗ合金、１８は上記ＳＢＤの
電極１７とデジット線１９を絶縁するパシベーション膜
（例えばリン矛ラス薄膜）をそれぞれ示している。さら
に、この上記電極１７はワード線とスルーホールを通し
て接続している。ここで、ＳＢＤの上部電極１７はデジ
ット線１８とパシベーション膜１８を介して重なってい
るため、電極１７とデジット線１９の短絡はない、また
、デジット線１２とＳＢＤの電極１７との間に容量を生
じて、信号伝達速度の低下する恐れがあるが、本発明者
の検よ 討によればこの容量にｌる信号遅延はパシベーション膜
１８の膜厚が２０００Å以上あれば無視できることがわ
かった。
領域、１１は負荷抵抗を形成する高抵抗拡散領域、１２
はベース領域、１３はエミッタ領域、１４はコレクタ領
域、１５は白金シリサイド層であり、Ｎ型拡散領域１６
とショットキコンタクトを形成している領域、１７はＳ
ＢＤの上部電極であるＴ−Ｗ合金、１８は上記ＳＢＤの
電極１７とデジット線１９を絶縁するパシベーション膜
（例えばリン矛ラス薄膜）をそれぞれ示している。さら
に、この上記電極１７はワード線とスルーホールを通し
て接続している。ここで、ＳＢＤの上部電極１７はデジ
ット線１８とパシベーション膜１８を介して重なってい
るため、電極１７とデジット線１９の短絡はない、また
、デジット線１２とＳＢＤの電極１７との間に容量を生
じて、信号伝達速度の低下する恐れがあるが、本発明者
の検よ 討によればこの容量にｌる信号遅延はパシベーション膜
１８の膜厚が２０００Å以上あれば無視できることがわ
かった。
また、ＳＢＤの電極配線２０は、パシベーション膜１８
上に形成されたコンタクトホールａを通して、ＳＢＤの
上部電極１７と接続されている。
上に形成されたコンタクトホールａを通して、ＳＢＤの
上部電極１７と接続されている。
したがって１本発明によれば、パシベーション膜１８、
コンタクトホールａ、ＳＢＤの電極１７を従来の構造に
追加することによって、デジット線１９の下にもショッ
トキバリアダイオードを形成できるので、メモリセルの
面積を大巾に縮小できる。
コンタクトホールａ、ＳＢＤの電極１７を従来の構造に
追加することによって、デジット線１９の下にもショッ
トキバリアダイオードを形成できるので、メモリセルの
面積を大巾に縮小できる。
また、本実施例ではショットキ接合にＰｔＳｉ／Ｓｊ−
界面を用いたが、そのほか、良好なショットキ接合を形
成できるＰｄ、Ｓｉ／Ｓｉ界面などを用いても良い。
界面を用いたが、そのほか、良好なショットキ接合を形
成できるＰｄ、Ｓｉ／Ｓｉ界面などを用いても良い。
その他のメモリセルとしては、例えば特開昭５９−１４
９０４７号に示されているように、ショットキバリアダ
イオードＤ工＋Ｄｚ と独立に小面積の容量Ｃ工、Ｃ２
を形成し面積が縮小されたものが提案されている。した
がって、上記容量を形成するキャパシタをデジット繰下
に入れてメモリセルの面積を縮小する方法を以下の実施
例で示す。
９０４７号に示されているように、ショットキバリアダ
イオードＤ工＋Ｄｚ と独立に小面積の容量Ｃ工、Ｃ２
を形成し面積が縮小されたものが提案されている。した
がって、上記容量を形成するキャパシタをデジット繰下
に入れてメモリセルの面積を縮小する方法を以下の実施
例で示す。
（実施例２）
第４図は、第２図の回路図に示したメモリセルの小面積
キャパシタＣ１，Ｃ，としてＴａ２Ｏ５を誘電体膜に用
いて面積を縮小したメモリセルの平面図である。第１図
に示したメモリセルに較べて、同一のレイアウト規則に
よってトランジスタを形成したにもかかわらず１面積が
さらに著しく縮小されている。ハツチングを施した領域
２１はキャパシタ領域であり、この部分をデジット線２
２の下の領域に挿入し、領域２３にキャパシタを形成す
ることによって、さらにメモリセルの面積を縮小できる
。なお、破線で示したキャパシタの陽極２４はＳＢＤ陽
極２５と２６の負荷抵抗の陽極を兼ねており、この陽極
２４はワード線に接続されている。したがって、この場
合１本発明の効果はさらに著しくなる。
キャパシタＣ１，Ｃ，としてＴａ２Ｏ５を誘電体膜に用
いて面積を縮小したメモリセルの平面図である。第１図
に示したメモリセルに較べて、同一のレイアウト規則に
よってトランジスタを形成したにもかかわらず１面積が
さらに著しく縮小されている。ハツチングを施した領域
２１はキャパシタ領域であり、この部分をデジット線２
２の下の領域に挿入し、領域２３にキャパシタを形成す
ることによって、さらにメモリセルの面積を縮小できる
。なお、破線で示したキャパシタの陽極２４はＳＢＤ陽
極２５と２６の負荷抵抗の陽極を兼ねており、この陽極
２４はワード線に接続されている。したがって、この場
合１本発明の効果はさらに著しくなる。
次に、第４図に示した装置の￥３−Ｙ、の断面図である
第５図を用いてさらに説明する。第５図において、記号
３１はＳｉ基板、３２は素子間分離絶縁膜、３３はキャ
パシタの下部電極となるＮ“拡散層、３４はキ命パシタ
の誘電体であるＴａ、Ｏ。
第５図を用いてさらに説明する。第５図において、記号
３１はＳｉ基板、３２は素子間分離絶縁膜、３３はキャ
パシタの下部電極となるＮ“拡散層、３４はキ命パシタ
の誘電体であるＴａ、Ｏ。
薄膜、３５は小面積のショットキバリアダイオードを構
成するＰｄ７Ｓｉ（もしくはＰｄ−ＡＱ金合金層、３６
はキャパシタおよびショットキバリアダイオードの陽極
であるタングステン電極、３７はタングステン電極３６
とデジット線３８を絶縁するための層間絶縁膜であり本
実施例においては５２０００人のリンガラスを用いた、
３９はショットキダイオードおよびキャパシタの陽極３
６から取り出した配線などをそれぞれ示している。
成するＰｄ７Ｓｉ（もしくはＰｄ−ＡＱ金合金層、３６
はキャパシタおよびショットキバリアダイオードの陽極
であるタングステン電極、３７はタングステン電極３６
とデジット線３８を絶縁するための層間絶縁膜であり本
実施例においては５２０００人のリンガラスを用いた、
３９はショットキダイオードおよびキャパシタの陽極３
６から取り出した配線などをそれぞれ示している。
したがって１本実施例によって、デジット繰下にノ」１
面積キャパシタを挿入すれば、メモリセルの面積を著し
く縮小することができる。
面積キャパシタを挿入すれば、メモリセルの面積を著し
く縮小することができる。
また、本実施例としては小面積キャパシタとして、Ｔａ
ｚＯ，キャパシタを用いて本発明Ｚ＄ｆを説明したが、
本発明はメモリセルのデジット繰下の領域にダイオード
又はキャパシタを形成してメモリセルの面積を縮小する
ことに特徴があるので、キャパシタとしては溝型キャパ
シタ等を用いてもよい。
ｚＯ，キャパシタを用いて本発明Ｚ＄ｆを説明したが、
本発明はメモリセルのデジット繰下の領域にダイオード
又はキャパシタを形成してメモリセルの面積を縮小する
ことに特徴があるので、キャパシタとしては溝型キャパ
シタ等を用いてもよい。
なお、本実施例においては、小面積のダイオードの電極
材料としてＰｄ、ＳＬまたはＰｔ−ＡＱ金合金用いたが
これは、従来のＰｔＳｉ／Ｓｉ接合よりも接合障壁が低
いことから、小面積になっても従来と同等のダイオード
特性が得られるからである。
材料としてＰｄ、ＳＬまたはＰｔ−ＡＱ金合金用いたが
これは、従来のＰｔＳｉ／Ｓｉ接合よりも接合障壁が低
いことから、小面積になっても従来と同等のダイオード
特性が得られるからである。
本発明によれば、従来利用されていなかったデジット繰
下の領域にもショットキバリアダイオードまたはキャパ
シタを形成できるので、メモリセルの面積を著しく縮小
できる。
下の領域にもショットキバリアダイオードまたはキャパ
シタを形成できるので、メモリセルの面積を著しく縮小
できる。
第１図は本発明を説明するための平面図、第２図はメモ
リセルの回路図、第３図は第１図に示したメモリセルの
Ｙ□−Ｙ、断面図、第４図および第５図は本発明の他の
実施例を示す平面図およびそのＹ、−Ｙ４断面図である
。 １・・・ＳＢＤ領域、２・・・デジット線、３・・ワー
ド線、４・・・デジット線の下の領域、５・・・新しい
ＳＢＤ領域、６・・・ＳＢＤの陽極、７・・・スルーホ
ール、８・・・Ｓｉ基板、９・・・素子間分離絶縁層、
１０・・・Ｎ３型拡散領域、１１・・・高抵抗拡散傾城
、工２・・・ベース領域、１３・・・エミッタ領域、１
４・・・コレクタ領域、１５・・・白金シリサイド、１
６・・・Ｎ型拡散領域、１７・・・ＴｉＷ電極、】８・
・・パシベーション膜、１９・・・デジット線、２１・
・・キャパシタ領域、２２−・・デジット線、２３・・
・キャパシタ領域、２４・・・キャパシタの陽極、２５
・・・ＳＢＤの陽極、２６・・・負荷抵抗、３１・・・
Ｓｉ基板、３２・・・素子間分離絶縁膜、３３−Ｎ”拡
散層、３４ ＝Ｔ ａ、Ｏ，膜、３５・・・Ｐ ｄ２ｓ
ｘ （Ｐ ｔ Ａ ｎ合金）、３６・・・タングステ
ン電極、３７・・・層間絶縁膜、３８・・・デジット線
、慕 １ 図 ′Ｉ′１
リセルの回路図、第３図は第１図に示したメモリセルの
Ｙ□−Ｙ、断面図、第４図および第５図は本発明の他の
実施例を示す平面図およびそのＹ、−Ｙ４断面図である
。 １・・・ＳＢＤ領域、２・・・デジット線、３・・ワー
ド線、４・・・デジット線の下の領域、５・・・新しい
ＳＢＤ領域、６・・・ＳＢＤの陽極、７・・・スルーホ
ール、８・・・Ｓｉ基板、９・・・素子間分離絶縁層、
１０・・・Ｎ３型拡散領域、１１・・・高抵抗拡散傾城
、工２・・・ベース領域、１３・・・エミッタ領域、１
４・・・コレクタ領域、１５・・・白金シリサイド、１
６・・・Ｎ型拡散領域、１７・・・ＴｉＷ電極、】８・
・・パシベーション膜、１９・・・デジット線、２１・
・・キャパシタ領域、２２−・・デジット線、２３・・
・キャパシタ領域、２４・・・キャパシタの陽極、２５
・・・ＳＢＤの陽極、２６・・・負荷抵抗、３１・・・
Ｓｉ基板、３２・・・素子間分離絶縁膜、３３−Ｎ”拡
散層、３４ ＝Ｔ ａ、Ｏ，膜、３５・・・Ｐ ｄ２ｓ
ｘ （Ｐ ｔ Ａ ｎ合金）、３６・・・タングステ
ン電極、３７・・・層間絶縁膜、３８・・・デジット線
、慕 １ 図 ′Ｉ′１
Claims (1)
- １、ディジット線上に第１の層間絶縁膜を介してワード
線が交さしている配線および、互いに交さ接続された２
つのトランジスタとからなるフリップフロップ形メモリ
セルを有する半導体記憶装置において、該ワード線と同
電位のキャパシタまたはダイオードの陽極が該ディジッ
ト線の下側の一領域に第２の層間絶縁膜を介して重なつ
ていることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097766A JPH0685424B2 (ja) | 1985-05-10 | 1985-05-10 | 半導体記憶装置 |
| US06/860,413 US4809052A (en) | 1985-05-10 | 1986-05-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097766A JPH0685424B2 (ja) | 1985-05-10 | 1985-05-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256759A true JPS61256759A (ja) | 1986-11-14 |
| JPH0685424B2 JPH0685424B2 (ja) | 1994-10-26 |
Family
ID=14200984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097766A Expired - Lifetime JPH0685424B2 (ja) | 1985-05-10 | 1985-05-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685424B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194663A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 半導体記憶装置 |
-
1985
- 1985-05-10 JP JP60097766A patent/JPH0685424B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194663A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685424B2 (ja) | 1994-10-26 |
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