JPS5864062A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5864062A JPS5864062A JP56163007A JP16300781A JPS5864062A JP S5864062 A JPS5864062 A JP S5864062A JP 56163007 A JP56163007 A JP 56163007A JP 16300781 A JP16300781 A JP 16300781A JP S5864062 A JPS5864062 A JP S5864062A
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- JP
- Japan
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- electrode
- tantalum
- collector
- metal layer
- layer
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置にをか夛、とくにパイボーク記
憶装置のソフトエラー発生確率の低減化に関するもので
ある。
憶装置のソフトエラー発生確率の低減化に関するもので
ある。
バイポー九ＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓ ｓ
Ｍｅｍｏｒｙ ）は、高密度化高速化と低消費電力化
の要求から。
Ｍｅｍｏｒｙ ）は、高密度化高速化と低消費電力化
の要求から。
メモリーセル面積の縮小と保持電流の低減が進み。
ソフトエラーの発生確率が大きくなってきた。このソフ
トエラーの発生確率を減小させるには、チップを適正な
物質で被覆し、アルファ線の侵入を防ぐ方法にあわせて
、コレクターにつながる容量を大きくシ、コレクターの
電圧変動を小さくする方法を採らな轄れげならない。
トエラーの発生確率を減小させるには、チップを適正な
物質で被覆し、アルファ線の侵入を防ぐ方法にあわせて
、コレクターにつながる容量を大きくシ、コレクターの
電圧変動を小さくする方法を採らな轄れげならない。
コレクターにつ表がる容量を大きくする。には、シ、、
トキーバリアダイオード（以下８ＢＤと略記）面積およ
びペース面積大きくシ、寄生容量の形でその容量を大き
くする方法がある。しかし、この方法はセル面積の増大
を伴い、高密度化、高速化の要求と相反する。他の方法
として、８ＢＤ電極およびペース電極とコレクター電極
との間にシリコン基板を酸化して得られる二酸化シリコ
ン膜を用いたコンデンサーを挿入する方法がおる。
トキーバリアダイオード（以下８ＢＤと略記）面積およ
びペース面積大きくシ、寄生容量の形でその容量を大き
くする方法がある。しかし、この方法はセル面積の増大
を伴い、高密度化、高速化の要求と相反する。他の方法
として、８ＢＤ電極およびペース電極とコレクター電極
との間にシリコン基板を酸化して得られる二酸化シリコ
ン膜を用いたコンデンサーを挿入する方法がおる。
しかし、この方法もセル領域に加えてコンデンサー領域
を必賛とするため、やはり、セル面積の増大を伴う。
を必賛とするため、やはり、セル面積の増大を伴う。
本発明は、セル面積の増大を伴うことなく、コレクター
につながる容量を大きくすることができるセル構造を提
供するものである。
につながる容量を大きくすることができるセル構造を提
供するものである。
本発明はシ、、トキーバリアダイオード電極およびベー
ス電極を形成する第一の金属層と、コレクター電極を形
成する第二の金属層との間に１表面を酸化タンタルで被
覆されたタンタル層が層状に挾まれていることを、特徴
とするバイポーラ記憶装置にある。
ス電極を形成する第一の金属層と、コレクター電極を形
成する第二の金属層との間に１表面を酸化タンタルで被
覆されたタンタル層が層状に挾まれていることを、特徴
とするバイポーラ記憶装置にある。
第１図は本発明の実施例を示す断面図であＶ。
このセル構造では、８ＢＤｌの電極およびベース３′に
ベースコンタクト３で接続する電極を形成する第一の金
属層４とヲレクタ領域７の低抵抗コレクタ領域２′とコ
レクタコンタクト２で接続する電極を形成する第二の金
属層５との間に１表面を酸化タンタルで被覆されたタン
タル層６が挿入されている。この構造では、酸化タンタ
ル膜をはさんだコンデンサーによって、コレクターにつ
ながる容量が付加される。それ等の容量は本来必要な配
−線領域内に設けることができ、新たな領域を必要とし
ないためセル面積の増大を伴わない、同、第１図で何句
８はＰ型基板９に設けられたｎ＋型埋込み層である。
ベースコンタクト３で接続する電極を形成する第一の金
属層４とヲレクタ領域７の低抵抗コレクタ領域２′とコ
レクタコンタクト２で接続する電極を形成する第二の金
属層５との間に１表面を酸化タンタルで被覆されたタン
タル層６が挿入されている。この構造では、酸化タンタ
ル膜をはさんだコンデンサーによって、コレクターにつ
ながる容量が付加される。それ等の容量は本来必要な配
−線領域内に設けることができ、新たな領域を必要とし
ないためセル面積の増大を伴わない、同、第１図で何句
８はＰ型基板９に設けられたｎ＋型埋込み層である。
以下にこの実施例を詳述する。第一の金属層４は厚さ１
ｏｏｏＸのＴｉ −Ｗ（Ｔｉ ４ｑｂ）であｐ、第二の
金属層５は厚さ５０００Ｘのアルミニウム（ＡＩ）であ
る。酸化タンタルは、所望の図形に蝕刻されたタンタル
層（１００ｏＡ）を、クエン酸０．０１％水溶液中で陽
極化成して得られる厚さ２００ＡのＴａｇＯ，である。
ｏｏｏＸのＴｉ −Ｗ（Ｔｉ ４ｑｂ）であｐ、第二の
金属層５は厚さ５０００Ｘのアルミニウム（ＡＩ）であ
る。酸化タンタルは、所望の図形に蝕刻されたタンタル
層（１００ｏＡ）を、クエン酸０．０１％水溶液中で陽
極化成して得られる厚さ２００ＡのＴａｇＯ，である。
タンタルはＣＦ４ガスを蝕刻ガスとする円筒型グッズマ
工、チング法によって１選択的に蝕刻することができる
。
工、チング法によって１選択的に蝕刻することができる
。
Ｔａ、０．膜は比誘電率Ｉが２５〜２７であり、半導体
製造工程で通常用いられる他の絶縁膜ｓｉｏｔ（ｇ？
４ ） 、 ８ｉ１Ｎ４（ｇニア ） 、ｋｉ＊Ｏｓ（
’″：１０ ） より大きい比誘電率を有する。従っ
て、小さい面積で大きい容量のコンデンサーを作成する
ことができる。
製造工程で通常用いられる他の絶縁膜ｓｉｏｔ（ｇ？
４ ） 、 ８ｉ１Ｎ４（ｇニア ） 、ｋｉ＊Ｏｓ（
’″：１０ ） より大きい比誘電率を有する。従っ
て、小さい面積で大きい容量のコンデンサーを作成する
ことができる。
本実施例における条件下でのＴａ、０．コンデンサーは
Ｃ’：！’ １．１５ Ｘ １０−”ＰＦ／μｍ”であ
り、例えばソフトエラー発生確率を所定の値以下にする
ための８ＢＤ−プレフタ−間およびベース・コレクター
間容量が０．２１）Ｆであるとすれば。
り、例えばソフトエラー発生確率を所定の値以下にする
ための８ＢＤ−プレフタ−間およびベース・コレクター
間容量が０．２１）Ｆであるとすれば。
Ｔａ、０．コンデンサーの面積は４．０ Ｘ ４．０μ
−である。
−である。
この大きさのコンデンサーは本来必要な電１間結線領域
ギに設置することができるため、セル面積の増大を伴わ
ない＝ 伺、耐２図は第１図のバイポーラメモリーセルの断面構
造の岬価回路図であり、符号１０が付加されたコンデン
サである。
ギに設置することができるため、セル面積の増大を伴わ
ない＝ 伺、耐２図は第１図のバイポーラメモリーセルの断面構
造の岬価回路図であり、符号１０が付加されたコンデン
サである。
第１図は５本発明の実施例によるバイポーラメモリーセ
ルの断面構造であり、第２図は第１図の等価回路図であ
る。 同、図において、１・・・・・・８ＢＤ、２・・・・・
・コレクタコンタクト、２′・・・・・・低抵抗コレク
タ領域、３・・・・・・ベースコンタクト、３′・・・
・・・ヘ−ｘ領域、４・・・・・・ＴＩ−Ｗ、５・・・
・・・アルミニウム（ＡＪ）、６・・・・・・表面をＴ
ａ電０＠で被覆されたＴａ、？・・・・・・コレクタ領
域。 ８・・・・・・埋込み層、９・・・・・・基板、１０・
・・・・・付加されたコンデンサである。
ルの断面構造であり、第２図は第１図の等価回路図であ
る。 同、図において、１・・・・・・８ＢＤ、２・・・・・
・コレクタコンタクト、２′・・・・・・低抵抗コレク
タ領域、３・・・・・・ベースコンタクト、３′・・・
・・・ヘ−ｘ領域、４・・・・・・ＴＩ−Ｗ、５・・・
・・・アルミニウム（ＡＪ）、６・・・・・・表面をＴ
ａ電０＠で被覆されたＴａ、？・・・・・・コレクタ領
域。 ８・・・・・・埋込み層、９・・・・・・基板、１０・
・・・・・付加されたコンデンサである。
Claims (1)
- シ、、トキーバリアダイオード電極およびベース電極を
形成する第一の金属層と、コレクター電極を形成する第
二の金属層との間に１表面を酸化タンタルで被覆さｎた
タンタル層が層状に挾まれていることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163007A JPS5864062A (ja) | 1981-10-13 | 1981-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163007A JPS5864062A (ja) | 1981-10-13 | 1981-10-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864062A true JPS5864062A (ja) | 1983-04-16 |
Family
ID=15765419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163007A Pending JPS5864062A (ja) | 1981-10-13 | 1981-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| JPS61212053A (ja) * | 1985-03-18 | 1986-09-20 | Hitachi Ltd | 半導体装置 |
-
1981
- 1981-10-13 JP JP56163007A patent/JPS5864062A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| JPH0558266B2 (ja) * | 1983-03-18 | 1993-08-26 | Hitachi Ltd | |
| JPS61212053A (ja) * | 1985-03-18 | 1986-09-20 | Hitachi Ltd | 半導体装置 |
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