JPS63293967A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPS63293967A JPS63293967A JP62128297A JP12829787A JPS63293967A JP S63293967 A JPS63293967 A JP S63293967A JP 62128297 A JP62128297 A JP 62128297A JP 12829787 A JP12829787 A JP 12829787A JP S63293967 A JPS63293967 A JP S63293967A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、 Ｄ ＲＡ Ｍ （Ｄｙｎａｍｉｃ ｌ（ａ
ｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏ ｒ ｙ ）用電荷蓄
績キャバ７夕の製造方法に係り。
ｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏ ｒ ｙ ）用電荷蓄
績キャバ７夕の製造方法に係り。
特にＯＩＬ細ながら容量の大きなキャパシタの製造方法
に関する。
に関する。
ＤＲＡＭは３年で４倍という果槓度の同上を実現し、既
に２５６ＫからＩＭへと移行している。
に２５６ＫからＩＭへと移行している。
この高果槓化は、いわゆるスフ−リング則と工ばｎる素
子寸法の微細化によって達成ちれてきた。
子寸法の微細化によって達成ちれてきた。
しかし、微細化に伴う蓄積容量の減少のために、Ｓ／Ｎ
比の低下やα線による信号反転（いわゆるソフトエラー
）等の弊害が顯在化し、信頼性の土で大きな問題となっ
ている。
比の低下やα線による信号反転（いわゆるソフトエラー
）等の弊害が顯在化し、信頼性の土で大きな問題となっ
ている。
このため、蓄槓谷ｉｔを増加させる目的で、谷量部を慎
み上げ方式にした積み上げ型キャパシタセル（スタック
ド・キャパシタセル）などが従来の平面型キャパシタに
代わるものとして期待さｎるようになってきた。なお、
この種の装置として関連するものとしてＶよ、 ？！ｌ
えば、 ｌ（ｏｙａｎａｇｉ、ｄｕｎａｍｉ 。
み上げ方式にした積み上げ型キャパシタセル（スタック
ド・キャパシタセル）などが従来の平面型キャパシタに
代わるものとして期待さｎるようになってきた。なお、
この種の装置として関連するものとしてＶよ、 ？！ｌ
えば、 ｌ（ｏｙａｎａｇｉ、ｄｕｎａｍｉ 。
１（ａｓｈｉｍｏｔｏおよびＡｓｈｉｋａｗａらによっ
て１ノベル ハイデンシティ、スタックド キャパシタ
モス ラム（Ｎｏｖｅｌ ｈｉｇｈｄｅｎｓｉｔｙ
、 ３ｔａｃｋｅｄＣａｐａｃ１ｔｏｒ Ｍｕｄ ＬＯ
ＡＭ ） ”としてアイ・イーΦイーｅイー・インター
ナショナル・エレクトロン・デ１バイシイス・ミーティ
ング（ＩＥｎＥ Ｉｎｔ。
て１ノベル ハイデンシティ、スタックド キャパシタ
モス ラム（Ｎｏｖｅｌ ｈｉｇｈｄｅｎｓｉｔｙ
、 ３ｔａｃｋｅｄＣａｐａｃ１ｔｏｒ Ｍｕｄ ＬＯ
ＡＭ ） ”としてアイ・イーΦイーｅイー・インター
ナショナル・エレクトロン・デ１バイシイス・ミーティ
ング（ＩＥｎＥ Ｉｎｔ。
Ｅｌｅｃｔｒｏｎ ＩＪｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ
）のｐｐ３４８〜ｐ３５１（１９７８）において論じ
られている。
）のｐｐ３４８〜ｐ３５１（１９７８）において論じ
られている。
第２図は、従来の積み上げ型キャパシタを有するＤＲＡ
Ｍの析面図を示した。図中、 （２４Ｊがワーード線、
（２９）がビット森である。ところでＤＲＡＭの′電荷
蓄積キャパシタは、図中の多結晶シリコン（２６）およ
び（２８）で形成されているが、下部゛１極（２Ｂ）は
その表面しか利用していない。
Ｍの析面図を示した。図中、 （２４Ｊがワーード線、
（２９）がビット森である。ところでＤＲＡＭの′電荷
蓄積キャパシタは、図中の多結晶シリコン（２６）およ
び（２８）で形成されているが、下部゛１極（２Ｂ）は
その表面しか利用していない。
〔発明が解決しＬうとする問題点」
上記従来技術では、％荷蓄槓千ヤバシタの平面部しか利
用しておらず、特に微細化し罠セルにおいては必ずしも
十分な谷型が得らｎているわけではなかった。
用しておらず、特に微細化し罠セルにおいては必ずしも
十分な谷型が得らｎているわけではなかった。
本発明の目的は、従来の績み上げ型１）ＲＡＭセルと聞
損的には等しいながら、従来のものよりはるかに大きな
蓄積容量を確保できるＤＲＡＭＲＡＭ用電荷蓄積キャパ
シタ方法を提供することにある。
損的には等しいながら、従来のものよりはるかに大きな
蓄積容量を確保できるＤＲＡＭＲＡＭ用電荷蓄積キャパ
シタ方法を提供することにある。
Ｌ問題点全解決するための手段」
上記目的は、Ｌ）ＲＡＭ用電荷蓄積キャパシタの一方の
電極となる多結晶シリコン上に凹部凸部を設けることに
より達成される。
電極となる多結晶シリコン上に凹部凸部を設けることに
より達成される。
し作用〕
電荷蓄積キャパシタの一方の電極となる多結晶シリコン
上に凹部凸部を設けることにより、より大きな蓄槓容ｔ
が得ら几る。
上に凹部凸部を設けることにより、より大きな蓄槓容ｔ
が得ら几る。
以下、第１図に示した本発明の一実施例を第３図を用い
て説明する。なお、説明を簡潔にするためにｉ）ＲＡＭ
のスイッチングトランジスタであるＭＯＳＦＥＴ （Ｍ
ｅｔａｌ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ、
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は
従来の方法によって作成されているものとし、電荷蓄積
用キャバ７タ部の製造方法のみを詳述する。
て説明する。なお、説明を簡潔にするためにｉ）ＲＡＭ
のスイッチングトランジスタであるＭＯＳＦＥＴ （Ｍ
ｅｔａｌ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ、
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は
従来の方法によって作成されているものとし、電荷蓄積
用キャバ７タ部の製造方法のみを詳述する。
まず、第３図（ａ）に示したように、公知の方法を用い
てＭＯ８Ｆ’ＥＴｔ−作成し友。ここで、 （３０１）
播は半導体基板、（３０２）は素子間分離用酸化シリコ
ン膜％ （３０３）はゲート酸化シリコン膜、（３０４
）はゲート１極、 （３０５）μ層間絶縁用酸化シリ
コン膜。
てＭＯ８Ｆ’ＥＴｔ−作成し友。ここで、 （３０１）
播は半導体基板、（３０２）は素子間分離用酸化シリコ
ン膜％ （３０３）はゲート酸化シリコン膜、（３０４
）はゲート１極、 （３０５）μ層間絶縁用酸化シリ
コン膜。
（３０６）は高濃度不純物拡散層でろる０次に、第３図
（ｂ）のように、全面に公知の方法によｐ、ｒＲ化シリ
コン膜（３０７） 、および窒化シリコン膜（３０８）
、および多結晶シリコン（３０９）、およびば化シリコ
ン膜（３１０）を連続的に堆積した。
（ｂ）のように、全面に公知の方法によｐ、ｒＲ化シリ
コン膜（３０７） 、および窒化シリコン膜（３０８）
、および多結晶シリコン（３０９）、およびば化シリコ
ン膜（３１０）を連続的に堆積した。
次に、第３図（Ｃ）のように、公知のホトリソグラフィ
技術およびドライ加工技術を用い、高濃度不純物拡散ｍ
（３０６）上の酸化シリコン膜（３１０）、多結晶シ
リコン（３０９）、 窒化シリコン膜（３０８）、 ［
化シリコン膜（３ｔＪ７）の一部を順次装置し、高濃度
不純物拡散層（３０６）の一部を露出さぞた。この状態
で、再度多結晶シリコン（３１１）’ｒ堆積嘔せ、高濃
度不純物拡散層（３０６）と導通嘔ぜた。この導通が良
好なオーミック接触となるために、高濃度不純物拡散層
（３０６）および多結晶シリコン（３０９） 。
技術およびドライ加工技術を用い、高濃度不純物拡散ｍ
（３０６）上の酸化シリコン膜（３１０）、多結晶シ
リコン（３０９）、 窒化シリコン膜（３０８）、 ［
化シリコン膜（３ｔＪ７）の一部を順次装置し、高濃度
不純物拡散層（３０６）の一部を露出さぞた。この状態
で、再度多結晶シリコン（３１１）’ｒ堆積嘔せ、高濃
度不純物拡散層（３０６）と導通嘔ぜた。この導通が良
好なオーミック接触となるために、高濃度不純物拡散層
（３０６）および多結晶シリコン（３０９） 。
（３１１）の導電型は一致させである。
次に、第３図（ｄ）の工うに、電荷蓄積キャパシタの一
方の電極を形成するために、公知のホトリソグラフィ技
術２よびドライ加工技術によって、多結晶シリコン（３
１１）、酸化シリコン膜（３１０）、多結晶シリコン（
３０９）の一部を順次除去した。
方の電極を形成するために、公知のホトリソグラフィ技
術２よびドライ加工技術によって、多結晶シリコン（３
１１）、酸化シリコン膜（３１０）、多結晶シリコン（
３０９）の一部を順次除去した。
次に、第３図（ｅ）のように、弗酸水溶液を用いたウェ
ットエツチングにより酸化シリコン腺（３１０）を除去
した。この時、下地には窒化シリコン膜（３０８）があ
るため、電荷蓄積キャパシタ電極の下部にあるＭＯＳＦ
ＥＴには、加工上の影響は何ら与えていない。
ットエツチングにより酸化シリコン腺（３１０）を除去
した。この時、下地には窒化シリコン膜（３０８）があ
るため、電荷蓄積キャパシタ電極の下部にあるＭＯＳＦ
ＥＴには、加工上の影響は何ら与えていない。
この弗酸水浴液によるウェットエツチングにより多結晶
シリコン電極は、（２）の圃の形になった。
シリコン電極は、（２）の圃の形になった。
次に、第３図（ｆ）のように、キャパシタ絶縁膜（３１
２）を形成後、多結晶シリコｙ （３１３）ｋ堆積し。
２）を形成後、多結晶シリコｙ （３１３）ｋ堆積し。
公知のホトリソグラフィ技術およびドライ加工技術によ
り上部を極（グレート電極）を形成した。
り上部を極（グレート電極）を形成した。
今回キャパシタ絶縁膜（３１２）として、よく知られた
熱酸化シリコン膜を用いたが、誘電率の大きい窒化シリ
コン膜または酸化メンタル膜（Ｔａ２０Ｓ）１あるいは
これらのＯＬ付膜を用いても良ツなお前述のように多結
晶シリコン（３０９Ｊ 、 （３１１）で形成された下
部電極が（２）の鱒の形になっておシ、キャパシタ絶縁
膜（３１２）は多結晶シリコン（３１１）の下部（裏面
）にも形成場れている。最後に眉間絶縁膜として酸化シ
リコン膜（３１４）’ｉ堆積し、ビット婦コンタクト部
の加工を行ないアルミニタム（３１５）を堆積した。
熱酸化シリコン膜を用いたが、誘電率の大きい窒化シリ
コン膜または酸化メンタル膜（Ｔａ２０Ｓ）１あるいは
これらのＯＬ付膜を用いても良ツなお前述のように多結
晶シリコン（３０９Ｊ 、 （３１１）で形成された下
部電極が（２）の鱒の形になっておシ、キャパシタ絶縁
膜（３１２）は多結晶シリコン（３１１）の下部（裏面
）にも形成場れている。最後に眉間絶縁膜として酸化シ
リコン膜（３１４）’ｉ堆積し、ビット婦コンタクト部
の加工を行ないアルミニタム（３１５）を堆積した。
次に、第４図に示した本発明の一実施例を第５図を用い
て説明する。なお、説明を簡潔にするためにＤＲＡＭの
スイッチングトランジスタであるＭＯＳ Ｆ Ｅ’ｆ’
（ｍｅｔａｌ ０ｘｉｄｅ ｄｅｍｉｃｏｎ
ｄｕｃｔｏｒ１’１ｅｌｄ Ｅｆｆｅｃｔ ’、ｐｒａ
ｎｓｊｓｔｏｒ）は、従米の方法によって作成されてい
るものとし、１荷＃償用キャパシタ部の製造方法のみを
詳述する。
て説明する。なお、説明を簡潔にするためにＤＲＡＭの
スイッチングトランジスタであるＭＯＳ Ｆ Ｅ’ｆ’
（ｍｅｔａｌ ０ｘｉｄｅ ｄｅｍｉｃｏｎ
ｄｕｃｔｏｒ１’１ｅｌｄ Ｅｆｆｅｃｔ ’、ｐｒａ
ｎｓｊｓｔｏｒ）は、従米の方法によって作成されてい
るものとし、１荷＃償用キャパシタ部の製造方法のみを
詳述する。
まず、第５図（ａ）に示したように、従来の方法を用い
てＭＯ８ｉ？ＥＴｋ作成した。ここで、 （３０１）は
半纏体基板、 （３０２）は素子間分離用酸化７リコ
ン換、 （３０３）はゲート酸化シリコン膜、 （
３０４）はゲート電極、 （３０５）は層間絶縁用酸
化シリコン膜、（３０６）は高濃度不純物拡散層である
。
てＭＯ８ｉ？ＥＴｋ作成した。ここで、 （３０１）は
半纏体基板、 （３０２）は素子間分離用酸化７リコ
ン換、 （３０３）はゲート酸化シリコン膜、 （
３０４）はゲート電極、 （３０５）は層間絶縁用酸
化シリコン膜、（３０６）は高濃度不純物拡散層である
。
次に、第５図（ｂ）のように、全面に公知の方法により
、酸化シリコン膜（３０７Ｊ 、および窒化シリコン膜
（３０８）ｉ連続的に堆積した。
、酸化シリコン膜（３０７Ｊ 、および窒化シリコン膜
（３０８）ｉ連続的に堆積した。
次に、第５図（Ｃ）のように公知のホトリソグラフィ技
術およびドライ加工技術を用い、高濃度不純物拡散／ｉ
！（３０６）上の窒化シリコン膜（３０８）、酸化シリ
コン膜（３０７）の一部を順次除去し、高濃度不純物層
（３０６）の一部を露出させた。なお（３０９）は上記
ドライ加工のマスクとして使用した、ホトレジストであ
る。
術およびドライ加工技術を用い、高濃度不純物拡散／ｉ
！（３０６）上の窒化シリコン膜（３０８）、酸化シリ
コン膜（３０７）の一部を順次除去し、高濃度不純物層
（３０６）の一部を露出させた。なお（３０９）は上記
ドライ加工のマスクとして使用した、ホトレジストであ
る。
次に、第５図（ｄ）のように、ウェットエツチング技術
により窒化シリコン膜（３０８）の一部金除去した。今
回窒化シリコン膜（３０８）の床置には、熱り／酸を用
いた。佇回使用したホトレジスト（３（１９）および酸
化シリコン（３０７）は熱りンばに対し耐性があるため
に、窒化シリコンＭ４（ａｏｓ）のみが選択的にエツチ
ングできた。
により窒化シリコン膜（３０８）の一部金除去した。今
回窒化シリコン膜（３０８）の床置には、熱り／酸を用
いた。佇回使用したホトレジスト（３（１９）および酸
化シリコン（３０７）は熱りンばに対し耐性があるため
に、窒化シリコンＭ４（ａｏｓ）のみが選択的にエツチ
ングできた。
なお、今回は、工程ｗＩ１１＠化のためにホトリソグラ
フィ技術を１回の使用で、熱リン酸のウェットエツチン
グにより窒化シリコンｇ （３０８）ｋ選択的に除去し
たが、窒化シリコン膜（３０８３および酸化シリコン膜
（３０７）’にそれぞれ別のホトリソグラフィおよび加
工技術により加工し、所望の形状を得ることも、もちろ
ん可能である。
フィ技術を１回の使用で、熱リン酸のウェットエツチン
グにより窒化シリコンｇ （３０８）ｋ選択的に除去し
たが、窒化シリコン膜（３０８３および酸化シリコン膜
（３０７）’にそれぞれ別のホトリソグラフィおよび加
工技術により加工し、所望の形状を得ることも、もちろ
ん可能である。
次に、第５図（ｅ）のように、まずホトレジスト（３０
９） ｉ除去し、多結晶シリコ７ （３１０）を堆積し
、高濃度不純物拡散層（３０６）と導通させた。この導
通が良好なオーミック接触となるために、高濃度不純物
層（３０６）および多結晶７リコ７ （３１０）の導電
型は一致させである。とこうで、第５図（ｄ）にて説明
した。窒化シリコン膜（３０８）の選択エツチングによ
り、堆積した多結晶シリコン（３１０）にはかなりの凹
部凸部が形成場れた。多結晶シリコン（３１υ）全公知
技術により加工後、キャパシタ絶縁膜（３１１）を形成
した。今回キャパシタ絶縁膜（３１υとして、よく知ら
ｎｆＣ熱散化シリコン膜を用いたが、誘電率の大きい窒
化シリコン膜または酸化タンタル膜（ＴａｚｌＪｓ）、
めるいはこれらの複合膜を用いても艮い。
９） ｉ除去し、多結晶シリコ７ （３１０）を堆積し
、高濃度不純物拡散層（３０６）と導通させた。この導
通が良好なオーミック接触となるために、高濃度不純物
層（３０６）および多結晶７リコ７ （３１０）の導電
型は一致させである。とこうで、第５図（ｄ）にて説明
した。窒化シリコン膜（３０８）の選択エツチングによ
り、堆積した多結晶シリコン（３１０）にはかなりの凹
部凸部が形成場れた。多結晶シリコン（３１υ）全公知
技術により加工後、キャパシタ絶縁膜（３１１）を形成
した。今回キャパシタ絶縁膜（３１υとして、よく知ら
ｎｆＣ熱散化シリコン膜を用いたが、誘電率の大きい窒
化シリコン膜または酸化タンタル膜（ＴａｚｌＪｓ）、
めるいはこれらの複合膜を用いても艮い。
最後に、ｅＫ５図（ｆ）のように、多結晶シリコン（３
１２）を堆積し、上部電極（プｖ−）＊極）を形成した
。その後、ノー間絶縁膜として酸化シリコン（３１３）
を堆積後、ヒツト線コンタクト部全行ないアルミニウム
（３１４）を堆積しｆｃ。
１２）を堆積し、上部電極（プｖ−）＊極）を形成した
。その後、ノー間絶縁膜として酸化シリコン（３１３）
を堆積後、ヒツト線コンタクト部全行ないアルミニウム
（３１４）を堆積しｆｃ。
本発明に工れば、ＤＲＡＭセルにおける電荷蓄積キャパ
シタの占有面積は同じであっても、従来の積み上げ型キ
ャパシタに比べて、３倍以上の蓄槓谷量が得られた。こ
のため、微細なりＲＡＭであっても、Ｓ／Ｎ比が大さく
、α線によるソフトエラーの強い、信頼性に秀れた半導
体メモリが実現できた。
シタの占有面積は同じであっても、従来の積み上げ型キ
ャパシタに比べて、３倍以上の蓄槓谷量が得られた。こ
のため、微細なりＲＡＭであっても、Ｓ／Ｎ比が大さく
、α線によるソフトエラーの強い、信頼性に秀れた半導
体メモリが実現できた。
第１図は本発明の一実施例のＤＲＡＭメモリセルの縦断
面図、第２図は従来のＤＲＡＭメモリセルの縦断面図、
第３図（ａ）〜（ｆ）は本発明の一実施例を工程１娯に
示した断面図、第４図は本発明の他の実施例を示す断面
図、第５図（ａ）〜（りは本発明の他の実施例を工程順
に示した断面図である。 １１・・・半導体基板、１２・・・素子間分離用酸化シ
リコン膜、１３・・・ゲート酸化シリコン膜、１４・・
・ゲート電極（ワード線）、１５・・・高濃度不純物拡
散層、１６・・・多結晶シリコン、１７・・・キャパシ
タ絶縁膜、１８・・・多結晶シリコン（プレート電極）
。 箪３図 第３図 第４図 第５０
面図、第２図は従来のＤＲＡＭメモリセルの縦断面図、
第３図（ａ）〜（ｆ）は本発明の一実施例を工程１娯に
示した断面図、第４図は本発明の他の実施例を示す断面
図、第５図（ａ）〜（りは本発明の他の実施例を工程順
に示した断面図である。 １１・・・半導体基板、１２・・・素子間分離用酸化シ
リコン膜、１３・・・ゲート酸化シリコン膜、１４・・
・ゲート電極（ワード線）、１５・・・高濃度不純物拡
散層、１６・・・多結晶シリコン、１７・・・キャパシ
タ絶縁膜、１８・・・多結晶シリコン（プレート電極）
。 箪３図 第３図 第４図 第５０
Claims (1)
- 【特許請求の範囲】 １、ＤＲＡＭ用電荷蓄積キャパシタの製造方法において
、 半導体基板上に第１絶縁膜、および第２絶縁膜、および
一方の電極の一部となる第１導電層、および第３絶縁膜
を連続的に堆積させる工程、該第３絶縁膜、および該第
１導電層、および該第２絶縁膜、および該第１絶縁膜の
不必要な部分を一括して除去する工程、 該第３絶縁膜上に、一方の電極となる第２導電層を堆積
させる工程、 該第２導電層、および該第３絶縁膜、および該第１導電
層の不必要な部分を除去する工程、該第３絶縁膜のみを
除去する工程、 一方の電極となる該第１導電層および該第２導電層、の
表面に第４絶縁膜としてキャパシタ絶縁膜を形成する工
程、 該第４絶縁膜上に他方の電極となる第３導電層を形成す
る工程、 を有することを特徴とするＤＲＡＭ用電荷蓄積キャパシ
タの製造方法。 ２、前記該第１絶縁膜および該第３絶縁膜が酸化シリコ
ン膜、該第２絶縁膜が窒化シリコン膜、該第１導電層お
よび該第２導電層および該第３導電層が多結晶シリコン
、 であることを特徴とする特許請求の範囲第１項のＤＲＡ
Ｍ用電荷蓄積キャパシタの製造方法。 ３、ＤＲＡＭ用電荷蓄積キャパシタの製造方法において
、 半導体基板上に第１絶縁膜、および第２絶縁膜を連続的
に堆積させる工程、 該第２絶縁膜の不必要な部分を選択的に除去する工程、 該第１絶縁膜、および該第２絶縁膜上に、一方の電極と
なる第１導電層を堆積させる工程、該第２導電層の表面
に、第３絶縁膜としてキャパシタ絶縁膜を形成する工程
、 該第３絶縁膜上に他方の電極となる第２導電層を形成す
る工程、 を有することを特徴とするＤＲＡＭ用電荷蓄積キャパシ
タの製造方法。 ４、前記該第１絶縁膜が酸化シリコン膜、該第２絶縁膜
が窒化シリコン膜、該第１導電層および該第２導電層が
多結晶シリコン、 であることを特徴とする特許請求の範囲第３項のＤＲＡ
Ｍ用電荷蓄積キャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128297A JP2569048B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128297A JP2569048B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63293967A true JPS63293967A (ja) | 1988-11-30 |
| JP2569048B2 JP2569048B2 (ja) | 1997-01-08 |
Family
ID=14981313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128297A Expired - Fee Related JP2569048B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569048B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117354A (ja) * | 1987-06-24 | 1989-05-10 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH02209765A (ja) * | 1989-02-09 | 1990-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| FR2662302A1 (fr) * | 1990-05-21 | 1991-11-22 | Samsung Electronics Co Ltd | Procede de fabrication d'un condensateur d'un dispositif de memoire a semiconducteur. |
| JPH04109668A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5114873A (en) * | 1990-05-21 | 1992-05-19 | Samsung Electronics Co., Ltd. | Method for manufacturing a stacked capacitor DRAM cell |
| US5145801A (en) * | 1992-02-07 | 1992-09-08 | Micron Technology, Inc. | Method of increasing the surface area of a mini-stacked capacitor |
| US5219782A (en) * | 1992-03-30 | 1993-06-15 | Texas Instruments Incorporated | Sublithographic antifuse method for manufacturing |
| US5290726A (en) * | 1991-02-18 | 1994-03-01 | Goldstar Electron Co., Ltd. | DRAM cells having stacked capacitors of fin structures and method of making thereof |
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| US5384276A (en) * | 1989-11-01 | 1995-01-24 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a memory device with a multilayer insulating film |
| US6617205B1 (en) | 1995-11-20 | 2003-09-09 | Hitachi, Ltd. | Semiconductor storage device and process for manufacturing the same |
-
1987
- 1987-05-27 JP JP62128297A patent/JP2569048B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117354A (ja) * | 1987-06-24 | 1989-05-10 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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| US5583358A (en) * | 1988-01-08 | 1996-12-10 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitors |
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
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| JPH04109668A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
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| US5219782A (en) * | 1992-03-30 | 1993-06-15 | Texas Instruments Incorporated | Sublithographic antifuse method for manufacturing |
| US6617205B1 (en) | 1995-11-20 | 2003-09-09 | Hitachi, Ltd. | Semiconductor storage device and process for manufacturing the same |
| US6791134B2 (en) | 1995-11-20 | 2004-09-14 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6798005B2 (en) | 1995-11-20 | 2004-09-28 | Hitachi, Ltd. | Semiconductor memory device having large storage capacity and minimal step height between memory cell and peripheral circuits |
| US7196368B2 (en) | 1995-11-20 | 2007-03-27 | Renesas Technology Corp. | Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569048B2 (ja) | 1997-01-08 |
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