JPH02209765A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02209765A JPH02209765A JP1030604A JP3060489A JPH02209765A JP H02209765 A JPH02209765 A JP H02209765A JP 1030604 A JP1030604 A JP 1030604A JP 3060489 A JP3060489 A JP 3060489A JP H02209765 A JPH02209765 A JP H02209765A
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- polycrystalline silicon
- capacitor
- capacitors
- impurity diffusion
- electrode
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Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 67
- 239000012535 impurity Substances 0.000 claims abstract description 30
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 29
- 238000002955 isolation Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 45
- 238000010586 diagram Methods 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータを記憶するためのスタックドキャパシ
タ形メモリセルを存する半導体装置に関するものである
。
タ形メモリセルを存する半導体装置に関するものである
。
第３図は従来のこの種の半導体装置の断面図であり、第
４図はその等価回路図である。第３図において、３０１
は半導体基板、３０２は素子間分離用絶縁膜（フィール
ド酸化膜）、３０３゜３０４は不純物拡散領域、３０５
はゲート酸化膜、３０６はキャパシタ絶縁膜、３０７は
多結晶シリコンゲート電極、３０８は不純物拡散領域３
０４と接触した第１の多結晶シリコンキャパシタ電極、
３０９は第２の多結晶シリコンキャパシタ電極、３１０
は層間絶縁膜、３１１は不純物拡散領域３０３と接触し
た多結晶シリコンデータ配線である。第４図において、
Ｃは記憶容量を持つキャパシタ、Ｃ０は接合容量、Ｔは
電界効果トランジスタ、Ｂ／Ｌはデータ配線、Ｗ／Ｌは
ワード線、■、は第１の電圧、ｖ２は第２の電圧、■３
は第３の電圧である。
４図はその等価回路図である。第３図において、３０１
は半導体基板、３０２は素子間分離用絶縁膜（フィール
ド酸化膜）、３０３゜３０４は不純物拡散領域、３０５
はゲート酸化膜、３０６はキャパシタ絶縁膜、３０７は
多結晶シリコンゲート電極、３０８は不純物拡散領域３
０４と接触した第１の多結晶シリコンキャパシタ電極、
３０９は第２の多結晶シリコンキャパシタ電極、３１０
は層間絶縁膜、３１１は不純物拡散領域３０３と接触し
た多結晶シリコンデータ配線である。第４図において、
Ｃは記憶容量を持つキャパシタ、Ｃ０は接合容量、Ｔは
電界効果トランジスタ、Ｂ／Ｌはデータ配線、Ｗ／Ｌは
ワード線、■、は第１の電圧、ｖ２は第２の電圧、■３
は第３の電圧である。
このように従来の半導体装置は、第１の多結晶シリコン
キャパシタ電極３０８、キャパシタ絶縁膜３０６及び第
２の多結晶シリコンキャパシタ電極３０９で構成される
キャパシタＣと、不純物拡散領域３０３，３０４、ゲー
ト酸化膜３０５及び多結晶シリコンゲート電極３０７で
構成される電界効果トランジスタＴとによって、■トラ
ンジスタ・１キヤパシタ形メモリセルを構成しているも
のである。
キャパシタ電極３０８、キャパシタ絶縁膜３０６及び第
２の多結晶シリコンキャパシタ電極３０９で構成される
キャパシタＣと、不純物拡散領域３０３，３０４、ゲー
ト酸化膜３０５及び多結晶シリコンゲート電極３０７で
構成される電界効果トランジスタＴとによって、■トラ
ンジスタ・１キヤパシタ形メモリセルを構成しているも
のである。
ところが、上記のようなスタックドキャパシタ形メモリ
セルを有する従来の半導体装置は高集積化に伴い、キャ
パシタを複数個並列的に接続構成することが難しくなり
、これによりデータを十分に保持するのに必要な記憶容
量を得ることが難しくなる傾向になり、したがって、記
憶データの信頼性が低下するという問題点があった。
セルを有する従来の半導体装置は高集積化に伴い、キャ
パシタを複数個並列的に接続構成することが難しくなり
、これによりデータを十分に保持するのに必要な記憶容
量を得ることが難しくなる傾向になり、したがって、記
憶データの信頼性が低下するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、キャパシタを複数個並列的に接続構成するこ
とを可能とし、高集積化を行っても、記憶データの信頼
性を低下させることがない半導体装置を提供することを
目的とする。
たもので、キャパシタを複数個並列的に接続構成するこ
とを可能とし、高集積化を行っても、記憶データの信頼
性を低下させることがない半導体装置を提供することを
目的とする。
この発明に係る半導体装置は、半導体基板１０１の素子
間分離用酸化膜１０２で区分された表面領域に所望の間
隔をもって形成された伝導性を有する複数の不純物拡散
領域１０３ａ、１０３ｂ及び上記複数の不純物拡散領域
１０３ａ。
間分離用酸化膜１０２で区分された表面領域に所望の間
隔をもって形成された伝導性を有する複数の不純物拡散
領域１０３ａ、１０３ｂ及び上記複数の不純物拡散領域
１０３ａ。
１０３ｂ間の上記半導体基板１０１上に第１の絶縁膜（
ゲート酸化膜１０４）を介して形成された第１の導電膜
（多結晶シリコンゲート電極１０５）を備えた電界効果
トランジスタＴと、上記不純物拡散領域１０３ａと電気
的に結合され上記半導体基板１０１上に形成された複数
の第２の導電膜（第１の多結晶シリコンキャパシタ電極
１０７ ａ１０７ｃ）、上記第２の導電膜上に形成され
た複数の第２の絶縁膜（キャパシタ絶縁膜１０６ａ。
ゲート酸化膜１０４）を介して形成された第１の導電膜
（多結晶シリコンゲート電極１０５）を備えた電界効果
トランジスタＴと、上記不純物拡散領域１０３ａと電気
的に結合され上記半導体基板１０１上に形成された複数
の第２の導電膜（第１の多結晶シリコンキャパシタ電極
１０７ ａ１０７ｃ）、上記第２の導電膜上に形成され
た複数の第２の絶縁膜（キャパシタ絶縁膜１０６ａ。
１０６ｂ、１０６ｃ）、及び上記第２の絶縁膜上に形成
された第３の導電膜（第２の多結晶シリコンキャパシタ
電極１０８）を備えたキャパシタｃ、、ｃｂ、ｃｃと、
上記電界効果トランジスタＴの不純物拡散領域１０３ｂ
と電気的に結合した第４の導電Ｉ＋！ （多結晶シリコ
ンデータ配線１１２）とを有したことを特徴とするもの
である。
された第３の導電膜（第２の多結晶シリコンキャパシタ
電極１０８）を備えたキャパシタｃ、、ｃｂ、ｃｃと、
上記電界効果トランジスタＴの不純物拡散領域１０３ｂ
と電気的に結合した第４の導電Ｉ＋！ （多結晶シリコ
ンデータ配線１１２）とを有したことを特徴とするもの
である。
この半導体装置において、電界効果トランジスタＴは第
４の導電膜（データ配線１１２）の信号と第１の導電膜
（多結晶シリコンゲート電極１０５）の信号との状態に
より動作し、キャパシタｃ、、ｃｂ、ｃｃに情報となる
電荷を蓄積する。
４の導電膜（データ配線１１２）の信号と第１の導電膜
（多結晶シリコンゲート電極１０５）の信号との状態に
より動作し、キャパシタｃ、、ｃｂ、ｃｃに情報となる
電荷を蓄積する。
第１図はこの発明の一実施例に係る半導体装置の断面図
であり、第２図はその等価回路図である。
であり、第２図はその等価回路図である。
第１図において、１０１は半導体基板、１０２は５ｔＯ
ｚから成る素子間分離用酸化膜である。
ｚから成る素子間分離用酸化膜である。
１０３ａ、１０３ｂは半導体基板１０１の素子間分離用
酸化膜１０２で区分された表面領域に所望の間隔をもっ
て形成された導電性を有する複数の不純物拡散領域であ
り、特に不純物拡散領域１０３ａは電界効果トランジス
タのソース・ドレイン機能の他に後述の接触部１０９ａ
、１０９ｃ及びキャパシタ絶縁膜１０６ｂと接触してい
る。
酸化膜１０２で区分された表面領域に所望の間隔をもっ
て形成された導電性を有する複数の不純物拡散領域であ
り、特に不純物拡散領域１０３ａは電界効果トランジス
タのソース・ドレイン機能の他に後述の接触部１０９ａ
、１０９ｃ及びキャパシタ絶縁膜１０６ｂと接触してい
る。
１０４はＳｔ Ｏ□から成るゲート酸化ＩＩ！ （第１
の絶縁膜）、１０５は不純物拡散領域１０３ａ。
の絶縁膜）、１０５は不純物拡散領域１０３ａ。
１０３ｂ間の半導体基板１０１上にゲート酸化膜１０４
を介して形成された多結晶シリコンゲート電極（第１の
導電膜）、１０７ａ、１０７ｃは不純物拡散領域１０３
ａと電気的に結合され半導体基板１０１上に形成された
第１の多結晶シリコンキャパシタ電極（第２の導電膜）
、１０６ａ。
を介して形成された多結晶シリコンゲート電極（第１の
導電膜）、１０７ａ、１０７ｃは不純物拡散領域１０３
ａと電気的に結合され半導体基板１０１上に形成された
第１の多結晶シリコンキャパシタ電極（第２の導電膜）
、１０６ａ。
１０６ｂ、１０６ｃは第１の多結晶シリコンキャパシタ
電極１０７ ａ、 １０７ ｃを含む領域上に形成さ
れたキャパシタ絶縁Ｍ（第２絶縁膜）である。
電極１０７ ａ、 １０７ ｃを含む領域上に形成さ
れたキャパシタ絶縁Ｍ（第２絶縁膜）である。
１０８はキャパシタ絶縁膜１０６ ａ、 １０６ ｂ
。
。
１０６ｃ上に形成された第２の多結晶シリコンキャパシ
タ電極（第３の導電膜）、１０９ａ。
タ電極（第３の導電膜）、１０９ａ。
１０９ｃは不純物拡散領域１０３ａと第１の多結晶シリ
コンキャパシタ電極１０７ａ、ｌ０７ｃとの接触部、１
１０ａは多結晶シリコンゲート電極１０５と第１の多結
晶シリコンキャパシタ電極１０７ａとの層間絶縁膜（３
１０ｚ）、１１２は電界効果トランジスタの不純物拡散
領域１０３ｂと電気的に結合した多結晶シリコンデータ
配線（第４の導電膜）である。１１１は不純物拡散領域
１０３ｂと多結晶シリコンデータ配線１１２との接触部
、１１０ｂは第２の多結晶シリコンキャパシタ電極１０
８と多結晶シリコンデータ配線１１２との層間絶縁膜（
Ｓｉ Ｃ２）である。
コンキャパシタ電極１０７ａ、ｌ０７ｃとの接触部、１
１０ａは多結晶シリコンゲート電極１０５と第１の多結
晶シリコンキャパシタ電極１０７ａとの層間絶縁膜（３
１０ｚ）、１１２は電界効果トランジスタの不純物拡散
領域１０３ｂと電気的に結合した多結晶シリコンデータ
配線（第４の導電膜）である。１１１は不純物拡散領域
１０３ｂと多結晶シリコンデータ配線１１２との接触部
、１１０ｂは第２の多結晶シリコンキャパシタ電極１０
８と多結晶シリコンデータ配線１１２との層間絶縁膜（
Ｓｉ Ｃ２）である。
第２図において、Ｃ−、Ｃｂ 、ＣＣはキャパシタであ
り、キャパシタＣ１は第１図に示す第１の多結晶シリコ
ンキャパシタ電極１０７ａとキャパシタ絶縁膜１０６ａ
と第２の多結晶シリコンキャパシタ電極１０８とから構
成される。また、キャパシタＣ１は不純物拡散領域１０
３ａとキャパシタ絶縁膜１０６ｂと第２の多結晶シリコ
ンキャパシタ電極１０８とから構成される。キャパシタ
Ｃｃは第１の多結晶シリコンキャパシタ電極１０７Ｃと
キャパシタ絶縁膜１０６Ｃと第２の多結晶シリコンキャ
パシタ電極１０８とから構成される。各キャパシタｃ、
、Ｃｂ 、ｃｃは、第２の電圧Ｖ２が印加される第２の
多結晶シリコンキャパシタ電極１０８と接触部１０９ａ
、１０９ｃによる不純物拡散領域１０３ａとによって並
列接続される。また、Ｃ０は接合容量である。Ｔは不純
物拡散領域１０３ａ、１０３ｂとゲート酸化膜１０４と
多結晶シリコンゲート電極１０５とから構成される電界
効果トランジスタであり、その多結晶シリコンゲート電
極１０５はワード′４！ＡＷ／Ｌとして機能し、そのワ
ード線Ｗ／Ｌには第１の電圧■、が印加される。多結晶
シリコンデータ配線１１２はビット線Ｂ／Ｌとして機能
する。
り、キャパシタＣ１は第１図に示す第１の多結晶シリコ
ンキャパシタ電極１０７ａとキャパシタ絶縁膜１０６ａ
と第２の多結晶シリコンキャパシタ電極１０８とから構
成される。また、キャパシタＣ１は不純物拡散領域１０
３ａとキャパシタ絶縁膜１０６ｂと第２の多結晶シリコ
ンキャパシタ電極１０８とから構成される。キャパシタ
Ｃｃは第１の多結晶シリコンキャパシタ電極１０７Ｃと
キャパシタ絶縁膜１０６Ｃと第２の多結晶シリコンキャ
パシタ電極１０８とから構成される。各キャパシタｃ、
、Ｃｂ 、ｃｃは、第２の電圧Ｖ２が印加される第２の
多結晶シリコンキャパシタ電極１０８と接触部１０９ａ
、１０９ｃによる不純物拡散領域１０３ａとによって並
列接続される。また、Ｃ０は接合容量である。Ｔは不純
物拡散領域１０３ａ、１０３ｂとゲート酸化膜１０４と
多結晶シリコンゲート電極１０５とから構成される電界
効果トランジスタであり、その多結晶シリコンゲート電
極１０５はワード′４！ＡＷ／Ｌとして機能し、そのワ
ード線Ｗ／Ｌには第１の電圧■、が印加される。多結晶
シリコンデータ配線１１２はビット線Ｂ／Ｌとして機能
する。
次に動作について説明する。
本実施例で示したキャパシタｃ、、ｃｂ、ｃｃへの情報
の書き込み、読み出しは次のように行う。
の書き込み、読み出しは次のように行う。
すなわち、第２の多結晶シリコンキャパシタ電極１０８
を第２の電圧Ｖ２に固定した後、多結晶シリコンゲート
電極１０５より成るワード線Ｗ／Ｌに第１の電圧■、を
印加することにより電界効果トランジスタＴであるスイ
ッチングトランジスタを導通させる。その後、多結晶シ
リコンデータ配ｈ’ｘ ｉ ｉ ２より成るビット線Ｂ
／ＬにＯ″又は“１”に相当する電圧を印加することに
よりキャパシタＣ，，Ｃ，、Ｃｃに情報となる電荷を蓄
積する。この時、キャパシタＣ，，ＣＣは不純物拡散領
域１０３ａと各接触部１０９ａ、１０９ｂで電気的に結
合し、またキャパシタＣｂについては不純物拡散領域１
０３ａがキャパシタ電極として機能するため、各キャパ
シタｃ−、Ｃｂ 、Ｃｅは等電圧が印加される並列結合
の形をとるため容量を増加させることができる。次に、
情報の読み出しは電界効果トランジスタＴを導通させた
後、多結晶シリコンデータ配線１１２の電位変化を検出
することによって行われる。
を第２の電圧Ｖ２に固定した後、多結晶シリコンゲート
電極１０５より成るワード線Ｗ／Ｌに第１の電圧■、を
印加することにより電界効果トランジスタＴであるスイ
ッチングトランジスタを導通させる。その後、多結晶シ
リコンデータ配ｈ’ｘ ｉ ｉ ２より成るビット線Ｂ
／ＬにＯ″又は“１”に相当する電圧を印加することに
よりキャパシタＣ，，Ｃ，、Ｃｃに情報となる電荷を蓄
積する。この時、キャパシタＣ，，ＣＣは不純物拡散領
域１０３ａと各接触部１０９ａ、１０９ｂで電気的に結
合し、またキャパシタＣｂについては不純物拡散領域１
０３ａがキャパシタ電極として機能するため、各キャパ
シタｃ−、Ｃｂ 、Ｃｅは等電圧が印加される並列結合
の形をとるため容量を増加させることができる。次に、
情報の読み出しは電界効果トランジスタＴを導通させた
後、多結晶シリコンデータ配線１１２の電位変化を検出
することによって行われる。
なお、上記実施例では１０６ａ、１０６ｂ。
１０６Ｃのキャパシタ絶縁膜に酸化膜（Ｓｔ ０２）を
採用したが、それ以外にはＳ ｔ ３ Ｎ ＜膜やＴ
−ｚ Ｏｚ膜などのように誘電率の大きな膜、あるいは
これらを組み合わせた多層絶縁膜を使用することにより
大きな蓄積容量を得ることができる。また、１０６ａ、
１０６ｂ、１０６ｃのキャパシタへ仏縁膜に単一の絶縁
膜の使用について述べたが、それぞれ異なったキャパシ
タ絶縁膜を使用することもできる。また、Ｐ−Ｎ接合容
量を増加させるため、不純物拡散領域１０３ａの形成時
、すなわちイオン注入の時にＰｌに注入とＮ゛注大２度
注入を行ってもよい。また、本実施例では、第１の多結
晶シリコンキャパシタ電１１０７ａと１０７Ｃとの一部
がそれぞれ層間絶縁膜１１０ａと素子間分離用酸化膜１
０２とによって接触部１０９ａと１０９Ｃとでそれぞれ
接触しているが、それに限らず第１の多結晶シリコンキ
ャパシタ電極１０７ａ、１０７ｃの全体が接触部１０９
ａ、１０９ｃに接触していてもかまわない。
採用したが、それ以外にはＳ ｔ ３ Ｎ ＜膜やＴ
−ｚ Ｏｚ膜などのように誘電率の大きな膜、あるいは
これらを組み合わせた多層絶縁膜を使用することにより
大きな蓄積容量を得ることができる。また、１０６ａ、
１０６ｂ、１０６ｃのキャパシタへ仏縁膜に単一の絶縁
膜の使用について述べたが、それぞれ異なったキャパシ
タ絶縁膜を使用することもできる。また、Ｐ−Ｎ接合容
量を増加させるため、不純物拡散領域１０３ａの形成時
、すなわちイオン注入の時にＰｌに注入とＮ゛注大２度
注入を行ってもよい。また、本実施例では、第１の多結
晶シリコンキャパシタ電１１０７ａと１０７Ｃとの一部
がそれぞれ層間絶縁膜１１０ａと素子間分離用酸化膜１
０２とによって接触部１０９ａと１０９Ｃとでそれぞれ
接触しているが、それに限らず第１の多結晶シリコンキ
ャパシタ電極１０７ａ、１０７ｃの全体が接触部１０９
ａ、１０９ｃに接触していてもかまわない。
以上のように本発明によれば、複数の不純物拡散領域、
第１の絶縁膜、及び第１の導電膜を備えた電界効果トラ
ンジスタと、複数の第２の導電膜、複数の第２の絶縁膜
、及び第３の導電膜を備えたキャパシタと、不純物拡散
領域と電気的に結合した第４の導電膜とを有して構成し
ので、キャパシ夕が複数個並列的に接続され、これによ
り高集積化を行っても、キャパシタの容量を十分に得る
ことができ、したがって記憶データの信頼性を低下させ
ることがなくなるという効果が得られる。
第１の絶縁膜、及び第１の導電膜を備えた電界効果トラ
ンジスタと、複数の第２の導電膜、複数の第２の絶縁膜
、及び第３の導電膜を備えたキャパシタと、不純物拡散
領域と電気的に結合した第４の導電膜とを有して構成し
ので、キャパシ夕が複数個並列的に接続され、これによ
り高集積化を行っても、キャパシタの容量を十分に得る
ことができ、したがって記憶データの信頼性を低下させ
ることがなくなるという効果が得られる。
第１図はこの発明の一実施例に係る半導体装置の断面図
、第２図はこの実施例の等価回路図、第３図は従来の半
導体装置の断面図、第４図はこの従来例の等価回路図で
ある。 １０１・・・半導体基板、１０２・・・素子間分離用酸
化膜、１０３ａ、１０３ｂ・・・不純物拡散領域、１０
４・・・ゲート酸化膜（第１の絶縁膜）、１０５・・・
多結晶シリコンゲート電極（第１の導電膜）、１０６ａ
、１０６ｂ、１０６Ｃ・・・キャパシタ絶縁膜（第２の
絶縁膜）、１０７ａ １０７ｃ・・・第１の多結晶シ
リコンキャパシタ電極（第２の導電膜）、１０８・・・
第２の多結晶シリコンキャパシタ電極（第３の導電膜）
、１１２・・・多結晶シリコンデータ配線（第４の導電
膜）。 代理人 大 岩 増 雄（ばか２名）第４
、第２図はこの実施例の等価回路図、第３図は従来の半
導体装置の断面図、第４図はこの従来例の等価回路図で
ある。 １０１・・・半導体基板、１０２・・・素子間分離用酸
化膜、１０３ａ、１０３ｂ・・・不純物拡散領域、１０
４・・・ゲート酸化膜（第１の絶縁膜）、１０５・・・
多結晶シリコンゲート電極（第１の導電膜）、１０６ａ
、１０６ｂ、１０６Ｃ・・・キャパシタ絶縁膜（第２の
絶縁膜）、１０７ａ １０７ｃ・・・第１の多結晶シ
リコンキャパシタ電極（第２の導電膜）、１０８・・・
第２の多結晶シリコンキャパシタ電極（第３の導電膜）
、１１２・・・多結晶シリコンデータ配線（第４の導電
膜）。 代理人 大 岩 増 雄（ばか２名）第４
Claims (1)
- 【特許請求の範囲】 半導体基板の素子間分離用酸化膜で区分された表面領域
に所望の間隔をもって形成された導電性を有する複数の
不純物拡散領域、及び上記複数の不純物拡散領域間の上
記半導体基板上に第１の絶縁膜を介して形成された第１
の導電膜を備えた電界効果トランジスタと、 上記不純物拡散領域と電気的に結合され上記半導体基板
上に形成された複数の第２の導電膜、上記第２の導電膜
上に形成された複数の第２の絶縁膜、及び上記第２の絶
縁膜上に形成された第３の導電膜を備えたキャパシタと
、 上記電界効果トランジスタの不純物拡散領域と電気的に
結合した第４の導電膜とを有したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030604A JPH02209765A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030604A JPH02209765A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209765A true JPH02209765A (ja) | 1990-08-21 |
Family
ID=12308474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030604A Pending JPH02209765A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129512A (ja) * | 2010-11-24 | 2012-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636868A (ja) * | 1986-06-26 | 1988-01-12 | Sony Corp | メモリ装置 |
| JPS63151069A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPS63293967A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体メモリの製造方法 |
-
1989
- 1989-02-09 JP JP1030604A patent/JPH02209765A/ja active Pending
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