JPH01216538A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01216538A JPH01216538A JP63041524A JP4152488A JPH01216538A JP H01216538 A JPH01216538 A JP H01216538A JP 63041524 A JP63041524 A JP 63041524A JP 4152488 A JP4152488 A JP 4152488A JP H01216538 A JPH01216538 A JP H01216538A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 26
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract 2
- 230000001590 oxidative effect Effects 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 20
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000000903 blocking effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910014263 BrF3 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- FQFKTKUFHWNTBN-UHFFFAOYSA-N trifluoro-$l^{3}-bromane Chemical compound FBr(F)F FQFKTKUFHWNTBN-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、基板表面に段差が形成された半導体装置とそ
の製造方法に関する。
の製造方法に関する。
（従来の技術）
ＭＯＳダイナミックＲＡＭ （ＤＲＡＭ）は、比例縮小
剤に従って素子の微細化と高集積化が進められて来た。
剤に従って素子の微細化と高集積化が進められて来た。
ＤＲＡＭのＭＯＳキャパシタも例外ではなく、ゲート酸
化膜の膜厚および面積が縮小されてきている。しかし素
子寸法の微細化は、ＤＲＡＭの信頼性に質的な変化をも
たらす限界に近付いている。代表的な問題として、アル
ファ線によりメモリ情報が破壊される所謂ソフトエラー
がある。
化膜の膜厚および面積が縮小されてきている。しかし素
子寸法の微細化は、ＤＲＡＭの信頼性に質的な変化をも
たらす限界に近付いている。代表的な問題として、アル
ファ線によりメモリ情報が破壊される所謂ソフトエラー
がある。
そこでＤＲＡＭの占有面積を増大させることなく、キャ
パシタの容量を増大させる技術として、基板表面に溝を
掘り、その溝の内壁をキャパシタとして利用することが
考えられている。基板表面に微細な寸法の溝を高精度に
形成するには、反応性イオンエツチング等の異方性ドラ
イエツチング法が用いられる。
パシタの容量を増大させる技術として、基板表面に溝を
掘り、その溝の内壁をキャパシタとして利用することが
考えられている。基板表面に微細な寸法の溝を高精度に
形成するには、反応性イオンエツチング等の異方性ドラ
イエツチング法が用いられる。
しかし、異方性エツチングにより垂直壁を持つ溝を形成
して、これを利用してキャパシタを形成した場合、新た
な問題が生じる。この様な急峻な段差をもつ溝にゲート
酸化膜を介してキャパシタ電極を配設すると、溝上端お
よび底部の角の部分で酸化膜が薄くなったり、電界集中
が起こる。この結果キャパシタの絶縁耐圧が低下し、ま
た低い電圧でリーク電流が流れる等の不都合が起こる。
して、これを利用してキャパシタを形成した場合、新た
な問題が生じる。この様な急峻な段差をもつ溝にゲート
酸化膜を介してキャパシタ電極を配設すると、溝上端お
よび底部の角の部分で酸化膜が薄くなったり、電界集中
が起こる。この結果キャパシタの絶縁耐圧が低下し、ま
た低い電圧でリーク電流が流れる等の不都合が起こる。
この問題を解決するために、異方性エツチングにより溝
を形成した後、その溝の角を丸めるための犠牲酸化を行
うことが有効な方法として提案されている。しかしこの
犠牲酸化の制御は必ずしも容易ではない。即ち単に丸み
をつければよいというものではなく、もともと微細寸法
の溝であるから、犠牲酸化により得られる曲率半径が小
さければ信頼性向上は期待できず、また曲率半径が大き
くなりすぎると、集積化を損うことになる。
を形成した後、その溝の角を丸めるための犠牲酸化を行
うことが有効な方法として提案されている。しかしこの
犠牲酸化の制御は必ずしも容易ではない。即ち単に丸み
をつければよいというものではなく、もともと微細寸法
の溝であるから、犠牲酸化により得られる曲率半径が小
さければ信頼性向上は期待できず、また曲率半径が大き
くなりすぎると、集積化を損うことになる。
（発明が解決しようとする課Ｉｆｉ）
以上のように、溝掘り型キャパシタを持つＤＲＡＭにお
いて、そのキャパシタ溝の角部の丸め制御を行う場合、
高精度に行わないとほとんど効果が得られない、という
問題があった。
いて、そのキャパシタ溝の角部の丸め制御を行う場合、
高精度に行わないとほとんど効果が得られない、という
問題があった。
本発明は、この様な問題を解決した半導体装置とその製
造方法を提供することを目的とする。
造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明にかかる半導体装置は、基板表面に溝。
穴等を構成する段差が形成され、この段差の領域に絶縁
膜を介して導体膜が配設される構造において、前記段差
の上端角部に曲率半径１００Å〜４００人の丸みを持た
せたことを特徴とする。
膜を介して導体膜が配設される構造において、前記段差
の上端角部に曲率半径１００Å〜４００人の丸みを持た
せたことを特徴とする。
、本発明の方法は、上記のような段差角部に丸みをつけ
るための犠牲酸化を、酸化速度５〜１５人／−１ｎとい
う低い値で行うことを特徴とする。
るための犠牲酸化を、酸化速度５〜１５人／−１ｎとい
う低い値で行うことを特徴とする。
上記段差角部の曲率半径はより・好ましくは、１００〜
２００人、更に好ましくは１４０〜２００人の範囲に設
定する。
２００人、更に好ましくは１４０〜２００人の範囲に設
定する。
（作用）
段差角部の曲率半径を上述の範囲に設定することによっ
て、電界集中による絶縁耐圧劣化やリーク電流の増大が
効果的に抑制される。上限の４００人は、これより曲率
半径を大きくしてもそれ以上信頼性向上に効果がなく、
無駄にスペースが広がるだけであるために設定される。
て、電界集中による絶縁耐圧劣化やリーク電流の増大が
効果的に抑制される。上限の４００人は、これより曲率
半径を大きくしてもそれ以上信頼性向上に効果がなく、
無駄にスペースが広がるだけであるために設定される。
また本発明の方法によれば、酸化速度を通常の熱酸化に
比べて遅くすることにより、角部の曲率半径の制御が高
精度に行われる。本願発明の方法は言替えれば、酸化速
度が基板との反応により律速される条件ではなべ、酸素
が基板に供給される速さにより酸化速度が律速される供
給律速条件で酸化を行う、ということになり、これが丸
め精度向上につながる。
比べて遅くすることにより、角部の曲率半径の制御が高
精度に行われる。本願発明の方法は言替えれば、酸化速
度が基板との反応により律速される条件ではなべ、酸素
が基板に供給される速さにより酸化速度が律速される供
給律速条件で酸化を行う、ということになり、これが丸
め精度向上につながる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は、一実施例の
ＤＲＡＭのキャパシタ部分の製造工程を示す。第１図（
ａ）に示すように、面方位（１００）、比抵抗１０Ω・
ａのｎ型シリコン基板１１を用意し、選択酸化法によっ
て素子分離絶縁膜１２を形成する。次いで第１図（ｂ）
に示すように化学気相成長法（ＣＶＤ）により５ＩＯ２
膜１３を堆積し、その一部に開口を形成する。そしてこ
の５ｉ０２膜１３をマスクとして、反応性ガスとしてＣ
ＢｒＦ３を用いた反応性イオンエツチング法により基板
１１をエツチングして、キャパシタ領域に溝１４を形成
する。この状態では、溝１４の上端角部１５ａおよび底
部角部１５ｂは曲率が極めて小さく、急峻な段差となっ
ている。
ａ）に示すように、面方位（１００）、比抵抗１０Ω・
ａのｎ型シリコン基板１１を用意し、選択酸化法によっ
て素子分離絶縁膜１２を形成する。次いで第１図（ｂ）
に示すように化学気相成長法（ＣＶＤ）により５ＩＯ２
膜１３を堆積し、その一部に開口を形成する。そしてこ
の５ｉ０２膜１３をマスクとして、反応性ガスとしてＣ
ＢｒＦ３を用いた反応性イオンエツチング法により基板
１１をエツチングして、キャパシタ領域に溝１４を形成
する。この状態では、溝１４の上端角部１５ａおよび底
部角部１５ｂは曲率が極めて小さく、急峻な段差となっ
ている。
この後５ｉ０２膜１３を希釈フッ酸等により除去した後
、第１図（Ｃ）に示すように、溝１４の角部を丸めるた
めの犠牲酸化を行う。この犠牲酸化は、酸化速度が供給
律速となるように、窒素で０２ ／ Ｎ ２ ＝ ４０
％に希釈した乾燥酸素を用いる。この様な希釈酸素雰囲
気中で、基板温度を１０００℃、酸化時間を１３０分と
することにより、約８００人の５ｔＯ２膜１６が形成さ
れる。酸化速度は６．７人／ｍ１ｎである。この後、５
ｉ０２ａｌ１６を希釈フッ酸により除去する。この希釈
フッ酸による除去工程でも角部の曲率半径は変わらない
。溝１４の角部１５ａ、１５ｂは曲率半径は１４０人と
なった。
、第１図（Ｃ）に示すように、溝１４の角部を丸めるた
めの犠牲酸化を行う。この犠牲酸化は、酸化速度が供給
律速となるように、窒素で０２ ／ Ｎ ２ ＝ ４０
％に希釈した乾燥酸素を用いる。この様な希釈酸素雰囲
気中で、基板温度を１０００℃、酸化時間を１３０分と
することにより、約８００人の５ｔＯ２膜１６が形成さ
れる。酸化速度は６．７人／ｍ１ｎである。この後、５
ｉ０２ａｌ１６を希釈フッ酸により除去する。この希釈
フッ酸による除去工程でも角部の曲率半径は変わらない
。溝１４の角部１５ａ、１５ｂは曲率半径は１４０人と
なった。
次いで９５０℃の温度で、アルゴンで５０％に希釈され
た乾燥酸素中にさらすことにより、第１図（ｄ）に示す
ように厚さ１００人のキャパシタ酸化膜１７を形成する
。そして通常のリン添加多結晶シリコン膜によりキャパ
シタ電極１８を形成する。
た乾燥酸素中にさらすことにより、第１図（ｄ）に示す
ように厚さ１００人のキャパシタ酸化膜１７を形成する
。そして通常のリン添加多結晶シリコン膜によりキャパ
シタ電極１８を形成する。
第２図は、この実施例の効果を説明するための特性図で
ある。縦軸は、ｎ型シリコン基板とキャパシタ電極間に
１０Ｍｖ／ｃ−１１の電界をかけ、溝上部の曲率半径が
３０人の場合の平楠”寿命（全キー！１、□ ヤパシタ素子の２０％が破壊）を１として規格化した場
合の各曲率半径値ヤの寿命を示している。
ある。縦軸は、ｎ型シリコン基板とキャパシタ電極間に
１０Ｍｖ／ｃ−１１の電界をかけ、溝上部の曲率半径が
３０人の場合の平楠”寿命（全キー！１、□ ヤパシタ素子の２０％が破壊）を１として規格化した場
合の各曲率半径値ヤの寿命を示している。
横軸が曲率半径である。曲率半径１００人を越えると、
３０人の場合の数倍以上の信頼性が得られる。更に曲率
半径を増加させた場合、曲率半径２００人では寿命は１
００倍を越え、それ以上では寿命は漸増するが、１００
人を越えると曲率半径を大きくして□もほとんど効果は
なく無駄なスペースが大きくなるだけであるので、曲率
半径の上限は４００人とする。
３０人の場合の数倍以上の信頼性が得られる。更に曲率
半径を増加させた場合、曲率半径２００人では寿命は１
００倍を越え、それ以上では寿命は漸増するが、１００
人を越えると曲率半径を大きくして□もほとんど効果は
なく無駄なスペースが大きくなるだけであるので、曲率
半径の上限は４００人とする。
実験によればこの様な曲率半径を得るためには、酸化速
度が５〜１５人／ｓｉｎの範囲であればよく、そのため
には窒素希釈酸素の濃度をｏ２／Ｎ２−３０〜５０％程
度の範囲に設定すればよい。酸化速度が１５人／ｍｉｎ
’を越えると小さな曲率半径しか得られず、５人／ｓｉ
ｎ未満では酸化速度が遅すぎて実用に供せない。
度が５〜１５人／ｓｉｎの範囲であればよく、そのため
には窒素希釈酸素の濃度をｏ２／Ｎ２−３０〜５０％程
度の範囲に設定すればよい。酸化速度が１５人／ｍｉｎ
’を越えると小さな曲率半径しか得られず、５人／ｓｉ
ｎ未満では酸化速度が遅すぎて実用に供せない。
以上のようにこの実施例によれば、キャパシタ、 溝の
角部の曲率半径を最適設定することにより、信頼性の高
いＤＲＡＭを得ることができる。また実施例の方法によ
れば、犠牲酸化を、供給律速条件で低い酸化速度で行う
ことによって、溝の丸め角度を高精度に設定することが
できる。これらにより、信頼性の高い高集積化ＤＲＡＭ
を得ることができる。
角部の曲率半径を最適設定することにより、信頼性の高
いＤＲＡＭを得ることができる。また実施例の方法によ
れば、犠牲酸化を、供給律速条件で低い酸化速度で行う
ことによって、溝の丸め角度を高精度に設定することが
できる。これらにより、信頼性の高い高集積化ＤＲＡＭ
を得ることができる。
本発明は上記実施例に限られるものではない。
例えば実施例では溝型キャパシタを持つＤＲＡＭを説明
したが、他の半導体素子であっても、急峻な段差を有す
る溝、穴等を持ち、ここに絶縁膜を介して導体膜が配設
される構造のものに本発明を適用して有効である。
したが、他の半導体素子であっても、急峻な段差を有す
る溝、穴等を持ち、ここに絶縁膜を介して導体膜が配設
される構造のものに本発明を適用して有効である。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果］
以上述べたように本発明によれば、溝掘り型キャパシタ
等急峻な段差部で絶縁耐圧やリークが問題となる半導体
装置において、その段差上端の角部曲率半径を所定範囲
に設定することによって、高集積化を阻害することなく
信頼性を向上させることができる。
等急峻な段差部で絶縁耐圧やリークが問題となる半導体
装置において、その段差上端の角部曲率半径を所定範囲
に設定することによって、高集積化を阻害することなく
信頼性を向上させることができる。
また本発明の方法によれば、上述のような段差部の丸め
工程を、酸化速度を抑制した犠牲酸化によって制御性よ
く行うことができ、信頼性の高い半導体装置を得ること
ができる。
工程を、酸化速度を抑制した犠牲酸化によって制御性よ
く行うことができ、信頼性の高い半導体装置を得ること
ができる。
第１図（ａ）〜（ｄ）は本発明の一実施例のＤＲＡＭの
キャパシタ部分の製造工程を示す図、第２図は本発明の
詳細な説明するための特性図である。 １１・・・・シリコン基板、１２・・・素子分離酸化膜
、１３−ＣＶＤ５ ｉ ０２膜、１４−・・溝、１５ａ
。 １５ｂ・・・角部、１６・・・５ｉ０２膜、１７・・・
キャパシタ酸化膜、１８・・・キャパシタ電極。 出願人代理人 弁理士 鈴江武彦 図面の浄：（内容に！ｉ″更なし） 、特許庁長官 小 川 邦 夫 殿 １、事件の表示 特願昭６３−４１５２４号 ２、発明の名称 半導体装置およびその製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東 芝 ４、代理人
キャパシタ部分の製造工程を示す図、第２図は本発明の
詳細な説明するための特性図である。 １１・・・・シリコン基板、１２・・・素子分離酸化膜
、１３−ＣＶＤ５ ｉ ０２膜、１４−・・溝、１５ａ
。 １５ｂ・・・角部、１６・・・５ｉ０２膜、１７・・・
キャパシタ酸化膜、１８・・・キャパシタ電極。 出願人代理人 弁理士 鈴江武彦 図面の浄：（内容に！ｉ″更なし） 、特許庁長官 小 川 邦 夫 殿 １、事件の表示 特願昭６３−４１５２４号 ２、発明の名称 半導体装置およびその製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東 芝 ４、代理人
Claims (5)
- （１）半導体基板表面に段差が形成され、この段差の領
域に薄い絶縁膜を介して導体膜が配設された構造を有す
る半導体装置において、前記段差の上端角部に曲率半径
１００Å〜４００Åの丸みをつけたことを特徴とする半
導体装置。 - （２）半導体基板に異方性エッチングにより段差を形成
する工程と、前記基板を熱酸化して、形成された酸化膜
を除去することにより前記段差の角部に丸みをつける工
程と、その後前記段差部に薄い絶縁膜を介して導体膜を
配設する工程とを有する半導体装置の製造方法において
、前記角部に丸みをつけるための熱酸化工程を酸化速度
５〜１５Å／ｍｉｎで行うことを特徴とする半導体装置
の製造方法。 - （３）段差の上端角部に曲率半径１００Å〜４００Åの
丸みをつけることを特徴とする請求項２記載の半導体装
置の製造方法。 - （４）段差の上端角部に曲率半径１００Å〜２００Åの
丸みをつけることを特徴とする請求項１又は２記載の半
導体装置又は半導体装置の製造方法。 - （５）段差の上端角部に曲率半径１４０Å〜２００Åの
丸みをつけることを特徴とする請求項１又は２記載の半
導体装置又は半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041524A JPH01216538A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041524A JPH01216538A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01216538A true JPH01216538A (ja) | 1989-08-30 |
Family
ID=12610778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041524A Pending JPH01216538A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01216538A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
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| JPS60219759A (ja) * | 1984-04-16 | 1985-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
| JPS61296721A (ja) * | 1985-06-26 | 1986-12-27 | Toshiba Corp | 単結晶シリコンの微細加工方法 |
| JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
-
1988
- 1988-02-24 JP JP63041524A patent/JPH01216538A/ja active Pending
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