JPH0324788B2 - - Google Patents
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- JPH0324788B2 JPH0324788B2 JP56162651A JP16265181A JPH0324788B2 JP H0324788 B2 JPH0324788 B2 JP H0324788B2 JP 56162651 A JP56162651 A JP 56162651A JP 16265181 A JP16265181 A JP 16265181A JP H0324788 B2 JPH0324788 B2 JP H0324788B2
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- 230000015556 catabolic process Effects 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 13
- 238000002161 passivation Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は占有面積の低減が計られた高耐圧抵抗
素子に関する。
素子に関する。
近年半導体技術の進展が著るしく従来困難とさ
れてきたような100V以上の高耐圧ICの開発が活
発化し始めている。その典型例としては交換機用
のクロスポイントスイツチや加入者回路、TV用
の垂直出力回路や音声出力回路、オーデオ用諸回
路、各種のスイツチングレギユレータ等が挙げら
れる。このような高耐圧IC特に高耐圧リニアIC
に於ては各種の高耐圧抵抗素子が必要とされる。
れてきたような100V以上の高耐圧ICの開発が活
発化し始めている。その典型例としては交換機用
のクロスポイントスイツチや加入者回路、TV用
の垂直出力回路や音声出力回路、オーデオ用諸回
路、各種のスイツチングレギユレータ等が挙げら
れる。このような高耐圧IC特に高耐圧リニアIC
に於ては各種の高耐圧抵抗素子が必要とされる。
従来の低耐圧ICに於ては受動素子の占有面積
が能動素子に比し大きいために、もつぱら受動素
子の機能を能動素子で代替させた回路が開発さ
れ、そのIC化が進められてきた。高耐圧ICの開
発に当つてもこのアプローチが伝承されている。
が能動素子に比し大きいために、もつぱら受動素
子の機能を能動素子で代替させた回路が開発さ
れ、そのIC化が進められてきた。高耐圧ICの開
発に当つてもこのアプローチが伝承されている。
しかし高耐圧IC特に高耐圧リニアICに於ては
高耐圧抵抗素子が不可欠な部分が多く、これを能
動素子におきかえると素子数が異常に増大するケ
ースが多い。又高耐圧能動素子１個当りの占有面
積の大半が耐圧を確保するための機能部すなわち
空乏層の拡がりに規制される部分であるため、１
個の高耐圧抵抗素子を２個以上の高耐圧能動素子
で代替させた場合、一般の低耐圧ICとは逆に面
積が増大してしまうことが多い。又かかる高耐圧
ICに於る高耐圧抵抗素子は消費電力を小さくす
る目的で高電圧印加時に流れる電流を小さいもの
にする必要があり1kΩ以上の高い抵抗値が要求
される例が多い。以上のような背景から高耐圧
ICに於ては占有面積が小さく高電圧印加時に於
ても線形性の良い高耐圧抵抗素子が強く要望され
ている。
高耐圧抵抗素子が不可欠な部分が多く、これを能
動素子におきかえると素子数が異常に増大するケ
ースが多い。又高耐圧能動素子１個当りの占有面
積の大半が耐圧を確保するための機能部すなわち
空乏層の拡がりに規制される部分であるため、１
個の高耐圧抵抗素子を２個以上の高耐圧能動素子
で代替させた場合、一般の低耐圧ICとは逆に面
積が増大してしまうことが多い。又かかる高耐圧
ICに於る高耐圧抵抗素子は消費電力を小さくす
る目的で高電圧印加時に流れる電流を小さいもの
にする必要があり1kΩ以上の高い抵抗値が要求
される例が多い。以上のような背景から高耐圧
ICに於ては占有面積が小さく高電圧印加時に於
ても線形性の良い高耐圧抵抗素子が強く要望され
ている。
しかるに高耐圧抵抗素子の検討は極めて不十分
な現状であり上記課題に言及した報告例はほとん
ど見当らない。
な現状であり上記課題に言及した報告例はほとん
ど見当らない。
占有面積の小さい高耐圧抵抗素子を実現するた
めには第１に空乏層の拡がりによる占有面積の増
大を最小限に抑える構造にする必要がある。低耐
圧IC用の抵抗素子の場合、その占有面積は抵抗
層のシート抵抗値と加工精度に規制される。この
結果抵抗間のピツチは十分狭くできるため数往復
に折り曲げた形状の抵抗素子のピツチ間隔は全て
等しくせしめている。一方高耐圧抵抗素子の場合
はその占有面積が空乏層の拡がりで支配され、こ
の結果低耐圧IC用抵抗素子と同じ技術思想で作
製した場合非常に占有面積の大きい素子になつて
しまうわけである。
めには第１に空乏層の拡がりによる占有面積の増
大を最小限に抑える構造にする必要がある。低耐
圧IC用の抵抗素子の場合、その占有面積は抵抗
層のシート抵抗値と加工精度に規制される。この
結果抵抗間のピツチは十分狭くできるため数往復
に折り曲げた形状の抵抗素子のピツチ間隔は全て
等しくせしめている。一方高耐圧抵抗素子の場合
はその占有面積が空乏層の拡がりで支配され、こ
の結果低耐圧IC用抵抗素子と同じ技術思想で作
製した場合非常に占有面積の大きい素子になつて
しまうわけである。
占有面積の小さい高耐圧抵抗素子を実現するた
めには第２にシート抵抗値の大きい素子構造にす
る必要がある。低耐圧ICに於てはこの種の抵抗
素子としてピンチ抵抗がある。このピンチ抵抗は
プロセスを簡単にするため一般にnpnトランジス
タと同じプロセスで作製される。この結果ピンチ
抵抗の耐圧はnpnトランジスタのエミツタ接合並
の耐圧すなわち６〜15V程度の低い耐圧となつて
しまうという問題がある。
めには第２にシート抵抗値の大きい素子構造にす
る必要がある。低耐圧ICに於てはこの種の抵抗
素子としてピンチ抵抗がある。このピンチ抵抗は
プロセスを簡単にするため一般にnpnトランジス
タと同じプロセスで作製される。この結果ピンチ
抵抗の耐圧はnpnトランジスタのエミツタ接合並
の耐圧すなわち６〜15V程度の低い耐圧となつて
しまうという問題がある。
以上に並べた従来技術の問題点に鑑み、本発明
の目的は占有面積の小さい高耐圧抵抗素子を提供
することにある。
の目的は占有面積の小さい高耐圧抵抗素子を提供
することにある。
本発明では第１に抵抗素子を少くとも１往復半
に折り畳み且つ電圧印加端子から遠ざかるにつれ
てピツチ間隔を狭くすることによつて高電圧印加
時の空乏層の拡がりによる占有面積の増大を最小
限に抑え目的を実現するものである。以下具体的
実施例にもとづき本発明の内容と効果を詳細に説
明する。
に折り畳み且つ電圧印加端子から遠ざかるにつれ
てピツチ間隔を狭くすることによつて高電圧印加
時の空乏層の拡がりによる占有面積の増大を最小
限に抑え目的を実現するものである。以下具体的
実施例にもとづき本発明の内容と効果を詳細に説
明する。
第１図は本発明になる第１の実施例の表面パタ
ーン及び断面パターンを示す。本実施例の抵抗は
DC用高耐圧リニアICの抵抗であり、両端子間に
−400V印加時に30kΩの抵抗値を保持する素子で
ある。本素子は誘電体分離Siウエハーの３×1014
cm-3のｎ単結晶島１にボロンを拡散して形成され
る。２が抵抗となる拡散層、３，４は端子、５，
６はコンタクト部、７及び８は電極、９はパシベ
ーシヨンSiO2膜、１０は絶縁分離用SiO2膜、１
１は多結晶Siの支持領域である。ボロンの拡散層
２の深さは5μm、表面シート抵抗は100Ω／cm2で
ある。従つて抵抗巾10μmの場合抵抗全長は
3000μmとなるので、460μmで折り畳み約３往復
の抵抗パターンにしてある。ピツチ間隔は低電圧
印加端子３側から80μm、70μm、60μm、50μm、
30μmというように高電圧印加端子４に近づく程
小さくせしめてある。これは所定の耐圧維持に不
必要な部分を削除せんとする本発明に基くもので
ある。第１図ｂの断面図より明らかなごとく、端
子３に−400V、端子４に0Vが印加された場合、
抵抗２を形成した単結晶島１の電位は約0.6V程
度となる。従つて端子３に近づく程抵抗を形成す
るpn接合に印加する電圧が大きい。この結果、
点線で示したごとくｎ単結晶島１中の空乏層の巾
は端子３から遠ざかるほど小さい。従つて端子３
から遠ざかるほど400Vの耐圧を維持するのに必
要なピツチ間隔を小さくできる。上記のピツチ間
隔は抵抗層２の各部での空乏層巾を算出し、これ
に抵抗形成プロセスの公差を加えて導出した間隔
である。
ーン及び断面パターンを示す。本実施例の抵抗は
DC用高耐圧リニアICの抵抗であり、両端子間に
−400V印加時に30kΩの抵抗値を保持する素子で
ある。本素子は誘電体分離Siウエハーの３×1014
cm-3のｎ単結晶島１にボロンを拡散して形成され
る。２が抵抗となる拡散層、３，４は端子、５，
６はコンタクト部、７及び８は電極、９はパシベ
ーシヨンSiO2膜、１０は絶縁分離用SiO2膜、１
１は多結晶Siの支持領域である。ボロンの拡散層
２の深さは5μm、表面シート抵抗は100Ω／cm2で
ある。従つて抵抗巾10μmの場合抵抗全長は
3000μmとなるので、460μmで折り畳み約３往復
の抵抗パターンにしてある。ピツチ間隔は低電圧
印加端子３側から80μm、70μm、60μm、50μm、
30μmというように高電圧印加端子４に近づく程
小さくせしめてある。これは所定の耐圧維持に不
必要な部分を削除せんとする本発明に基くもので
ある。第１図ｂの断面図より明らかなごとく、端
子３に−400V、端子４に0Vが印加された場合、
抵抗２を形成した単結晶島１の電位は約0.6V程
度となる。従つて端子３に近づく程抵抗を形成す
るpn接合に印加する電圧が大きい。この結果、
点線で示したごとくｎ単結晶島１中の空乏層の巾
は端子３から遠ざかるほど小さい。従つて端子３
から遠ざかるほど400Vの耐圧を維持するのに必
要なピツチ間隔を小さくできる。上記のピツチ間
隔は抵抗層２の各部での空乏層巾を算出し、これ
に抵抗形成プロセスの公差を加えて導出した間隔
である。
又本実施例では端子４に比較して低電圧が印加
される端子３の電極７をSiO2膜９を介して抵抗
層２のpn接合端を越えて張り出させ且つ抵抗層
２上に延在せしめてある。この張り出し部はいわ
ゆるフイールドプレートとして機能する。一般の
ICプロセスで作製されるSiO2パツシベーシヨン
膜９は正の電荷を含む。この結果ｎ単結晶島１表
面に負のキヤリアや電荷が引き寄せられ、表面付
近がｎ単結晶島１に比し高濃度化し、この結果表
面での空乏層の延びが押えられ表面電界強度が高
くなり耐圧が低下する。フイールドプレートはｎ
単結晶島に比し低い電圧を有するので、上記のｎ
単結晶島表面のキヤリアや電荷を反発し表面の高
濃度化を押え、空乏層をフイールドプレートの端
部まで延ばし耐圧の低下を防ぐものである。
される端子３の電極７をSiO2膜９を介して抵抗
層２のpn接合端を越えて張り出させ且つ抵抗層
２上に延在せしめてある。この張り出し部はいわ
ゆるフイールドプレートとして機能する。一般の
ICプロセスで作製されるSiO2パツシベーシヨン
膜９は正の電荷を含む。この結果ｎ単結晶島１表
面に負のキヤリアや電荷が引き寄せられ、表面付
近がｎ単結晶島１に比し高濃度化し、この結果表
面での空乏層の延びが押えられ表面電界強度が高
くなり耐圧が低下する。フイールドプレートはｎ
単結晶島に比し低い電圧を有するので、上記のｎ
単結晶島表面のキヤリアや電荷を反発し表面の高
濃度化を押え、空乏層をフイールドプレートの端
部まで延ばし耐圧の低下を防ぐものである。
本実施例ではフイールドプレートの長さは次式
を満足する長さにしてある。
を満足する長さにしてある。
フイールドプレート長さ（抵抗長さ）×（印加電
圧−100V）／印加電圧 又フイールドプレートの巾すなわち抵抗層２の
pn接合端を越えて張り出した電極７の長さは端
子３側のピツチ程大きくしてある。すなわち端子
３側の第１のピツチから順次25μm、20μm、
15μm、10μm、0μmに設定してあり、高電圧印加
部ほど表面の電界集中を緩和できるようにせしめ
てある。
圧−100V）／印加電圧 又フイールドプレートの巾すなわち抵抗層２の
pn接合端を越えて張り出した電極７の長さは端
子３側のピツチ程大きくしてある。すなわち端子
３側の第１のピツチから順次25μm、20μm、
15μm、10μm、0μmに設定してあり、高電圧印加
部ほど表面の電界集中を緩和できるようにせしめ
てある。
又抵抗のコーナ部には曲率をもたせこの部分で
の電界集中を緩和せしめてある。さらにSiO2膜
９の厚さを3.1μmと厚くし、端子３から最も離れ
たフイールドプレート端部と抵抗の間の電位差約
310VでSiO2膜９が絶縁破壊しない様にせしめて
ある。
の電界集中を緩和せしめてある。さらにSiO2膜
９の厚さを3.1μmと厚くし、端子３から最も離れ
たフイールドプレート端部と抵抗の間の電位差約
310VでSiO2膜９が絶縁破壊しない様にせしめて
ある。
ところで我々の実験によればフイールドプレー
ト７が存しない場合の耐圧は、SiO2パツシベー
シヨン膜９中の正電荷重の影響を比較的敏感に受
けるためロツトによるばらつきが大きいがpn接
合深さが2μm以上の場合最大でも100Vを下まわ
ることはなかつた。従つて抵抗を形成するpn接
合に印加される電圧が最も大きい端子３側から、
印加電圧が100V以下になる部分までこのフイー
ルドプレート７を延在せしめることにより、端子
４付近まで延在させた場合に比し全く同等の耐圧
を確保できた。又フイールドプレート７の巾すな
わち抵抗のpn接合を越えて張り出した電極の長
さは一般に長い程ｎ単結晶島１表面の電界を緩和
できるが、抵抗素子の場合は端子３から端子４に
向けて印加電圧が小さくなるため、フイールドプ
レート巾も対応させて小さくできる。従つて高電
圧印加部のフイールドプレート巾で統一した場合
低電圧印加部側ではピツチ間隔がこのフイールド
プレート巾で制限され小さくできないが、本発明
によればこの制限を除去でき前記の空乏層巾で規
定されるピツチ間隔まで縮小できるものである。
ト７が存しない場合の耐圧は、SiO2パツシベー
シヨン膜９中の正電荷重の影響を比較的敏感に受
けるためロツトによるばらつきが大きいがpn接
合深さが2μm以上の場合最大でも100Vを下まわ
ることはなかつた。従つて抵抗を形成するpn接
合に印加される電圧が最も大きい端子３側から、
印加電圧が100V以下になる部分までこのフイー
ルドプレート７を延在せしめることにより、端子
４付近まで延在させた場合に比し全く同等の耐圧
を確保できた。又フイールドプレート７の巾すな
わち抵抗のpn接合を越えて張り出した電極の長
さは一般に長い程ｎ単結晶島１表面の電界を緩和
できるが、抵抗素子の場合は端子３から端子４に
向けて印加電圧が小さくなるため、フイールドプ
レート巾も対応させて小さくできる。従つて高電
圧印加部のフイールドプレート巾で統一した場合
低電圧印加部側ではピツチ間隔がこのフイールド
プレート巾で制限され小さくできないが、本発明
によればこの制限を除去でき前記の空乏層巾で規
定されるピツチ間隔まで縮小できるものである。
以上のごとき諸手段を適用した本実施例の場
合、ピツチ間隔を等しくし高電圧印加端子間のピ
ツチ間隔80μmに合せるという従来思想を適用し
た場合に比べ抵抗の占有面積を38％縮小できた。
ICに於て能動素子に比し抵抗等の受動素子の占
有面積が大きいことは周知のごとくであり、従つ
て本実施例による抵抗の占有面積低減は、この種
の抵抗素子を用いるICのチツプサイズ低減に大
きく寄与するものである。
合、ピツチ間隔を等しくし高電圧印加端子間のピ
ツチ間隔80μmに合せるという従来思想を適用し
た場合に比べ抵抗の占有面積を38％縮小できた。
ICに於て能動素子に比し抵抗等の受動素子の占
有面積が大きいことは周知のごとくであり、従つ
て本実施例による抵抗の占有面積低減は、この種
の抵抗素子を用いるICのチツプサイズ低減に大
きく寄与するものである。
第２図は本発明になる第２の実施例の表面パタ
ーンを示す。
ーンを示す。
本実施例は第１の実施例に比しフイールドプレ
ートを２分割している点及び第２のフイールドプ
レート１２を、その端子３側端部において直下の
抵抗層２にスルーホール１３を介して接続せしめ
ている点及びフイールドプレートと抵抗層２の間
に介在する酸化膜９の厚さが1.5μmと薄くせしめ
てある点を除けば、他の構造は第１の実施例とほ
ぼ同様である。
ートを２分割している点及び第２のフイールドプ
レート１２を、その端子３側端部において直下の
抵抗層２にスルーホール１３を介して接続せしめ
ている点及びフイールドプレートと抵抗層２の間
に介在する酸化膜９の厚さが1.5μmと薄くせしめ
てある点を除けば、他の構造は第１の実施例とほ
ぼ同様である。
本実施例に於て端子３に−400V印加した場合
第１のフイールドプレートの端子３から最も離れ
た部分に対向する抵抗部１４の電圧は約−250V
であり、フイールドプレート７との電位差は約
150Vである。一方第２のフイールドプレート１
２は約−248V付近の電圧が印加されている抵抗
層にコンタクト用スルーホール１３を介して接続
されている。この結果第２のフイールドプレート
１２の電位はスルーホール１３から最も離れた端
子４に近いフイールドプレート端１５でも−
248V程度である。この部分に対向する抵抗層２
の電位は約100Vであるので第２のフイールドプ
レート１２との電位差も約150Vである。
第１のフイールドプレートの端子３から最も離れ
た部分に対向する抵抗部１４の電圧は約−250V
であり、フイールドプレート７との電位差は約
150Vである。一方第２のフイールドプレート１
２は約−248V付近の電圧が印加されている抵抗
層にコンタクト用スルーホール１３を介して接続
されている。この結果第２のフイールドプレート
１２の電位はスルーホール１３から最も離れた端
子４に近いフイールドプレート端１５でも−
248V程度である。この部分に対向する抵抗層２
の電位は約100Vであるので第２のフイールドプ
レート１２との電位差も約150Vである。
このように本実施例によれば第１の実施例に比
べフイールドプレート７，１２と抵抗層２間の最
大電位差を小さくできるので、間に介在する酸化
膜９が薄くても絶縁破壊を防止でき高耐圧を維持
できる。これは裏返せばプロセス上の大きなメリ
ツトでもある。すなわち第１の実施例では抵抗層
２を形成するボロン拡散以降の工程で厚い酸化膜
を形成する工程すなわち長時間のウエツト酸化工
程又は、複数回のCVD工程等を必要とするが、
本実施例ではボロン拡散以降の熱処理工程を水素
と酸素の混合雰囲気で行うこと又は１回のCVD
工程を行うことにより形成できるためプロセスが
著しく簡略化できる。
べフイールドプレート７，１２と抵抗層２間の最
大電位差を小さくできるので、間に介在する酸化
膜９が薄くても絶縁破壊を防止でき高耐圧を維持
できる。これは裏返せばプロセス上の大きなメリ
ツトでもある。すなわち第１の実施例では抵抗層
２を形成するボロン拡散以降の工程で厚い酸化膜
を形成する工程すなわち長時間のウエツト酸化工
程又は、複数回のCVD工程等を必要とするが、
本実施例ではボロン拡散以降の熱処理工程を水素
と酸素の混合雰囲気で行うこと又は１回のCVD
工程を行うことにより形成できるためプロセスが
著しく簡略化できる。
第３図は本発明になる第３の実施例の表面パタ
ーン及び断面の一部の拡大パターンを示す。
ーン及び断面の一部の拡大パターンを示す。
本実施例の抵抗素子はDC用高耐圧ICに用いら
れる抵抗素子であり、両端子３，４間に−400V
印加時に300kΩの抵抗値を保持する抵抗素子で
ある。本抵抗素子は誘電体分離Siウエハーの３×
1014cm-3のｎ型単結晶島１にボロン拡散してｐ層
１６を形成し、ついでボロンと同じ開口部からリ
ンを拡散してｐ層をピンチするｎ層１７を形成す
る。ついで電極７，８及び第２のフイールドプレ
ート１２を形成して完成する。
れる抵抗素子であり、両端子３，４間に−400V
印加時に300kΩの抵抗値を保持する抵抗素子で
ある。本抵抗素子は誘電体分離Siウエハーの３×
1014cm-3のｎ型単結晶島１にボロン拡散してｐ層
１６を形成し、ついでボロンと同じ開口部からリ
ンを拡散してｐ層をピンチするｎ層１７を形成す
る。ついで電極７，８及び第２のフイールドプレ
ート１２を形成して完成する。
ボロン及びリンの拡散深さは各々5μm及び
3.5μmであり、ピンチ部のシート抵抗値は3kΩ／
口である。抵抗巾を10μmとしてあるので抵抗素
子の全長は1000μmである。抵抗素子は320μmの
長さで折り畳み約１往復半の抵抗パターンにして
ある。ピツチ間隔は低電圧印加端子３側を100μm
とし、高電圧印加端子４側は60μmと小さくして
ある。この目的と効果は第１の実施例と同様であ
る。又フイールドプレートが分割されているがそ
の目的及び効果は第２の実施例と同様である。
3.5μmであり、ピンチ部のシート抵抗値は3kΩ／
口である。抵抗巾を10μmとしてあるので抵抗素
子の全長は1000μmである。抵抗素子は320μmの
長さで折り畳み約１往復半の抵抗パターンにして
ある。ピツチ間隔は低電圧印加端子３側を100μm
とし、高電圧印加端子４側は60μmと小さくして
ある。この目的と効果は第１の実施例と同様であ
る。又フイールドプレートが分割されているがそ
の目的及び効果は第２の実施例と同様である。
本実施例に於てｐ層１６の濃度プロフイールは
400V級のnpnトランジスタと同じプロフイールに
設定されるので接合印加電圧が約400Vとなる端
子３付近に於てもｐ層１６がパンチスルーするこ
とはない。又n+層１７は電極及びフイールドプ
レートと接続されておらずフローテイング状態に
ある。従つてn+層１７とｐ層１６との間には拡
散電位分の電位差約0.6Vが存在するのだであり
端子３付近に於てもn+p接合部で降伏することは
ない。又n+層１７上の酸化膜９は最も薄い拡散
開口部の上１８でも1.5μm以上となるように設定
されており、フイールドプレートとn+層１７の
最大電位差約140Vでも絶縁破壊することはない。
従つて第１、第２の実施例と同等の高耐圧を実現
できる。一方占有面積の方はシート抵抗が第１、
第２の実施例の30倍にできる結果約１／30程度に
低減できる。
400V級のnpnトランジスタと同じプロフイールに
設定されるので接合印加電圧が約400Vとなる端
子３付近に於てもｐ層１６がパンチスルーするこ
とはない。又n+層１７は電極及びフイールドプ
レートと接続されておらずフローテイング状態に
ある。従つてn+層１７とｐ層１６との間には拡
散電位分の電位差約0.6Vが存在するのだであり
端子３付近に於てもn+p接合部で降伏することは
ない。又n+層１７上の酸化膜９は最も薄い拡散
開口部の上１８でも1.5μm以上となるように設定
されており、フイールドプレートとn+層１７の
最大電位差約140Vでも絶縁破壊することはない。
従つて第１、第２の実施例と同等の高耐圧を実現
できる。一方占有面積の方はシート抵抗が第１、
第２の実施例の30倍にできる結果約１／30程度に
低減できる。
なお本実施例に於てフイールドプレートを除去
した場合でも120〜250Vの耐圧を実現できてお
り、耐圧100V程度のICには十分使用しうるもの
である。
した場合でも120〜250Vの耐圧を実現できてお
り、耐圧100V程度のICには十分使用しうるもの
である。
第４図は本発明になる第４の実施例を示す。
本実施例の抵抗素子はAC用高耐圧リニアICの
抵抗素子であり、両端子３，４に各々極性の異な
る電圧が印加し、両端子間の電圧400Vの時に30k
Ωの抵抗値を保持することが要求される抵抗素子
である。
抵抗素子であり、両端子３，４に各々極性の異な
る電圧が印加し、両端子間の電圧400Vの時に30k
Ωの抵抗値を保持することが要求される抵抗素子
である。
本抵抗素子はピツチ間隔とフイールド電極８を
フイールドプレートにしたこと、及びフイールド
プレート７の長さ及び巾を除けば第１の実施例と
同じ構成である。本実施例ではピツチ間隔を端子
３側から80μm、70μm、60μm、70μm、80μmと
してある。又フイールドプレート長は端子３から
端子４に向けて約1480μm、端子４から端子３に
向けて約1480μm延在させている。又フイールド
プレート巾は端子３側の第１ピツチ部から順次
25μm、20μm、15μm、20μm、25μmとしてある。
フイールドプレートにしたこと、及びフイールド
プレート７の長さ及び巾を除けば第１の実施例と
同じ構成である。本実施例ではピツチ間隔を端子
３側から80μm、70μm、60μm、70μm、80μmと
してある。又フイールドプレート長は端子３から
端子４に向けて約1480μm、端子４から端子３に
向けて約1480μm延在させている。又フイールド
プレート巾は端子３側の第１ピツチ部から順次
25μm、20μm、15μm、20μm、25μmとしてある。
本実施例の場合、印加電圧の極性の変換に伴い
低電圧印加端子は交互に変るが、抵抗層２を形成
してあるｎ単結晶島１の電位は常に〔最低電圧＋
抵抗の拡散電位〕の大きさである。従つて400V
印加時の空乏層の巾は、印加電圧の極性の変換に
対応して順次小くなつたりその逆になつたりす
る。本実施例ではこの点を考慮して本発明を適用
した結果、上記の抵抗形状が設定されたものであ
る。本発明によれば、従来思想を適用した場合に
比し抵抗占有面積を約５％低減できた。所要耐圧
及び抵抗値が大きくなると低減できる占有面積は
さらに増大できる。
低電圧印加端子は交互に変るが、抵抗層２を形成
してあるｎ単結晶島１の電位は常に〔最低電圧＋
抵抗の拡散電位〕の大きさである。従つて400V
印加時の空乏層の巾は、印加電圧の極性の変換に
対応して順次小くなつたりその逆になつたりす
る。本実施例ではこの点を考慮して本発明を適用
した結果、上記の抵抗形状が設定されたものであ
る。本発明によれば、従来思想を適用した場合に
比し抵抗占有面積を約５％低減できた。所要耐圧
及び抵抗値が大きくなると低減できる占有面積は
さらに増大できる。
本発明はこの４つの実施例に限定されるもので
はなく各種の変形応用が可能なことは当業者には
明白であろう。
はなく各種の変形応用が可能なことは当業者には
明白であろう。
以上に述べたごとく本発明によれば空乏層の拡
がりを制約しない最小限の占有面積にでき、且つ
（又は）耐圧を損ねることなくシート抵抗値を増
大できるので高耐圧抵抗の占有面積を低減できる
という効果がある。
がりを制約しない最小限の占有面積にでき、且つ
（又は）耐圧を損ねることなくシート抵抗値を増
大できるので高耐圧抵抗の占有面積を低減できる
という効果がある。
第１図は本発明の第１の実施例を示しており、
ａは高耐圧抵抗素子の平面図、ｂはａのＡ−Ａ切
断線に沿つた断面図、第２図は本発明の第２の実
施例を示す高耐圧抵抗素子の平面図、第３図は本
発明の第３の実施例を示しており、ａは高耐圧抵
抗素子の平面図、ｂはａのＢ−Ｂ切断線に沿つた
部分的拡大断面図、第４図は本発明の第４の実施
例を示す高耐圧抵抗素子の平面図である。 １……ｎ単結晶島、２……抵抗層、３，４……
端子、５，６……コンタクト部、７……フイール
ドプレート、８……電極、９……パシベーシヨン
SiO2膜、１０……絶縁分離用SiO2膜、１１……
多結晶Si支持領域。
ａは高耐圧抵抗素子の平面図、ｂはａのＡ−Ａ切
断線に沿つた断面図、第２図は本発明の第２の実
施例を示す高耐圧抵抗素子の平面図、第３図は本
発明の第３の実施例を示しており、ａは高耐圧抵
抗素子の平面図、ｂはａのＢ−Ｂ切断線に沿つた
部分的拡大断面図、第４図は本発明の第４の実施
例を示す高耐圧抵抗素子の平面図である。 １……ｎ単結晶島、２……抵抗層、３，４……
端子、５，６……コンタクト部、７……フイール
ドプレート、８……電極、９……パシベーシヨン
SiO2膜、１０……絶縁分離用SiO2膜、１１……
多結晶Si支持領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路の１個の一方導電型の単結晶
島にその露出した一主表面から不純物を拡散して
形成した他方導電型の抵抗層からなる高耐圧抵抗
素子において、抵抗層は少なくとも一往復半以上
に折り畳んだ平面形状を有し、その両端に一対の
端子が設られており、抵抗層上には、使用状態に
おいて抵抗層と単結晶島との間に形成されるpn
接合から単結晶島に延びる空乏層を拡げる極性を
有する一方の端子に電気的に接続され、パツシベ
ーシヨン膜を介して抵抗層の平面形状に沿つて延
びかつ抵抗層の幅より張り出したフイールドプレ
ートが設けられていることを特徴とする高耐圧抵
抗素子。 ２ 特許請求の範囲第１項において、上記フイー
ルドプレートの終端部から離れた個所において抵
抗層に電気的に接続され、パツシベーシヨン膜を
介して抵抗層の平面形状に沿つて他方の端子側に
延在しかつ抵抗層の幅より張り出した第２のフイ
ールドプレートが設けられていることを特徴とす
る高耐圧抵抗素子。 ３ 特許請求の範囲第１項において、上記フイー
ルドプレートから離れ、他方の端子に電気的に接
続され、パツシベーシヨン膜を介して抵抗層の平
面形状に沿つて延びかつ抵抗層の幅より張り出し
た第２のフイールドプレートが設けられているこ
とを特徴とする高耐圧抵抗素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162651A JPS5864059A (ja) | 1981-10-14 | 1981-10-14 | 高耐圧抵抗素子 |
| DE8282109430T DE3277272D1 (en) | 1981-10-14 | 1982-10-12 | High voltage resistance element |
| EP82109430A EP0077072B1 (en) | 1981-10-14 | 1982-10-12 | High voltage resistance element |
| US06/434,057 US4553125A (en) | 1981-10-14 | 1982-10-13 | High voltage resistance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162651A JPS5864059A (ja) | 1981-10-14 | 1981-10-14 | 高耐圧抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864059A JPS5864059A (ja) | 1983-04-16 |
| JPH0324788B2 true JPH0324788B2 (ja) | 1991-04-04 |
Family
ID=15758667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162651A Granted JPS5864059A (ja) | 1981-10-14 | 1981-10-14 | 高耐圧抵抗素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4553125A (ja) |
| EP (1) | EP0077072B1 (ja) |
| JP (1) | JPS5864059A (ja) |
| DE (1) | DE3277272D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802015A (en) * | 1985-08-02 | 1989-01-31 | Canon Kabushiki Kaisha | Image reproducing apparatus |
| JPH0680832B2 (ja) * | 1987-09-30 | 1994-10-12 | 日本電気株式会社 | 半導体装置 |
| DE58905356D1 (de) * | 1988-05-11 | 1993-09-30 | Siemens Ag | MOS-Halbleiterbauelement für hohe Sperrspannung. |
| US5329155A (en) * | 1990-04-24 | 1994-07-12 | Xerox Corporation | Thin film integrated circuit resistor |
| US5047827A (en) * | 1990-08-20 | 1991-09-10 | Hughes Aircraft Company | Integrated circuit resistor fabrication using focused ion beam |
| EP0571695A1 (en) * | 1992-05-28 | 1993-12-01 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | High voltage resistor integrated on a semiconductor substrate |
| DE69224827T2 (de) * | 1992-05-28 | 1998-09-10 | Cons Ric Microelettronica | Auf einem Halbleitersubstrat integrierter Spiralwiderstand |
| JP3207615B2 (ja) * | 1992-06-24 | 2001-09-10 | 株式会社東芝 | 半導体装置 |
| CA2179246C (en) * | 1995-09-20 | 2000-10-24 | Kris Iniewski | Polysilicon defined diffused resistor |
| US7439146B1 (en) * | 2000-08-30 | 2008-10-21 | Agere Systems Inc. | Field plated resistor with enhanced routing area thereover |
| JP4697384B2 (ja) * | 2004-01-19 | 2011-06-08 | サンケン電気株式会社 | 半導体装置 |
| DE102023000211B3 (de) | 2023-01-25 | 2024-04-25 | Wieland-Werke Aktiengesellschaft | Widerstandsanordnung und Verfahren zur Bestimmung der Temperatur einer Widerstandsanordnung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140581A (en) * | 1975-05-30 | 1976-12-03 | Nec Corp | Semiconductor resistance element |
| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564475A (en) * | 1967-10-24 | 1971-02-16 | Nippon Kogaku Kk | Variable resistance element with multiple patterns for measuring instruments |
| JPS5517443Y2 (ja) * | 1976-07-01 | 1980-04-23 | ||
| SE7900379L (sv) * | 1978-01-25 | 1979-07-26 | Western Electric Co | Halvledare-integrerad-krets |
| US4196411A (en) * | 1978-06-26 | 1980-04-01 | Gentron Corporation | Dual resistor element |
| JPS5633863A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Semiconductor device |
| US4344064A (en) * | 1979-12-06 | 1982-08-10 | Western Electric Co., Inc. | Article carrying a distinctive mark |
-
1981
- 1981-10-14 JP JP56162651A patent/JPS5864059A/ja active Granted
-
1982
- 1982-10-12 DE DE8282109430T patent/DE3277272D1/de not_active Expired
- 1982-10-12 EP EP82109430A patent/EP0077072B1/en not_active Expired
- 1982-10-13 US US06/434,057 patent/US4553125A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140581A (en) * | 1975-05-30 | 1976-12-03 | Nec Corp | Semiconductor resistance element |
| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0077072B1 (en) | 1987-09-09 |
| EP0077072A3 (en) | 1985-05-15 |
| JPS5864059A (ja) | 1983-04-16 |
| DE3277272D1 (en) | 1987-10-15 |
| US4553125A (en) | 1985-11-12 |
| EP0077072A2 (en) | 1983-04-20 |
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