CN103606548B - 一种齐纳击穿的小回滞scr结构的高压esd保护器件 - Google Patents

Abstract

一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，可用于片上IC的高压ESD保护电路。包括P型衬底、N型埋层、第一N阱、P阱、下沉P掺杂、第二N阱、隔离区、第一N+、第一P+、第二N+、第二P+、第三N+、第三P+、第四N+、第四P+、第五N+、第五P+、金属阳极、金属阴极。其中由第一金属阳极、金属阴极、第一N+、第一P+、第三N+、第三P+、第二N+、第二P+或由第二金属阳极、金属阴极、第五N+、第五P+、第三N+、第三P+、第四N+、第四P+构成齐纳击穿ESD电流泄放路径。齐纳击穿ESD电流泄放路径不仅可增强器件的ESD鲁棒性，还可提高器件的维持电压，适用于窄小ESD窗口的高压ESD保护。

Description

一种齐纳击穿的小回滞SCR结构的高压ESD保护器件

技术领域

本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。

背景技术

随着功率集成技术的快速发展，电子产品日益小型化，使人们更易于日常携带与使用。然而，伴随移动硬盘，闪存卡、USB接口和智能手机显示触摸屏等电子产品的需求数量不断增大，集成电路产品出现的可靠性问题也日益突出。如闪存卡突然间数据无法读取，USB接口无法进行数据通讯，显示触摸层突然黑屏等不可靠性问题越来越引起人们的重视。据有关引起集成电路产品失效的多种因素调研后发现：ESD引起电路产品的失效，是集成电路产品产生电路故障的众多因素中的一大主要因素。而上述电子产品中功率集成电路接口处的高压ESD保护，又是整个电路系统ESD防护设计中的一大技术难点。现在的大部分高压ESD保护器件，难以满足功率集成电路对高压ESD保护器件的诸多要求：如高压ESD保护器件既要有高于工作电压的维持电压，又要有尽量低于栅氧击穿电压的触发电压，同时还要能通过IEC6001-4-2的ESD鲁棒性检测标准。简而言之，现有的高压ESD保护缺乏能够满足窄小ESD窗口的强鲁棒性的ESD防护器件。本文针对现有的高压ESD保护技术难题，提出了一种具有高维持电压、强鲁棒性、能够满足窄小ESD窗口的技术方案，该方案经流片实验及测试后结果证明：其触发电压与维持电压之间的电压回滞量很小，同时又具有很强的ESD鲁棒性。

发明内容

基于片上IC高压ESD保护器件和BCD高压工艺的特点，充分利用SCR器件具有触发电压低、导通电阻小、二次击穿电流大、响应速度快等的优势，结合反偏N+/P+二极管在齐纳击穿后具有稳压的物理特性，以钳制SCR结构中反偏PN结两端电压，从而实现高维持电压的目的。本发明提出了一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，其触发电压主要受反偏的所述第二N+/所述P阱结的影响，与现有高压ESD保护器件相比，本发明能有效降低器件的触发电压、提高ESD保护器件的维持电压和二次击穿电流，同时具有漏电流小、导通电阻小、响应速度快等优点。

本发明通过以下技术方案实现：

一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，主要包括SCR结构的ESD电流泄放路径和齐纳二极管击穿的ESD电流泄放路径，以提高二次击穿电流和维持电压，降低导通电阻，其特征在于：主要由P型衬底、N型埋层、第一N阱、P阱、第二N阱、下沉P掺杂、第一隔离区、第二隔离区、第三隔离区、第四隔离区、第五隔离区、第六隔离区、第七隔离区、第八隔离区、第九隔离区、第一N+、第一P+、第二N+、第二P+、第三N+、第三P+、第四P+、第四N+、第五P+、第五N+、第一金属1、第二金属1、第三金属1、第四金属1、第五金属1、第六金属1、第一金属2、第二金属2、第三金属2构成；，所述第一N+、所述第二N+、所述第三N+、所述第四N+和所述第五N+均为高掺杂的N型注入区，所述第一P+、所述第二P+、所述第三P+、所述第四P+和所述第五P+均为高掺杂的P型注入区；

所述N型埋层在所述P型衬底的表面部分区域中，在所述N型埋层和所述P型衬底的表面，从左到右依次分别为所述第一N阱、所述P阱和所述第二N阱，所述第一隔离区横跨在所述第一N阱与所述P型衬底之间，所述第一隔离区的左侧边缘与所述P型衬底的左侧边缘相连，所述第一N阱的右侧与所述P阱的左侧相连，所述第九隔离区横跨在所述第二N阱与所述P型衬底之间，所述第九隔离区的右侧与所述P型衬底的右侧边缘相连，所述N型埋层与所述第一N阱和所述N型埋层与所述第二N阱的叠层横向长度必须大于某一定值；

所述第一N阱表面区域内从左到右依次设有所述第一N+、所述第二隔离区、所述第一P+、所述第三隔离区，所述P型衬底左侧边缘与所述第一N+之间设有所述第一隔离区；所述第一N+的左侧与所述第一隔离区的右侧相连，所述第一N+的右侧与所述第二隔离区的左侧相连，所述第二隔离区的右侧与所述第一P+的左侧相连，所述第一P+的右侧与所述第三隔离区的左侧相连，所述第三隔离区的右侧与所述第二N+的左侧相连；

所述第一N阱与所述P阱之间表面设有所述第二N+，所述第二N+横跨在所述第一N阱与所述P阱的表面部分区域，所述第二N+与所述第一P+之间设有所述第三隔离区；

所述P阱表面区域内从左到右依次设有所述第二P+、所述下沉P掺杂和所述第四P+，所述下沉P掺杂表面区域内从左到右依次设有所述第四隔离区、所述第三N+、所述第五隔离区、所述第三P+和所述第六隔离区；

所述第二P+横跨在所述P阱与所述下沉P掺杂的表面部分区域，所述第二N+的右侧与所述第二P+的左侧在水平方向上必须预留固定间隔，所述第二P+的右侧与所述第四隔离区的左侧相连，所述第四隔离区的右侧与所述第三N+的左侧相连，所述第三N+的右侧与所述第五隔离区的左侧相连，所述第五隔离区的右侧与所述第三P+的左侧相连，所述第三P+的右侧与所述第六隔离区的左侧相连，所述第六隔离区的右侧与所述第四P+的左侧相连；

所述第四N+横跨在所述P阱与所述第二N阱之间的表面部分区域，所述第四P+的右侧与所述第四N+之间的左侧在水平方向上必须预留固定值间隔；

所述第二N阱表面区域内从左到右依次设有所述第七隔离区、所述第五P+、所述第八隔离区和所述第五N+，所述第四N+与所述第五P+之间设有所述第七隔离区，所述第五N+与所述P型衬底右侧边缘之间设有所述第九隔离区，所述第四N+(123)的右侧与所述第七隔离区(113)的左侧相连，所述第七隔离区(113)的右侧与所述第五P+(124)的左侧相连，所述第五P+(124)的右侧与所述第八隔离区(114)的左侧相连，所述第八隔离区(114)的右侧与所述第五N+(125)的左侧相连，所述第五N+(125)的右侧与所述第九隔离区(115)的左侧相连；

所述第一金属1、所述第二金属1分别与所述第一N+、所述第一P+相连，所述第一金属2和所述第一金属1均与所述第二金属1相连，构成器件的第一金属阳极，所述第五金属1、所述第六金属1分别与所述第五P+、所述第五N+相连，所述第三金属2和所述第五金属1均与所述第六金属1相连，构成器件的第二金属阳极；

所述第三金属1、所述第四金属1分别与所述第三N+、所述第三P+相连，所述第二金属2和所述第三金属1均与所述第四金属1相连，构成器件的金属阴极。

本发明的有益技术效果为：

(1)本发明实例器件充分利用了SCR开启速度快、二次击穿电流大(ESD鲁棒性强)、导通电阻小等优点，又通过利用所述第一金属阳极、所述第一N+、所述第一P+、所述第一N阱、所述第二N+、所述第二P+、所述下沉P掺杂、所述第三N+、所述第三P+和所述金属阴极构成的第一条齐纳二极管触发SCR的ESD电流泄放路径，以提高器件的维持电压和二次击穿电流。

(2)本发明实例器件利用所述第二金属阳极、所述第五N+、所述第五P+、所述第二N阱、所述第四N+、所述第四P+、所述下沉P掺杂、所述第三N+、所述第三P+和所述金属阴极构成第二条齐纳二极管触发SCR的ESD电流泄放路径，以提高器件的维持电压和二次击穿电流。

(3)本发明利用所述第一条齐纳二极管触发SCR的ESD电流泄放路径与所述第二条齐纳二极管触发SCR的ESD电流泄放路径，不构成叉指对称结构，以提高维持电压和减少版图面积。

本发明实例器件利用SCR结构中的正反馈机制和齐纳二极管击穿的物理特性，以降低触发电压，还能通过调节某关键版图特征参数和叠层技术，以提高维持电压，得到小电压回滞量的ESD特性曲线。同时，本发明实例器件因有多条ESD电流泄放路径，可降低导通电阻，以提高二次击穿电流，实现不同电压范围强鲁棒性的高压ESD保护，能应用于不同需求的功率集成电路产品中的高压ESD保护。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例内部结构剖面示意图；

图2是本发明实例在ESD脉冲作用下的电学连接图；

图3是本发明实例在ESD脉冲作用下的等效电路；

图4是本发明实例在ESD脉冲作用下的ESD电流泄放路径。

具体实施方式

本发明提出了一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，因其主要应用于高压ESD保护领域，需要基于高压BCD工艺平台，通过合理设计并控制器件版图的某些特征参数，可制备不同规格的可满足多种高压ESD保护需求的ESD保护器件。此类器件具有两条ESD电流导通路径，其中齐纳击穿的电路结构及具有正反馈机制的SCR结构，可降低器件的触发电压、提高维持电压和二次击穿电流，同时还具有漏电流小、导通电阻小、响应速度快等优点。

如图1所示，为本发明实例器件的结构剖面图，具体为一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，包括两条SCR结构的ESD电流泄放路径和两条齐纳二极管击穿的ESD电流泄放路径，以提高二次击穿电流和维持电压，降低导通电阻。其特征在于：包括P型衬底101、N型埋层102、第一N阱103、P阱104、第二N阱105、下沉P掺杂106、第一隔离区107、第二隔离区108、第三隔离区109、第四隔离区110、第五隔离区111、第六隔离区112、第七隔离区113、第八隔离区114、第九隔离区115、第一N+116、第一P+117、第二N+118、第二P+119、第三N+120、第三P+121、第四P+122、第四N+123、第五P+124、第五N+125、第一金属1126、第二金属1127、第三金属1128、第四金属1129、第五金属1130、第六金属1131、第一金属2132、第二金属2133、第三金属2134。

所述N型埋层102在所述P型衬底101的表面部分区域中，在所述N型埋层102和所述P型衬底101的表面，从左到右依次分别为所述第一N阱103、所述P阱104和所述第二N阱105，所述N型埋层102与所述第一N阱103和所述N型埋层102与所述第二N阱105的叠层横向长度必须大于某一定值，以实现SCR结构体电流泄放的ESD电流路径，提高器件的ESD鲁棒性。

所述第一N阱103表面区域内从左到右依次设有所述第一N+116、所述第二隔离区108、所述第一P+117、所述第三隔离区109，所述P型衬底101左侧边缘与所述第一N+116之间设有所述第一隔离区107。

所述第一N阱103与所述P阱104之间表面设有所述第二N+118，所述第二N+118横跨在所述第一N阱103与所述P阱104的表面部分区域，所述第二N+118与所述第一P+117之间设有所述第三隔离区109。

所述P阱104表面区域内从左到右依次设有所述第二P+119、所述下沉P掺杂106和所述第四P+122，所述下沉P掺杂106表面区域内从左到右依次设有所述第四隔离区110、所述第三N+120、所述第五隔离区111、所述第三P+121和所述第六隔离区112，所述下沉P掺杂106内的所述第三P+121的右侧不设有与所述第三N+120对称的N+，一方面该设计可以减小芯片版图面积，另一方面，该设计也可提高维持电压。

所述第二P+119横跨在所述P阱104与所述下沉P掺杂106的表面部分区域，所述第二N+118与所述第二P+119之间在水平方向上必须预留某一固定值的间隔，以实现所述第二N+118与所述第二P+119形成的反偏PN结构成齐纳击穿状态，并钳制反偏PN结两端的电压，降低雪崩倍增因子，以提高维持电压。

所述第四N+123横跨在所述P阱104与所述第二N阱105之间的表面部分区域，所述第四P+122与所述第四N+123之间在水平方向上必须预留某一固定值的间隔，以实现所述第四N+123与所述第四P+122形成的反偏PN结构成齐纳击穿状态，并钳制反偏PN结两端的电压，降低雪崩倍增因子，以提高维持电压。

所述第二N阱105表面区域内从左到右依次设有所述第七隔离区113、所述第五P+124、所述第八隔离区114和所述第五N+125，所述第四N+123与所述第五P+124之间设有所述第七隔离区113，所述第五N+125与所述P型衬底101右侧边缘之间设有所述第九隔离区115。

所述第一隔离区107和所述第九隔离区115的外围还可设有一P型环，所述P型环接地，以实现本发明实例器件工作在高压ESD保护下，不会与被保护芯片上的其他外围版图产生寄生结构的目的。

如图2所示，所述第一金属1126、所述第二金属1127分别与所述第一N+116、所述第一P+117相连，所述第一金属2132和所述第一金属1126均与所述第二金属1127相连，构成器件的第一金属阳极，所述第五金属1130、所述第六金属1131分别与所述第五P+124、所述第五N+125相连，所述第三金属2134和所述第五金属1130均与所述第六金属1131相连，构成器件的第二金属阳极，所述第一金属阳极与所述第二金属阳极相连，接ESD脉冲的高电位。

所述第三金属1128、所述第四金属1129分别与所述第三N+120、所述第三P+121相连，所述第二金属2133和所述第三金属1128均与所述第四金属1129相连，构成器件的金属阴极，所述金属阴极接ESD脉冲的低电位。

如图3所示，当ESD脉冲作用于本发明实例器件时，所述第一N+116、所述第一P+117、所述N型埋层102、所述P阱104、所述下沉P掺杂106、所述第三N+120和所述第三P+121构成一普通SCR的ESD电流泄放路径，当电阻R1的压降达到0.7V时，电路中的寄生PNP管T1开启，在所述寄生PNP管T1与寄生的NPN管T2形成的正反馈网络作用下，开启后的所述寄生PNP管T1不断提高寄生电阻R2的压降，当所述电阻R2上的压降也上升至0.7V时，所述寄生NPN管T2开启，ESD脉冲电流通过SCR结构泄放一部分电流；

同理，所述第五N+125、所述第五P+124、所述第二N阱105、所述N型埋层102、所述P阱104、所述下沉P掺杂106、所述第三N+120和所述第三P+121构成另一普通SCR的ESD电流泄放路径，ESD脉冲电流也通过此SCR结构泄放一部分电流。

同时，所述第一N+116、所述第一N阱103、所述第二N+118、所述第二P+119、所述下沉P掺杂106和所述第三P+121构成一齐纳二极管击穿的ESD电流泄放路径ZD1。

所述第五N+125、所述第二N阱105、所述第四N+123、所述第四P+122、所述下沉P掺杂106和所述第三P+121构成一齐纳二极管击穿的ESD电流泄放路径ZD2。

如图4所示，器件在ESD高压脉冲作用下，所述普通SCR的ESD电流泄放路径分别如Path1和Path3所示，所述齐纳二极管击穿的ESD电流泄放路径ZD1如Path2所示，所述齐纳二极管击穿的ESD电流泄放路径ZD2如Path4所示，所述Path1、所述Path2、所述Path3、和所述Path4不仅可以增大二次击穿电流，提高器件的ESD鲁棒性，同时，所述Path2和所述Path4又分别对所述Path1和所述Path3有影响，一方面可以促进所述电阻R1上的压降快速上升至0.7V，降低触发电压，另一方面又可以钳制所述Path1和所述Path3中反偏PN结两端的电压，减小雪崩倍增因子，提高维持电压，从而实现小电压回滞的高维持电压、低触发电压、强ESD鲁棒性的高压ESD保护。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (4)

1.一种齐纳击穿的小回滞SCR结构的高压ESD保护器件，其包括两条SCR结构的ESD电流泄放路径和两条齐纳击穿的ESD电流泄放路径，以提高维持电压和增强器件的ESD鲁棒性，其特征在于：包括P型衬底(101)、N型埋层(102)、第一N阱(103)、P阱(104)、第二N阱(105)、下沉P掺杂(106)、第一隔离区(107)、第二隔离区(108)、第三隔离区(109)、第四隔离区(110)、第五隔离区(111)、第六隔离区(112)、第七隔离区(113)、第八隔离区(114)、第九隔离区(115)、第一N+(116)、第一P+(117)、第二N+(118)、第二P+(119)、第三N+(120)、第三P+(121)、第四P+(122)、第四N+(123)、第五P+(124)、第五N+(125)、第一金属1(126)、第二金属1(127)、第三金属1(128)、第四金属1(129)、第五金属1(130)、第六金属1(131)、第一金属2(132)、第二金属2(133)、第三金属2(134)，所述第一N+(116)、所述第二N+(118)、所述第三N+(120)、所述第四N+(123)和所述第五N+(125)均为高掺杂的N型注入区，所述第一P+(117)、所述第二P+(119)、所述第三P+(121)、所述第四P+(122)和所述第五P+(124)均为高掺杂的P型注入区；

所述N型埋层(102)在所述P型衬底(101)的表面部分区域中，在所述N型埋层(102)和所述P型衬底(101)的表面，从左到右依次分别为所述第一N阱(103)、所述P阱(104)和所述第二N阱(105)，所述第一隔离区(107)横跨在所述第一N阱(103)与所述P型衬底(101)之间，所述第一隔离区(107)的左侧边缘与所述P型衬底(101)的左侧边缘相连，所述第一N阱(103)的右侧与所述P阱(104)的左侧相连，所述P阱(104)的右侧与所述第二N阱(105)左侧相连，所述第九隔离区(115)横跨在所述第二N阱(105)与所述P型衬底(101)之间，所述第九隔离区(115)的右侧与所述P型衬底(101)的右侧边缘相连；

所述第一N阱(103)表面区域内从左到右依次设有所述第一N+(116)、所述第二隔离区(108)、所述第一P+(117)、所述第三隔离区(109)，所述P型衬底(101)左侧边缘与所述第一N+(116)之间设有所述第一隔离区(107)；所述第一N+(116)的左侧与所述第一隔离区(107)的右侧相连，所述第一N+(116)的右侧与所述第二隔离区(108)的左侧相连，所述第二隔离区(108)的右侧与所述第一P+(117)的左侧相连，所述第一P+(117)的右侧与所述第三隔离区(109)的左侧相连，所述第三隔离区(109)的右侧与所述第二N+(118)的左侧相连；

所述第二N+(118)横跨在所述第一N阱(103)与所述P阱(104)的表面部分区域，所述第二N+(118)与所述第一P+(117)之间设有所述第三隔离区(109)；

所述P阱(104)表面区域内从左到右依次设有所述第二P+(119)、所述下沉P掺杂(106)和所述第四P+(122)，所述下沉P掺杂(106)表面区域内从左到右依次设有所述第四隔离区(110)、所述第三N+(120)、所述第五隔离区(111)、所述第三P+(121)和所述第六隔离区(112)；

所述第二P+(119)横跨在所述P阱(104)与所述下沉P掺杂(106)的表面部分区域，所述第二N+(118)的右侧与所述第二P+(119)的左侧在水平方向上必须预留固定间隔，所述第二P+(119)的右侧与所述第四隔离区(110)的左侧相连，所述第四隔离区(110)的右侧与所述第三N+(120)的左侧相连，所述第三N+(120)的右侧与所述第五隔离区(111)的左侧相连，所述第五隔离区(111)的右侧与所述第三P+(121)的左侧相连，所述第三P+(121)的右侧与所述第六隔离区(112)的左侧相连，所述第六隔离区(112)的右侧与所述第四P+(122)的左侧相连；

所述第四N+(123)横跨在所述P阱(104)与所述第二N阱(105)之间的表面部分区域，所述第四P+(122)的右侧与所述第四N+(123)的左侧之间在水平方向上必须预留固定间隔；

所述第二N阱(105)表面区域内从左到右依次设有所述第七隔离区(113)、所述第五P+(124)、所述第八隔离区(114)和所述第五N+(125)，所述第四N+(123)与所述第五P+(124)之间设有所述第七隔离区(113)，所述第五N+(125)与所述P型衬底(101)右侧边缘之间设有所述第九隔离区(115)，所述第四N+的右侧与所述第七隔离区的左侧相连，所述第七隔离区的右侧与所述第五P+的左侧相连，所述第五P+的右侧与所述第八隔离区的左侧相连，所述第八隔离区的右侧与所述第五N+的左侧相连，所述第五N+的右侧与所述第九隔离区的左侧相连；

所述第一金属1(126)、所述第二金属1(127)分别与所述第一N+(116)、所述第一P+(117)相连，所述第一金属2(132)和所述第一金属1(126)均与所述第二金属1(127)相连，构成器件的第一金属阳极，所述第五金属1(130)、所述第六金属1(131)分别与所述第五P+(124)、所述第五N+(125)相连，所述第三金属2(134)和所述第五金属1(130)均与所述第六金属1(131)相连，构成器件的第二金属阳极；

所述第三金属1(128)、所述第四金属1(129)分别与所述第三N+(120)、所述第三P+(121)相连，所述第二金属2(133)和所述第三金属1(128)均与所述第四金属1(129)相连，构成器件的金属阴极。

2.如权利要求1所述的齐纳击穿的小回滞SCR结构的高压ESD保护器件，其特征在于：所述第一金属阳极、所述第一N+(116)、所述第一P+(117)、所述第一N阱(103)、所述第二N+(118)、所述第二P+(119)、所述下沉P掺杂(106)、所述第三N+(120)、所述第三P+(121)和所述金属阴极构成第一条齐纳二极管触发SCR的ESD电流泄放路径，以提高器件的维持电压和二次击穿电流。

3.如权利要求1所述的齐纳击穿的小回滞SCR结构的高压ESD保护器件，其特征在于：所述第二金属阳极、所述第五N+(125)、所述第五P+(124)、所述第二N阱(105)、所述第四N+(123)、所述第四P+(122)、所述下沉P掺杂(106)、所述第三N+(120)、所述第三P+(121)和所述金属阴极构成第二条齐纳二极管触发SCR的ESD电流泄放路径，以提高器件的维持电压和二次击穿电流。

4.如权利要求1所述的齐纳击穿的小回滞SCR结构的高压ESD保护器件，其特征在于：由所述第一金属阳极、所述第一N+(116)、所述第一P+(117)、所述第一N阱(103)、所述第二N+(118)、所述第二P+(119)、所述下沉P掺杂(106)、所述第三N+(120)、所述第三P+(121)和所述金属阴极构成第一条齐纳二极管触发SCR的ESD电流泄放路径与由所述第二金属阳极、所述第五N+(125)、所述第五P+(124)、所述第二N阱(105)、所述第四N+(123)、所述第四P+(122)、所述下沉P掺杂(106)、所述第三N+(120)、所述第三P+(121)和所述金属阴极构成第二条齐纳二极管触发SCR的ESD电流泄放路径，不构成叉指对称结构，以提高维持电压和减少版图面积。