CN203351597U - 内嵌齐纳二极管结构的可控硅瞬态电压抑制器 - Google Patents
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Abstract
本实用新型公开了一种内嵌齐纳二极管结构的可控硅瞬态电压抑制器，包括P型衬底，P型衬底上设置有高压N阱，高压N阱上设置有P阱，第一N+注入区和第一P+注入区设置在高压N阱的区域内；第二N+注入区和P-body区的两端分别跨设在高压N阱和P阱的区域之间；第三N+注入区、第二P+注入区设置在P阱的区域内；跨设在高压N阱和P阱区域上的第二N+注入区和P-body区构成齐纳二极管结构。本实用新型的内嵌齐纳二极管结构的可控硅瞬态电压抑制器，通过常规堆叠用于高压ESD防护时，避免闩锁效应，有效的对集成电路的输入输出端MOS管的栅极氧化层起到良好的保护效果，结构简单，容易实现，具有良好的应用前景。
Description
技术领域
本实用新型涉及一种具有低触发电压的内嵌齐纳二极管结构的可控硅瞬态电压抑制器，属于集成电路技术领域。
背景技术
自然界的静电放电（ESD）现象对集成电路的可靠性构成严重的威胁，在工业界，集成电路制成的电子产品失效，30%都是由于遭受静电放电现象所引起的，而且随着集成电路的密度越来越大，一方面由于二氧化硅膜的厚度越来越薄（从微米到纳米），电子器件承受的静电压力越来越低；另一方面，集成电路中容易产生、积累静电的材料如塑料，橡胶等大量使用，使得集成电路受到静电放电破坏的几率大大增加。
一般静电放电现象的模式通常分为四种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）以及电场感应模式（FIM），最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM，当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。
在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位，而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个静电放电保护器件会开启导通，迅速的排放掉静电电流。
然而，随着CMOS工艺制程的不断进步，器件尺寸不断减小，核心电路承受ESD能力大大降低，对于低压IC（集成电路）的ESD防护而言，有效的静电放电防护器件必须能够保证相对低的触发电压（不能高于被保护电路的栅氧击穿电压），相对高的维持电压（对电源防护而言，要高于电源电压以避免闩锁效应），提供较强的ESD保护能力（ESD鲁棒性），并占用有限的布局面积，为了避免闩锁风险，可以通过提高维持电流，提高维持电压来解决。因此，在保证低触发电压的优点的同时，进一步提高其维持电压显得十分必要。
作为一种常用的ESD防护结构，可控硅瞬态电压抑制器被广泛的应用于集成电路芯片I/O端口以及电源域的防护中，可控硅瞬态电压抑制器有着高鲁棒性、制造工艺简单等优点，但是，可控硅瞬态电压抑制器也有开启电压高，维持电压低等缺点，对集成电路的输入输出端MOS管的栅极氧化层保护不能起到很好的效果，在用于高压IC（集成电路）的ESD防护时，为了避免闩锁的发生，常用到堆叠结构以提高防护器件的维持电压，但相应的触发电压也会随着堆叠器件的个数而成比例增加，使得最终的触发电压高于击穿电压而失去保护作用，因此需要设计一种低触发电压的可控硅瞬态电压抑制器，在堆叠增加维持电压的同时，能使得触发电压不会有明显的增加，是当前急需解决的问题。
实用新型内容
本实用新型所解决的技术问题是克服现有的可控硅瞬态电压抑制器通过堆叠结构以提高防护器件的维持电压的同时，成比例增加了触发电压，导致触发电压高于击穿电压而失去保护作用的问题。
为了解决上述技术问题，本实用新型所采用的技术方案是：
一种内嵌齐纳二极管结构的可控硅瞬态电压抑制器，包括P型衬底，其特征在于：所述P型衬底1上设置有高压N阱，所述高压N阱上设置有P阱；所述P型衬底的上表面沿横向依次设有第一N+注入区、第一P+注入区、第二N+注入区、P-body区、第三N+注入区和第二P+注入区；所述第一N+注入区和第一P+注入区设置在高压N阱的区域内；所述第二N+注入区和P-body区的两端分别跨设在高压N阱和P阱的区域上；所述P-body区位于二N+注入区的下方；所述第三N+注入区、第二P+注入区设置在P阱的区域内；
所述高压N阱区域内的第一N+注入区和第一P+注入区、所述P阱中的第三N+注入区和第二P+注入区构成可控硅结构，跨设在高压N阱和P阱区域上的第二N+注入区和P-body区构成齐纳二极管结构；
所述第一N+注入区、第一P+注入区均接入电学阳极，所述第三N+注入区和第二P+注入区均接入电学阴极。
前述的内嵌齐纳二极管结构的可控硅瞬态电压抑制器，其特征在于：所述第一N+注入区和第一P+注入区之间通过第一场氧进行隔离；所述第一P+注入区和第二N+注入区之间通过第二场氧进行隔离；所述第二N+注入区和第三N+注入区之间通过第三场氧进行隔离；所述第三N+注入区和第二P+注入区之间通过第四场氧进行隔离。
本实用新型的有益效果是：本实用新型的内嵌齐纳二极管结构的可控硅瞬态电压抑制器，通过常规堆叠用于高压ESD防护时，能够在不明显增加触发电压的前提下提高维持电压，避免闩锁效应，具有较低的触发电压，能够有效的对集成电路的输入输出端MOS管的栅极氧化层起到良好的保护效果，结构简单，容易实现，具有良好的应用前景。
附图说明
图1是本实用新型的内嵌齐纳二极管结构的可控硅瞬态电压抑制器的结构示意图。
图2是本实用新型的内嵌齐纳二极管结构的可控硅瞬态电压抑制器的俯视图。
附图中标记的含义如下：
1：P型衬底；2：高压N阱；3：P阱；4：第一N+注入区；5：第一P+注入区；6：第二N+注入区；7：P-body区；8：第三N+注入区；9：第二P+注入区；10a：第一场氧；10b：第二场氧；10c：第三场氧；10d：第四场氧；11：第三场氧；12：电学阴极。
具体实施方式
下面将结合说明书附图，对本实用新型作进一步的说明。
如图1及图2所示，一种内嵌齐纳二极管结构的可控硅瞬态电压抑制器，所述P型衬底1上设置有高压N阱2和P阱3；P型衬底1上表面，沿横向依次设有第一N+注入区4、第一P+注入区5、第二N+注入区6、P-body区7、第三N+注入区8、第二P+注入区9；所述第一N+注入区4和第一P+注入区5设置在高压N阱2区域内；所述第二N+注入区6和P-body区7的两端分别跨设在高压N阱2和P阱3区域内，且P-body区7位于二N+注入区6的下方，第三N+注入区8、第二P+注入区9设置在P阱3的区域内；
所述高压N阱2中的第一N+注入区4和第一P+注入区5，P阱3中的第三N+注入区8和第二P+注入区9构成可控硅结构，跨设在高压N阱2和P阱3上的第二N+注入区6和P-body区7构成齐纳二极管结构；
所述第一N+注入区4、第一P+注入区5均接入电学阳极11，所述第三N+注入区8和第二P+注入区9均接入电学阴极12；
所述第一N+注入区4和第一P+注入区5之间通过第一场氧10a进行隔离；所述第一P+注入区5和第二N+注入区6之间通过第二场氧10b进行隔离；所述第二N+注入区6和第三N+注入区8之间通过第三场氧10c进行隔离；所述第三N+注入区8和第二P+注入区9之间通过第四场氧10d进行隔离。
上述的P衬底1，高压N阱2，P阱3，P-body区7，各N+，P+注入区结构以及场氧，均采用现有的HV BCD集成电路的制造工艺实现。
所述P-body区7也是P型衬底构成，与P型衬底1的掺杂浓度保持一致。
本实用新型的内嵌齐纳二极管结构的可控硅瞬态电压抑制器的工作原理如下：
当ESD（静电放电）事件发生时，第二N+注入区6和P-body区7构成的齐纳二极管结构，首先产生齐纳击穿，齐纳击穿后产生的电流注入到P阱3，导致P阱3上的寄生电阻产生压降，随着压降达到一定数值，由第三N+注入区8、P阱3、高压N阱2形成的寄生NPN管的基射极压降使NPN管导通，NPN管导通后，由第一P+注入区5、高压N阱2、P阱3形成的寄生PNP管在正反馈机制下也开启，从而可控硅结构开启，泄放ESD产生的电流；我们可以提高第二N+注入区6和P-body区7的掺杂浓度，已降低形成的齐纳二极管结构触发电压，从而使得整个齐纳二极管辅助触发的可控硅瞬态电压抑制器有着很低的触发电压，但此可控硅瞬态电压抑制器的维持电压并不会因为内嵌齐纳二极管结构而降低，内嵌齐纳二极管结构的低触发电压的用于静电防护的可控硅硅瞬态电压抑制器，在通过与常规可控硅堆叠的方式，能够在不明显增加硅瞬态电压抑制器的触发电压的前提下提高维持电压，从而避免闩锁效应，有效的对集成电路的输入输出端MOS管的栅极氧化层起到良好的保护效果，结构简单，容易实现，具有良好的应用前景。
以上显示和描述了本实用新型的基本原理、主要特征及优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。
Claims (2)
1.一种内嵌齐纳二极管结构的可控硅瞬态电压抑制器，包括P型衬底（1），其特征在于：所述P型衬底（1）上设置有高压N阱（2），所述高压N阱（2）上设置有P阱（3）；所述P型衬底（1）的上表面沿横向依次设有第一N+注入区（4）、第一P+注入区（5）、第二N+注入区（6）、P-body区（7）、第三N+注入区（8）和第二P+注入区（9）；所述第一N+注入区（4）和第一P+注入区（5）设置在高压N阱（2）的区域内；所述第二N+注入区（6）和P-body区（7）的两端分别跨设在高压N阱（2）和P阱（3）的区域上；所述P-body区（7）位于二N+注入区（6）的下方；所述第三N+注入区（8）、第二P+注入区（9）设置在P阱（3）的区域内；
所述高压N阱（2）区域内的第一中N+注入区（4）和第一P+注入区（5）、所述P阱（3）中的第三N+注入区（8）和第二P+注入区（9）构成可控硅结构，跨设在高压N阱（2）和P阱（3）区域上的第二N+注入区（6）和P-body区（7）构成齐纳二极管结构；
所述第一N+注入区（4）、第一P+注入区（5）均接入电学阳极（11），所述第三N+注入区（8）和第二P+注入区（9）均接入电学阴极（12）。
2.根据权利要求1所述的内嵌齐纳二极管结构的可控硅瞬态电压抑制器，其特征在于：所述第一N+注入区（4）和第一P+注入区（5）之间通过第一场氧（10a）进行隔离；所述第一P+注入区（5）和第二N+注入区（6）之间通过第二场氧（10b）进行隔离；所述第二N+注入区（6）和第三N+注入区（8）之间通过第三场氧（10c）进行隔离；所述第三N+注入区（8）和第二P+注入区（9）之间通过第四场氧（10d）进行隔离。
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