JPH01196162A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はメモリ装置、その他信号処理装置等の半導体装
置に関し、特にチップ上に主要回路及びバスラインの他
、周辺回路及びボンディングパッド部が設けられる半導
体装置に関する。

〔発明の概要〕

本発明は、１つのチップ上に主要回路及びハスラインの
他、周辺回路及びボンディングパッド部が設けられる半
導体装置において、ハスライン領域の外側にチップの辺
に沿った方向で、複数設けられてなるボンディングパッ
ド間に周辺回路を混在させることにより、チップ上の面
積の節約を実現するものである。

〔従来の技術］ メモリ装置等の半導体装置においては、所定のサイズの
シリコンチップ上に、集積された回路をフォトリソグラ
フィー技術を応用して形成しており、その形成される回
路は、その機能に応して幾つかに区分されて配置されて
いる。

第３図は、−殻内な従来のメモリ装置の回路配置の模式
図である。例えばメモリ装置の場合、主要回路は、メモ
リセルアレイ、センスアンプ、Ｙデコーダー等の回路と
され、チップ３１の略中央部に主要回路領域であるメモ
リアレイ領域３２が形成される。このメモリアレイ領域
３２の周囲には、信号等を伝達し、引き回すためのハス
ライン領域３３が形成される。このハスライン領域３３
の外側には、さらにプリデコーダ、入出力ハツファ、、
アドレスバッファ、制御回路等の周辺回路が形成される
周辺回路領域３４が配される。そして、周辺回路領域３
４の外側であって、チップ３１の端部に臨んだ領域には
、所要のポールボンディング等が行われるボンディング
パッド領域３５が設りられる。

第４図はそのチップの辺付近（第３図中の点線内領域）
の部分拡大模式図であって、ハスライン領域３３でのハ
スラインを構成する複数の直線状の配線４１に対して、
周辺回路領域３４に設けられた各周辺回路４２〜４６が
接続されるように設けられている。その周辺回路４２〜
４６のチップの端部４７側にあたるボンディングパッド
領域３５には、略正方形の金属電極からなるボンディン
グバンド４８が複数設けられている。

［発明が解決しようとする課題］ チップサイズに対するメモリアレイ領域の面積の割合を
大きくすることで、同しチップサイズとするならば、そ
の素子数は増大する。しかし、上述のようにメモリアレ
イ領域３２．ハスライン領域３３３周辺回路領域３４．
ボンディングバット領域３５と区分してチップ３１上に
配置しようとした場合には、ごれらハスライン領域３３
．周辺回Ｆｌ＠　％Ｍ域３４．ポンディングパソト領域
３５の領域では、それぞれ必要最小限の素子等が配列さ
れており、メモリアレイ領域３２のライズを相対的に大
きくする制限が加わることになる。

そこで、本発明は、上述の技術的な課題に鑑み、チップ
上の面積を節約するような半導体装置を提供することを
目ｎ勺とする。

〔課題を解決するための手段〕

」二連の課題を解決するために、本発明の半導体装置は
、その１つのチップ上に、主要回路領域と、その主要回
路領域を囲むハスライン領域が設りられる構成を有し、
そのバスライン領域を囲む領域には、上記チップの辺に
沿った方向で複数設けられたボンディングパッド間に周
辺回路が混在することを特徴としている。

上記主要回路領域は、その半導体装置の用途等に応して
主な信号処理、記憶等を行う回路が配置される領域を言
い、例えばメモリ装置におけるメモリアレイ領域を言い
、センスアンプ、各種デコーダー、冗長構成等を含ませ
ることができる。ここで、上記半導体装置は広くメモリ
装置、各種信号処理装置、マイクロコンピュータ、撮像
デバイス等の種々の装置を含む。上記ハスライン領域は
、所要の直線」二の配線が引き回される領域であり、完
全に主要回路領域を囲む領域でなくとも良い。

上記ボンディングバットは、複数設りられるものである
が、必ずしも一定間隔でチップの辺の方向に配置される
ことを要しない。また、」二記周辺回路ハ、入出力パッ
ファ、アドレスバッファ１　レジスタ、カウンタ、トラ
イバ、セレクタ等の種々の回路構成を言い、上記主要回
路とは別個の領域に同一チップ上に配設される回路を言
う。この周辺回路は、ボンディングパッド間に配設され
るが、そのサイズ、数等は任意であり、或いはボンディ
ングバンドが２つ以上、」−記チツブの辺に沿った方向
で並ふところが部分的にあっても良い。

［作用］ 例えばメモリ装置においては、その高集積化が行われて
おり、２５６ｋＳＲＡＭ（スタティックＲＡＭ）からＩ
ＭＳＲＡＭ以上の規模のメモリ装置へ技術革新が進んだ
場合を考えてみると、集積度が増大してもそれだけビン
等の数が増大することはない。これは、２５６ｋＳＲＡ
Ｍクラスにおいてボンディングパッドでボンディングパ
ッド領域が満たされていたのに比較して、ＩＭＳＲＡＭ
以上の規模のメモリ装置ではボンディングバットの数が
それ程増大せず、ボンディングパッド領域には余白の領
域が現れてくることを意味する。

従って、その余白の領域に対して、周辺回路を配置させ
ることで、チップ上の面積の有効な活用を図れることに
なる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、メモリ装置に関する例であり、周辺回路と
ボンディングパッドがチップの端部に混在するために、
チップ上の面積を有効に活用することができるものであ
る。

第１図は、本実施例を適用したチップの一例を示す平面
図である。シリコンウェハをスクライブライン等に沿っ
て分割したチップ１は、略長方形の形状をしており、そ
の中央には、該チップ１と相似の長方形状の主要回路領
域であるメモリアレイ領域２が設けられている。このメ
モリアレイ領域２には、所要のメモリセル、センスアン
プ、デコーダー等の回路が含まれる。このメモリアレイ
領域２の外側には、該メモリアレイ領域２を帯状に囲む
ようにバスライン領域３が設けられおり、そして、この
バスライン領域３の外側には、チップ１の端部との間で
ポンディングバットと周辺回路が混在する混在領域４が
設けられている。

第２図は、その混在領域４の近傍の部分拡大模式図であ
り、第１図の点線内領域を拡大した領域に対応する。内
側のメモリアレイ領域２の外側には、複数本の直線状の
配線１１が形成されており、これら配線１１の所要のと
ころからは、さらに配線１２等が引き出されている。そ
して、このような配線１１等が形成されるバスライン領
域３の外側の混在領域４には、チップの辺に沿った方向
である図中Ｘ方向に沿って、複数のボンディングパッド
１３，１４．１５が設けられている。このボンディング
パッド１３．１４．１５は、リードワイヤ等がボールポ
ンディングされる電極であり、それぞれ互いにある程度
離間されて配置されている。そして、これらボンディン
グパッド１３，１４．１５の間には、所要の分離領域だ
け離間されたところで複数の周辺回路が配されている。

すなわち、ホンディングパッド１３とボンディングパッ
ド１４の間には、周辺回路１６．１７が配設され、ボン
ディングパッド１４とボンディングパッド１５の間には
、周辺回路１８．１９が配設されている。

本実施例の半導体装置は、このように複数のボンディン
グパッド１３〜１５の間にそれぞれ周辺回路１６〜１９
が配設されるようなレイアウトを採る。このため、ハス
ライン領域３の外側からチップの端部までの距離は短く
なることになり、第１図中の混在領域４の面積は小さく
なることになる。このため、逆に主要回路領域であるメ
モリアレイ領域２の面積を増加させることが可能であり
、チップサイズの縮小化も可能である。さらにメモリ装
置の一例としては、約９％程度の面積の節約も可能であ
る。

なお、本実施例では、半導体装置をメモリ装置としたが
、これに限定されず種々の半導体装置に本発明を適用で
きる。

〔発明の効果〕 本発明の半導体装置は、チップの端部においてボンディ
ングパッドと周辺回路を混在させているために、その部
分の領域を節約して有効に他の利用を図ることができる
。従って、主要回路領域等を拡げて素子数１機能等を向
上させることもでき、チップ上の面積の有効利用を図る
ことができる。

また、換言すればチップサイズの縮小化も可能であり、
歩留り向上や収率アンプ等を回ることも可能である。

【図面の簡単な説明】

第１図は本発明の半導体装置の一例を示す模式平面図、
第２図はその一部を拡大して示す模式平面図、第３図は
従来の半導体装置の一例を示す模式平面図、第４図はそ
の従来の半導体装置の一例、の一部を拡大して示す模式
平面図である。 １・・・チップ ２・・・メモリアレイ領域 ３・・・ハスライン領域 １３〜１５・・・ポンディングパット １６〜１９・・・周辺回路 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名）

Claims (1)

【特許請求の範囲】
1. 　１つのチップ上に、主要回路領域と、その主要回路領
   域を囲むバスライン領域が設けられ、そのバスライン領
   域を囲む領域には、上記チップの辺に沿った方向で複数
   設けられたボンディングパッド間に周辺回路が混在する
   ことを特徴とする半導体装置。