JPH05175341A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05175341A JPH05175341A JP34118991A JP34118991A JPH05175341A JP H05175341 A JPH05175341 A JP H05175341A JP 34118991 A JP34118991 A JP 34118991A JP 34118991 A JP34118991 A JP 34118991A JP H05175341 A JPH05175341 A JP H05175341A
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- JP
- Japan
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- output
- cell
- pad
- semiconductor device
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- Withdrawn
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体チップの入出力点数を増加させる。
【構成】入力用セル６および出力用セル８にそれぞれ入
力用パッド２および出力用パッド４を備えた。
力用パッド２および出力用パッド４を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ方式の半
導体装置に関する。
導体装置に関する。
【０００２】
【従来の技術】従来、設計コストの低減化や納期の短縮
化を図るため、ゲートアレイと呼ばれる方式が広く採用
されている。このゲートアレイと呼ばれる方式は、半導
体ウェハ上に、あらかじめ定められたスクライブライン
に沿ってスクライブした後に各半導体チップとなる各領
域の中央部に多数の論理セルを配置するとともに各領域
内の周縁部に入出力セルとパッド配置領域を形成すると
ころまでは標準的に作り込んでおき、要求に応じて所望
とする機能を備えるように配線することによりカスタマ
イズする方式である。
化を図るため、ゲートアレイと呼ばれる方式が広く採用
されている。このゲートアレイと呼ばれる方式は、半導
体ウェハ上に、あらかじめ定められたスクライブライン
に沿ってスクライブした後に各半導体チップとなる各領
域の中央部に多数の論理セルを配置するとともに各領域
内の周縁部に入出力セルとパッド配置領域を形成すると
ころまでは標準的に作り込んでおき、要求に応じて所望
とする機能を備えるように配線することによりカスタマ
イズする方式である。
【０００３】このため入出力用セルは、カスタマイズす
るまでは入力用として用いるか出力用として用いるか、
あるいは入力用と出力用の双方として用いるか定まら
ず、したがって、各入出力用セルとして入力用セルと出
力用セルとのペアが配置され、このペアに対しパッド配
置領域が一つ対応している。
るまでは入力用として用いるか出力用として用いるか、
あるいは入力用と出力用の双方として用いるか定まら
ず、したがって、各入出力用セルとして入力用セルと出
力用セルとのペアが配置され、このペアに対しパッド配
置領域が一つ対応している。
【０００４】
【発明が解決しようとする課題】入力用セルと出力用セ
ルにパッド配置領域が一つしか対応していないため、カ
スタマイズの際にこの入出力用セルを入力用として用い
ることに定めたときは出力用セルは無駄となり、またこ
の入出力用セルを出力用として用いることに定めたとき
は入力用セルは無駄となり、その分半導体チップの面積
を広めに設定しておく必要があった。
ルにパッド配置領域が一つしか対応していないため、カ
スタマイズの際にこの入出力用セルを入力用として用い
ることに定めたときは出力用セルは無駄となり、またこ
の入出力用セルを出力用として用いることに定めたとき
は入力用セルは無駄となり、その分半導体チップの面積
を広めに設定しておく必要があった。
【０００５】近年、１つの半導体チップ内にきわめて多
量の機能が搭載されるようになってきており、入出力点
数をいかにして増加させるかが、課題の１つとなってい
る。本発明は、上記事情に鑑み、入出力点数を増加させ
た半導体装置を提供することを目的とする。
量の機能が搭載されるようになってきており、入出力点
数をいかにして増加させるかが、課題の１つとなってい
る。本発明は、上記事情に鑑み、入出力点数を増加させ
た半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、各入出力セルにそれぞれ複数の
パッドが対応し、該複数のパッドが該各入出力セルを挟
んだ縁側と内側との双方に備えられた半導体チップを有
することを特徴とする。
本発明の半導体装置は、各入出力セルにそれぞれ複数の
パッドが対応し、該複数のパッドが該各入出力セルを挟
んだ縁側と内側との双方に備えられた半導体チップを有
することを特徴とする。
【０００７】
【作用】本発明の半導体装置は、入力用セルと出力用セ
ルにそれぞれ入力用パッド配置領域と出力用パッド配置
領域を対応させたため、入出力点数を増加させることが
できる。
ルにそれぞれ入力用パッド配置領域と出力用パッド配置
領域を対応させたため、入出力点数を増加させることが
できる。
【０００８】
【実施例】図１、図２は、本発明の半導体装置に内蔵さ
れた半導体チップの上の、ペアの入力用セルと出力用セ
ルの一例を示した図である。入力用パッド２は入力用セ
ル６に接続され、出力用パッド４は出力用セル８に接続
されている（図１参照）。半導体装置を構成するパッケ
ージ（図示せず）の互いに異なるリード端子をそれぞれ
信号入力用、信号出力用として用いる場合は、図１に示
すように配線された入力用パッド２と信号入力用リード
端子とが例えばボンディングワイヤで接続され、またこ
れとともに出力用パッド４と信号出力用リード端子とが
同様にして接続される。また一本のリード端子で信号入
力と信号出力の双方を行うときは、図２に示すように入
力用パッド２と出力用パッド４とが配線１２で電気的に
接続され、入力用パッド２あるいは出力用パッド４とリ
ード端子とがボンディングワイヤ等で接続される。
れた半導体チップの上の、ペアの入力用セルと出力用セ
ルの一例を示した図である。入力用パッド２は入力用セ
ル６に接続され、出力用パッド４は出力用セル８に接続
されている（図１参照）。半導体装置を構成するパッケ
ージ（図示せず）の互いに異なるリード端子をそれぞれ
信号入力用、信号出力用として用いる場合は、図１に示
すように配線された入力用パッド２と信号入力用リード
端子とが例えばボンディングワイヤで接続され、またこ
れとともに出力用パッド４と信号出力用リード端子とが
同様にして接続される。また一本のリード端子で信号入
力と信号出力の双方を行うときは、図２に示すように入
力用パッド２と出力用パッド４とが配線１２で電気的に
接続され、入力用パッド２あるいは出力用パッド４とリ
ード端子とがボンディングワイヤ等で接続される。
【０００９】図３は、本発明の半導体装置に係る半導体
チップの一例の部分模式図である。半導体チップ１の周
縁に沿って入力用パッド２と出力用パッド４を有するペ
アの入力用セルと出力用セルがならんでいる。図４は、
半導体チップの接続部の断面図である。入力用パッド２
と出力用パッド４は絶縁基板２６を挟んで２段に設けら
れたリード端子２４とボンディングワイヤ２８で接続さ
れ、このような接続方式を採用することによりボンディ
ングワイヤ２８が互いに接触することなく配線される。
またこれら上下２段のボンディングワイヤ２８は、互い
に並行ではなく互いに交差する方向に配線することが好
ましい。
チップの一例の部分模式図である。半導体チップ１の周
縁に沿って入力用パッド２と出力用パッド４を有するペ
アの入力用セルと出力用セルがならんでいる。図４は、
半導体チップの接続部の断面図である。入力用パッド２
と出力用パッド４は絶縁基板２６を挟んで２段に設けら
れたリード端子２４とボンディングワイヤ２８で接続さ
れ、このような接続方式を採用することによりボンディ
ングワイヤ２８が互いに接触することなく配線される。
またこれら上下２段のボンディングワイヤ２８は、互い
に並行ではなく互いに交差する方向に配線することが好
ましい。
【００１０】
【発明の効果】以上説明したように、本発明の半導体装
置は、ペアで配置される入力用セルと出力用セルにそれ
ぞれ入力用パッドと出力用パッドを配置し、各ペアの入
出力用セルの内の入力用セルもしくは出力用セルの一方
を無駄にすることなく双方が利用でき、したがって入出
力点数が増加する。
置は、ペアで配置される入力用セルと出力用セルにそれ
ぞれ入力用パッドと出力用パッドを配置し、各ペアの入
出力用セルの内の入力用セルもしくは出力用セルの一方
を無駄にすることなく双方が利用でき、したがって入出
力点数が増加する。
【図１】本発明の半導体装置のペアの入出力用セルの一
例の図である。
例の図である。
【図２】本発明の半導体装置のペアの入出力用セルの一
例の図である。
例の図である。
【図３】半導体チップの一例の部分模式図である。
【図４】半導体チップの接続部の断面図である。
１ 半導体装置 ２ 入力用パッ
ド ４ 出力用パッド ６ 入力用セル ８ 出力用セル １２ 配線 ２０ リードフレーム ２２ ウェハ ２４ リード端子 ２６ 絶縁基板 ２８ ボンディングワイヤ
ド ４ 出力用パッド ６ 入力用セル ８ 出力用セル １２ 配線 ２０ リードフレーム ２２ ウェハ ２４ リード端子 ２６ 絶縁基板 ２８ ボンディングワイヤ
Claims (1)
- 【請求項１】 各入出力セルにそれぞれ複数のパッドが
対応し、該複数のパッドが該各入出力セルを挟んだ縁側
と内側との双方に備えられた半導体チップを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34118991A JPH05175341A (ja) | 1991-12-24 | 1991-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34118991A JPH05175341A (ja) | 1991-12-24 | 1991-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175341A true JPH05175341A (ja) | 1993-07-13 |
Family
ID=18344055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34118991A Withdrawn JPH05175341A (ja) | 1991-12-24 | 1991-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175341A (ja) |
-
1991
- 1991-12-24 JP JP34118991A patent/JPH05175341A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |