JPH07101227B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は論理機能試験を容易におこなうことができる論
理回路に関する。

〔発明の技術的背景とその問題点〕

論理集積回路の試験には、この回路の直流特性をテスト
する直流特性試験と、交流特性をテストする交流特性試
験と、論理機能をテストする論理機能試験がある。この
中でも論理機能試験は量産ラインの良否判定試験におい
ても、利用者の受入検査においても必ず行なわれ、これ
をいかにして適正にかつ効率よく行なうかが重要であ
る。

量産ラインにおける試験をおこなう場合、従来は論理集
積回路が形成された半導体チップ上に直接に針を当てて
必要なノードの論理状態をモニタする方法がとられてい
た。しかしながら、ますます微細化する論理集積回路に
対して、この方法により正確にモニターするノードに針
を当てることは極めて困難になってきている。さらに近
年は自動配置配線プログラムを用いて論理集積回路を設
計することが多くなり、希望のノードを正確に特定する
ことも困難となってきている。このように半導体チップ
上に直接に針を当てて必要なノードの状態をモニタする
方法は多くの問題がある。

また論理機能試験を容易におこなうための方式として従
来スキャンパス方式とパラレルスキャン方式とが知られ
ている。スキャンパス方式は論理回路中の組合せ回路に
接続されたフリップフロップやレジスタ等の記憶要素に
対してそれぞれフリップフロップを付加して、全体をシ
フトレジスタ状に接続して構成する。論理機能試験時に
はまずテストモードでこれら記憶要素に初期データを入
力し、次に演算モードで組合せ回路により演算した後、
再びテストモードでこれら記憶要素から結果のデータを
読出すものである。このスキャンパス方式はフリップフ
ロップが論理回路内に分散している場合に極めて有効な
方法である。しかしながらこの方式では論理回路中のひ
とつのフリップフロップ毎にひとつのフリップフロップ
を設ける必要があるため、フリップフロップが多い論理
回路では付加回路が大きくなるという問題がある。

パラレルスキャン方式は論理回路中のフリップフロップ
やレジスタ等の記憶要素に対してアドレスを与え、この
アドレスを用いてこれら記憶要素に対してアクセスする
方式である。しかしながらこの方式では記憶要素に対す
るアドレスを外部から与えるか、アドレスレジスタにア
ドレスを設定するかする必要があり、また各記憶要素に
アクセスするためにはアドレスをデコードする回路と、
アクセスネーブル信号を各記憶要素に与えるための配線
が必要となる。このためパラレルスキャン方式の論理回
路を集積化した場合、記憶要素にアドレスを与えるため
の外部端子が必要となるとともに、付加内部配線が増大
するという問題があった。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので付加回路と
付加配線が少なくかつ制御が簡単であって、容易に論理
機能試験をおこなうことができる論理回路を提供するこ
とを目的とする。

〔発明の概要〕

上記目的を達成するために本発明による論理回路は、組
合せ回路（101）とデータバス（106）との間に介在し
て、相互間に転送されるデータ（DATA）を一時保持する
複数のレジスタ（102−１〜102−ｎ）と、これ等レジス
タ毎に設けられ、上記レジスタへのアクセスを可能とす
るか否かを指定する複数の指定手段と、これ等指定手段
に指定データを設定する設定手段と、を備える論理回路
において、上記複数の指定手段は、縦列に接続されてシ
フトレジスタを形成する複数のフリップフロップ（103
−１〜103−ｎ）からなり、上記設定手段は、上記シフ
トレジスタに上記指定データ（STDT）を直列に順次供給
する、ことを特徴とする。

また、本発明による論理回路は、組合せ回路（101）と
データバス（106）との間に介在して、相互間に転送さ
れるデータ（DATA）を一時保持する複数のレジスタ（10
2−１〜102−ｎ）と、これ等レジスタ毎に設けられ、上
記レジスタへのアクセスを可能とするか否かを指定する
複数の指定手段と、を備える論理回路において、上記複
数の指定手段は、環状に接続されてリングレジスタを形
成する複数のフリップフロップ（101−１〜103−ｎ）か
らなり、上記設定手段は、上記リングレジスタに上記指
定データ（SS）を設定し、これを順次転送させる、こと
を特徴とする。

〔発明の実施例〕

参考例による論理回路を第１図に示す。この論理回路は
組合せ回路101により本来の論理演算がなされる。この
組合せ回路101には入力信号線109−１〜109−ｎおよび
出力信号線110−１〜110−ｎにより多ビットのレジスタ
102−１〜102−ｎが接続されている。組合せ回路101へ
の入力データ、出力データ等が、これらレジスタ102−
１〜102−ｎに格納される。レジスタ102−１〜102−ｎ
には、信号線104により演算用クロックPCKが入力され
る。

レジスタ102−１〜102−ｎにはテスト用書込信号TXWと
テスト用読出信号TXRを入力する制御信号線105と、デー
タ信号DATAを入出力するデータバス106が接続されてい
る。テストモードにおいてテスト用書込信号TXWを入力
することにより、データDATAをレジスタ102−１〜102−
ｎに書込み、テスト用読出信号TXRを入力することによ
りレジスタ102−１〜102−ｎからデータDATAを読出す。

またレジスタ102−１〜102−ｎのそれぞれに信号線111
−１〜111−ｎを介してフリップフロップ（FF）103−１
〜103−ｎが接続されている。このフリップフロップ103
−１〜103−ｎは、レジスタ102−１〜102−ｎへのアク
セスをイネーブル（使用可能）とするかディスエーブル
（使用禁止）とするかを指定するために設けられてい
る。このフリップフロップ103−１〜103−ｎにはリセッ
ト信号線107とセット信号線108が接続され、リセット信
号RSTおよびセット信号STにより指定データがフリップ
フロップ103−１〜103−ｎに設定される。

テストモードにおいて、例えばレジスタ102−１にデ−
タを書込み、組合せ回路101で論理演算した後レジスタ1
02−２から論理演算の結果のデータを読出す場合の動作
を説明する。まずリセット信号RSTにより全てのフリッ
プフロップ103−１〜103−ｎをリセットし、その後セッ
ト信号STによりフリップフロップ103−１だけをセット
する。これによりレジスタ102−１がアクセス可能とな
り他のレジスタ102−２〜102−ｎへのアクセスが禁止さ
れる。次にテスト用書込信号TXWおよび所定のデータ信
号DATAを入力し、レジスタ102−１に所定のデータを書
込む。次にテストモードから演算モードに切換え、レジ
スタ102−１のデータを用いて組合せ回路101で論理演算
し、その結果のデータがレジスタ102−２に出力された
後、再びテストモードに切換える。次にリセット信号RS
Tによりフリップフロップ103−１をリセットした後、セ
ット信号STによりフリップフロップ103−２をセットす
る。これによりレジスタ102−２のみがアクセス可能と
なる。次にテスト用読出信号TXRを入力し、レジスタ102
−２からデータバス106を介して結果のデータを読み出
す。

このように本参考例によれば、レジスタの全ビット数に
比較して、極めて少ないフリップフロップを付加するだ
けで、任意のレジスタに対してデータの入出力が可能と
なる。

第２図に本発明の第１の実施例による論理回路を示す。
本実施例ではフリップフロップ103−１への指定データ
の設定方法が第１の実施例と異なる。本実施例ではフリ
ップフロップ103−１〜103−ｎを直列接続し、最初のフ
リップフロップ103−１にセットデータ信号線112が接続
されている。フリップフロップ103−１〜103−ｎへの指
定データの設定は、セットデータ信号線112から直列に
セットデータSTDTを入力することによりおこなう。例え
ばレジスタ102−１のみをイネーブルにするためにフリ
ップフロップ103−１をセットする場合には、ｎビット
の「00……01」なるセットデータSTDTをセットデータ信
号線112に順次入力すればよい。

本実施例によれば信号線はセットデータ信号線だけでよ
く極めて少ない付加配線によりフリップフロップに指定
データを設定することができる。

第３図に本発明の第２の実施例による論理回路を示す。
本実施例ではレジスタ102−１〜102−ｎにそれぞれ設け
られたフリップフロップ103−１〜103−ｎをリング状に
接続する。すなわちフリップフロップ103−１〜103−ｎ
を直列接続するとともに、最終段のフリップフロップ10
3−ｎを最初のフリップフロップ103−１に接続する。ま
たこれらフリップフロップ103−１〜103−ｎにはシフト
クロックSCKが信号線113を介して入力される。また指定
データの設定信号SSが信号線114を介して各フリップフ
ロップ103−１〜103−ｎに入力される。この信号線114
は例えばフリップフロップ103−１のセット入力端Ｓと
フリップフロップ103−２〜103−ｎのリセット入力端Ｒ
とに接続されている。したがって設定信号SSを入力する
と、フリップフロップ103−１のみがセットされて
「１」となり、他のフリップフロップ103−２〜103−ｎ
はリセットされ「０」となる。他のフリップフロップを
セットしたい場合にはシフトクロックSCKとして所定数
のパルスを入力し指定データを順次転送するようにす
る。例えば４番目のフリップフロップ103−４をセット
してレジスタ102−４にアクセスしたい場合には、まず
設定信号SSを入力してフリップフロップ103−１に
「１」をセットした後、３パルスのシフトクロックSCK
を入力し指定データを３段だけ転送するようにすればよ
い。

本実施例によれば少ない信号線と簡単な制御信号により
任意のフリップフロップにデータをセットすることがで
きる。

第４図に参考例による論理回路を示す。本実施例による
論理回路では、フリップフロップ103−１〜103−ｎへ指
定データを設定するためにデコーダ116を設けている。
このデコーダ116は信号線115を介して入力するアドレス
ADRをデコードし、そのアドレスのフリップフロップに
セット信号を出力する。フリップフロップを定めるため
のアドレスは、レジスタ102−１〜102−ｎに連続して付
されたアドレスの上位ビットを用いるようにしてもよい
し、フリップフロップ103−１〜103−ｎに別個に定めら
れたアドレスを用いるようにしてもよい。フリップフロ
ップ103−１〜103−ｎのセット入力端Ｓには、デコーダ
116からの信号線117−１〜117−ｎが接続されていると
ともに、リセット入力端Ｒにはリセット信号線107が接
続されている。まずリセット信号RSTにより全てのフリ
ップフロップ103−１〜103−ｎをリセットした後、セッ
トしたいフリップフロップのアドレスADRSをデコーダ11
6に入力する。デコーダ116は入力したアドレスADRSをデ
コードし、所定のフリップフロップへセット信号を出力
する。

このように本参考例では、アドレスを入力することによ
り直線希望のフリップフロップをセットすることができ
るので、迅速にテストすることができる。

〔発明の効果〕

以上の通り本発明によれば、組合せ回路とデータバス間
でデータを一時保持する複数のレジスタの指定が縦列あ
るいは環状に接続された、テストのために設けられたフ
リップフロップを用いて行われるので、テストのための
少ない付加回路と付加配線により、任意のレジスタに対
してのみアクセス可能となり、容易にかつ迅速に論理機
構試験を行うことが出来る。また、既に設計の済んだ論
理回路（組合せ回路101、レジスタ102−１〜102−ｎ
等）に大きな変更を加えずに済む。

【図面の簡単な説明】

第１図は本発明の参考例による論理回路の回路図、 第２図は本発明の第１の実施例による論理回路の回路
図、 第３図は本発明の第２の実施例による論理回路の回路
図、 第４図は本発明の参考例による論理回路の回路図であ
る。 101……組合せ回路、102−１〜102−ｎ……レジスタ、1
03−１〜103−ｎ……フリップフロップ（FF）、116……
デコーダ、PCK……演算クロック、TXW……テスト用書込
信号、TXR……テスト用読出信号、DATA……データ、RST
……リセット信号、ST……セット信号、STDT……セット
データ、SCK……シフトクロック、SS……設定信号、ADR
S……アドレス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】組合せ回路とデータバスとの間に介在し
   て、相互間に転送されるデータを一時保持する複数のレ
   ジスタと、 テストのために、各レジスタ毎に設けられて、各レジス
   タへのアクセスを可能とするか否かを指定する複数の指
   定手段と、 前記複数の指定手段に前記複数のレジスタのうちアクセ
   スすべきレジスタを指定する指定データを設定する設定
   手段と、 を備える論理回路であって、 前記複数の指定手段は、縦列に接続されてシフトレジス
   タを形成する複数のフリップフロップからなり、 前記設定手段は、前記シフトレジスタに前記指定データ
   を直列に順次に供給する、 ことを特徴とする論理回路。
2. 【請求項２】組合せ回路とデータバスとの間に介在し
   て、相互間に転送されるデータを一時保持する複数のレ
   ジスタと、 テストのために、各レジスタ毎に設けられて、各レジス
   タへのアクセスを可能とするか否かを指定する複数の指
   定手段と、 前記複数の指定手段に前記複数のレジスタのうちアクセ
   スすべきレジスタを指定する指定データを設定する設定
   手段と、 を備える論理回路であって、 前記複数の指定手段は、環状に接続されてリングレジス
   タを形成する複数のフリップフロップからなり、 前記設定手段は、前記リングレジスタに前記指定データ
   を設定し、これを順次に巡回させる、 ことを特徴とする論理回路。