JPS61117666A - 画像メモリのパラレル／シリアル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 《産業上の利用分野） 本発明は、画像メモリのパラレル／シリアル変換回路に
関するものであり、特に、パラレル／シリアル変換時間
を大幅に短縮でき、かつ該変換スタート侵においてＣＰ
Ｕを開放できるために、ＣＰＵを他の処理に活用するこ
とができる画像メモリのパラレル／シリアル変挽回路に
関するものである。

（従来の技術） 第２図は、従来の画像メモリのパラレル／シリアル変換
回路の一例を概略的に示したブロック図である。

同図において、１は、画鍮信号入力装γ２１から供給さ
れる画像信号がＣＰＬＩ２０の指令により書込み記憶さ
れ、またＣＰＵ２０の読出指令信号ｂにより該記憶した
画像信号が読み出される１バイトが８ビツトで形成され
るＲＡＭからなる画像メモリである。なお、書込みはバ
イトアドレスに従ってなされる。２２は、データパスを
示す。

２３ａ〜２３ｄは、アドレスデコーダ２４から供給され
るチップセレクト（ＣＳ）信号に応答して、画像メモリ
１から読み出された画像信号を一時的に記憶するレジス
タである。なお、アドレスデコーダ２４は、ＣＰＵ２０
からの古込指令信舅ａによりイネーブルとなり、アドレ
スバス２５を介して、前記ＣＰＩＪ２０から供給される
バイトアドレス信号を、前記チップセレクト信号にデコ
ードタる。

２６は、Ｃ　Ｐ　Ｕ　２　０から供給されるパラレル／
シリアル変換（Ｐ／Ｓ変換）スタート信号でセットされ
るフリップフロップ、２７は、Ｉｌｌ　Ｊフリップ７ロ
ツブ２６のＱ端子出力で開状態となり、他方の端子から
供給されるＰ／Ｓ変換クロツクを通過させるアンドゲー
トｒある。

なお、前記Ｐ／Ｓ変換クロックは、前記レジスタ２３ａ
〜２３ｄに供給されると共に、後記する５ビットカウン
タ２８にも供給されている。

５ビツトカウンタ２８は、Ｐ／Ｓ変換クロツクを３２個
カウントすると、フリップフロツブ２６のＲ端子および
ＣＰＵ２０へＰ／Ｓ変′ｆＡ終了信号を供給するカウン
タである。

次に、前記した第２図の０１作についで説明する。

（イ）　画像信号入力装置２１から供給される画＠信号
が、ＣＰＵ２０の指令により画像メしり１に記憶される
。なお、本例では、この記憶容０（ビット数）は、原稿
一枚分としている。

（口）　該画像信号の記憶が終了すると。

ＣＰＵ２０はアドレスデコーダ２４に灼し、書込指令信
号ａを印加する。この結果、アドレスデコーダ２４はイ
ネーブルとなる。

（ハ）　その後、ＣＰＵ２０は画像メモリ１に対し、読
出指令信Ｂｊ　ｂを印加すると共に、アドレス信号をア
ドレスバス２５を介してアドレスデコーダ２４へ供給す
る。したがって、アドレスデコーダ２４は、該アドレス
信号に応じて前記各レジスタ２３ａ〜２３ｄを順次起動
させるチップセレクト信号を発生する。この結末、レジ
スタ２３ａ〜２３ｄは、順次起動状態となる。

起動状態になった各レジスタに番ユ、画像メ七り１から
ンシンクロツクにＩｃｉｌ　ｉｌＪ　シて、１バイｌ−
の画像信号がパラレルに転送される。

（ニ）　つぎに、ＣＰＵ２０は、フリップ７０ツブ２６
のセット端子に対してＰ／Ｓ変検スタート信号を供給す
る。この結果、フリップフロップ２６のＱ端子出力はハ
イレベルとなり、アンドゲート２７は開状態となる。し
たがって、アンドゲート２７の他方の端子にＰ／Ｓ変換
りＯツクが印加されると、該クロックは各レジスタ２３
ａ〜２３ｄに供給される。

この結果、レジスタ２３ａ〜２３ｄに記憶されている画
像信号はＰ／Ｓ変換り０ツクにＦ４ｉｌｌ］シてシフト
され、Ｉ　Ｐ／Ｓ変換クロックごとに１ビツトずつレジ
スタ２３ａの出力端子からシリアルデータとして出力さ
れることになる。

また、前記アンドゲート２７から出力したＰ／Ｓ変換ク
ロックは、５ビツトカウンタ２８にも供給されている。

このために、５ビツトカウンタ２８は、各レジスタ２３
ａ〜２３ｄの仝（に記憶されている画像信号を読み出す
のに必要な３２駒の「）／Ｓ変換クロックをカウントし
た時に、Ｐ／Ｓ変換終了信号を出力する。

ＨＰ　’　Ｓ変換終了信号は、フリップフ［１ツブ２６
のリセット端子とＣＰＵ２０に供給されている。したが
っＣ、フリップフロップ２６はリピットされ、そのＱ端
子出力をローレベルとするので、アンドゲート２７は閉
状態となる。故に、Ｐ／Ｓ変換終了信号発生後は、レジ
スタ２３ａ〜２３ｄにはＰ／Ｓ変換クロックが供給され
なくなる。

また、ＣＰｔＪ２０は前記Ｐ／Ｓ変換終了信号によりＰ
／Ｓ変換の終了を検知して、次のＰ／Ｓ変攪動作を開始
する。

このＰ／Ｓ変換動作は、＃記した（口）〜（ニ）と同様
にしてなされるので、その説明は省略する。

このようにして、画像メモリ１に記憶された原稿一枚方
の全ての画像信号が、シリアルデータとして読み出され
るのである。

（発明が解決しようとする問題点〉 上記した従来の技術は、次のような問題点を有しＣいた
。

ｉｌｌ　　画像メモリに記憶した画像信号を、−Ｈ８レ
ジスタに転送して、その後シリアルデータとして読み出
すようにしている為に、Ｐ／Ｓ変換に比較的長い時間が
かかるという欠点がある。

（２ＪＰ／Ｓ変換の制御を、終始ＣＰＵの指令に基づい
て行なうようにしているために、該Ｐ／＄変換ａ作中は
、ＣＰＩＪを他の用途に使用１゛ることができず、ＣＰ
Ｕの活用の幅を狭めろという欠点がある。

本発明は、前述の問題点を解決するためになされたもの
である。

（問題点を解決するための手段および作用）前記の問題
点を解決するために、本発明は、画ルメモリに記憶され
た画＠１８号を、従来例のように、一時レジスタ等に記
憶することなく、画像メモリから直接Ｐ／Ｓ変換して取
出すようにすると共に、このＰ／Ｓ変換のためのＣＰＩ
Ｊの１ｉｌｌ叩動作はＰ／Ｓ変換スタート信号を出ノ〕
するのみの構成とした点に特徴がある。

（実施例） 以下に、図面を参照して、本発明の詳細な説明する。

第１図は本発明の一実施例の１０ツク図である。

図において、第２図と同一の符号は、同一または同等部
分をあられしている。。

第１図におい（，２Ｉよ、・Ｃのイネ−グル状態＋１．
！１に、Ｙ−タバス２２を介して画像信号人力装置（図
示せず）から供給される画像信号と、アドレスバス２５
を介しｒｃｐｕ　＜図示Ｖず）から供給されるアドレス
信号を、画像メモリ１へ供給づるトライステートバッフ
ァである。

３は、初Ｊ９Ｊ町設定回路であり、ＣＰＵ２０からのＰ
／Ｓ変換スタート信号が供給される前は、＋Ｗｉ記トシ
トライステートバッフ１２ネーブル゛にし、かつトライ
ステートラッチ４をディセーブルにしている。そして、
Ｐ／Ｓ９換スタート信号が供給された後は、前記トライ
ステートバッファ２をディセーブルにし、かつトライス
テートラッチ４をイネーブルにする。

また、このＰ／Ｓ変換スタート信号供給簡には、後述す
る通り、初期値設定回路３は、第１のマルチプレクサ５
、第２のマルチプレクサ６、および第３のマルチプレク
サ７を所望に切換え、先頭アドレスレジスタ８に−１あ
るいはｎ（ｉ＋１）をセットし、レジスタ９に＝（ｉ＋
１）をセットし、第１のカウンタ１０．３ビツトカウン
タ（１）および第２のカウンタ１６をクリアし、さらに
クロック回路１２を起動する。

なお、前記第１のカウンタ１０は、ビットカラン１〜ク
ロツクがｎ個印加された時に、前記３どブトカウンタ（
１）ヘキヤリーを出力するカウンタであり、第２のカウ
ンタ１６は、第１のカウンタ１０のキャリーを１個印加
された時に１）／Ｓ変換終了信号を発生するカウンタで
ある。

１３は、後述するビットセレクト仇１〕に応じて、画像
メモリ１の８ビットγ−夕のうちの１つを選択してシリ
アルデータとして出力する第４のマルチプレクサである
。

また１４は、前記第１のカウンタ１０の下位３ピツトの
ノア論理値を第２のマルチプレクサ６へ供給するノアゲ
ートである。

１５は、ｌＸｌ算器を示す。

次に、本実施例の動作について、図面を参照して、詳細
に説明する。

第３図は、後述するようにして、画像信司が、画像メモ
リ１に記憶された状態を模式的に示した図である。

同図において、符号Ｏ〜７はピット番号を示し、８ビツ
トからなる各バイ１−には、バイトアドレスを明示して
いる。また、第３図は、０行−列からなる。

第４図（ａ　）〜（ｃ）は、Ｐ／Ｓ変換スタート信号に
応答してトライステートバッフ１２をディセーブルに、
トライステートラッチ４をイネーブルに切換える初期値
設定回路３の出力である切換信号、トライステートラッ
チ４へ印加されるラッチクロックおよび第１のカウンタ
１０へ印加されるビットカウントクロックの位相関係を
示すタイムチャートである。

初めに、Ｐ／Ｓ変換スタート信号が初期値設定回路３に
供給される前の画像メモリ１に画像信号を閂込む動作に
ついて説明する。

Ｐ／Ｓ変換スタート信号が初期値設定回路３に供給され
る前にＪ３いては、前記したように、初期ｌｆｉ設定回
路３の出力により、トライステートバッファ２はイネー
ブル状態であり、トライステートラッチ４はディセーブ
ル状悪にある。したがって、画像メモリ１には、アドレ
スバス２５を介して供給されるＣＰＵからのバイトアド
レス信号に従って、データバス２２を介してｉ！ｉｉ＊
信８人／Ｊ装置から供給される画像信号が順次記憶され
る。

この記憶順序は、第３図に示す通り、バイトアドレス０
→ｉ・・・・・・→（ｊ−１＞　　（ｉ　−）　１）　
　）ｊ＜ｉ＋１）−１→・・・・・・→（ｎ−１＞　　
（ｉ　＋１）→ｎ（ｉ＋１＞−１の順序である。

次に、Ｐ／Ｓ変換スタート信号がＣＰ　ＩＪから初期値
設定回路３に供給されると、この時には、前記したよう
に初期ＩＩ設定回路３の出力により、トライステートバ
ッファ２はディセーブルとなり、トライステートラッチ
４はイネーブルとなる。この結宋、画像メモリ１のアド
レスはトライステートラッチ４の出力により指定される
。

また、このｖｌは、初ｉｌｌ　ｉ（ｉ設定回路３の出力
にＪ、す、第１のマルチプレクサ５は、先頭アドレスレ
ジスタ８の出力を加０器１５の△人り端子に、第２のマ
ルチブレク＋Ｊ゛６は、１シ記する第１のＰ７Ｓ変換動
作の場合はノアゲート１４の出力を、また第２の１）　
、−’　Ｓ変換動作の場合はレジスタ９の出力を、加算
器１５の８入力端子に供給できるようにそれぞれ切換え
られる。

さらに第３のマルチプレクサ７（，１、第１のＰ　′Ｓ
９換動作の場合は、′ｓＳ１の）Ｊウンタ１０の出力で
ある下位３ピット信号に対応したビットセレクト信号を
、また、第２のＰ／Ｓ変換動作の場合は、３ビツトカウ
ンタ（１）の出力である３ビット信号に対応したビット
セレクト信号を、第４のマルチプレクサ１３に供給する
ように切換えられる。

また、このＰ　、／　Ｓ変換スタート信号が供給される
時には、前記したように第１０カウンタ１０．３ビツト
カウンタ（１）、および第２のカウンタ１６が初ｒ！Ｉ
ｌ値設定回路３の出力によりクリアされ、さらにクロッ
ク回路１２が起動される。

ここで、画像メモリ１に、第３図のように記憶されてい
る画像信号を、第１行第１列から順に、１行ずつ、第ｎ
行第１列までＰ／Ｓ変換ケる場合（第１のＰ／Ｓａ換動
作）について説明する。

（イ）　この第１のＰ／Ｓ変換動作の場合は、前述した
通り、１へライステートバッノ〆２がディセーブル、ト
ライステートラップ４がイネーブル状態に、第１のマル
チプレクサ５が先頭アドレスレジスタ８の出力を加算器
１５のへ入力端子へ、第２のマルチプレクサ６がノアゲ
ート１４の出力を加＠器１５の８入力端子へ供給づる状
態に、第３のマルチプレクサ７が第１のカウンタ１０の
出力である下位３ビツト信８に対応したビットセレクト
信号を第４のマルチプレク）Ｊ′１３に供給する状態に
初期セットされる。

さらに、第１のカウンタ１０１３ビツトカウンタ（１）
および第２のｈウンタ１６がクリアされると共に、クロ
ック回路１２が起動される。

また、これらに加えて、初期ｗｉ設定回路３が、前記Ｐ
／Ｓ変換スタート信号に応答して、先頭アドレスレジス
タ８に゛−１パをセットする。

この結果、前述したところから明らかなように、如ｎ器
１５のへ入力端子には、先頭アドレスレジスタ８の出力
である’−１”の信号が印加される。

以上により、′ｌＸ、１のＰ／Ｓ変換動作の初！Ｉｌ！
ッ１へは完了する。

（ロ）　この初１Ｉ（１）１！ットの完了した当初は、
第４図の（ａ）〜（Ｃ）から明らかなように、ビットカ
ウントクロック（Ｃ）は、第１のカウンタ１０に印加さ
れていないので、ノアゲート１４の出ノｊは論理１ｃ　
”　１　”となっている。したがって、加算器１５の８
入力端子には、該（１）１　ＩＩ（ｔシＬが印加され（
いる。

この結果、前記初期セット完了当初においては、加ｃ？
ｌ器１　Ｆ５の出力は、へ入力端子の印加信号”−１”
と８入力端子の印加（８号゛″１゛°とが加算されるた
めに０″となっている。

（ハ）　この状態において、第、４図（ｂ）に示す第１
番目のラッチクロックが、トライステートラッチ４に印
加される。この結果、前記加算器１５の出力である（１
）０　＋＋は、トライステートラッチ４でラッチされ、
バイトアドレス信号として画像メモリ１に供給される。

そして、この状態においては、第４図＜　Ｃ＞に示すビ
ットカウントクロックが、いまだ第１のカウンタ１０に
印加されていないので、第１のカウンタ１０の出力であ
る下位３ピッｌ−１！　号に応じたビットセレクト信号
の値は０″となっている。

この結果、第４のマルチプレクサ１３は、前記ビットセ
レクト信号値”　ｏ　”に応答して、画像メモリ１のビ
ット０（ＬＳＢ）のデータ信号をシリアルデータとして
出力づ°ろ。

く二）　次に、第１番目のビットカウントク［１ツク（
Ｃ）が第１のカウンタ１０に印加されると、該第１のカ
ウンタ１０は１カウントアツプされ、この結果ノアゲー
ト１４の出ツノ、−！Ｊなわら加算器１５のＢ入力端子
の印加ｒ　Ｆ　ｌよ“Ｏ″となる。

しかし、このピッ１−カウントクロックの印加とほぼ同
時に、初期値設定回路３の出力により第１のマルチプレ
クサ５は切換えられ、加算器１５のへ入力端子に、トラ
イステートラッチ４の出力が印加されるようになる。

この結果、加算器１５の出力は“ＯＩＩとなる。

（ボ）　また、前記第（１）Ｉ目のビットカウントクロ
ック（Ｇ＞により、第１のカウンタ１０の出力である下
位３ビット信号に応じたビットセレクト信号の値は１“
となっている。

この結果、第４のマルチプレクサ１３は、前記ビットセ
レクト・信号ｈｌＩ　ｔ＋　１　”に応答して、画像メ
モリ１のビット１のデータ信号を選択している。

（へ）　この状態において、第２吊［１のラップクロッ
ク（ｂ）が、トライステートラッチ４に印加されると、
該ラッチクロックにより前記Ｉｔ算器１５の出力である
０′°が再びラッチされ、バイトアドレス信号として画
像メ七り１に供給される。

したがって、この時には、第４のマルチプレクサ１３か
らは、バイトアドレスＯのごット１のデータ信号がシリ
アルデータとして出力される。

（ト）　その後も、前記ラッチクロック（ｂ）およびビ
ットカラン１−クロック（Ｃ）に従い、上記と同様にし
て、バイトアドレスＯのビット２以降のデータ信号がシ
リアルデータとして第４のマルチプレクサ１３から出力
される。

（チ）　そして、第８番目のピッｈ　／Ｊウントクロツ
クが第１のカウンタ１０に印加されると、この時には、
第１のカウンタ１０の出力である下位３ビット信号は、
いずれち０°゛となるので、ノアゲート１４の出力、す
なわち加停器１５のＢ入力端子の印加信号は１″となる
。

したがって、第９番目のラッチク［ｌツクがトライステ
ートラッチ４に印加されると、その出力であるバイトア
ドレス信号は１”となる。

また、この時、第３のマルチプレクサ７の出力であるビ
ットセレクト信号値はＯ′°であるので、第４のマルチ
プレクサ１３からはバイトアドレス１のビットＯのデー
タ信号がシリアルデータとして出力される。

その優は、ビット／Ｊウン１〜クロックに応答して第３
のマルチブレク＋ｊ７の出力であるビットセレクト信号
１直が増加するので、前記バイトアドレス１のビット１
〜７のデータ信号は、順次シリアルデータとして第４の
マルチプレクサ１３から出力されることになる。

（す）　その後も同様にし【、ｉ−ライステートラッチ
４の出力であるバイトアドレスはラップクロックの８Ｉ
ｌ！ｉｌごとに１ずつ増加され、また、この増加の度毎
に、第３のマルチブレク、す７の出力であるごットセレ
クｔ−（ＨＱ　＋、ＬビットカウントクＬｌツクに応答
してビットＯ（ＬＳＢｍ−ビット１→ビツト２→・・・
・・・ビット７　（ＭＳＢ）というように変化するので
、画像メモリ１に記憶されている画像１３号は、全てＰ
／Ｓ変換されることになる。

なお、このようにして、Ｐ／Ｓ変換されたデータ信号の
その後のｌｌ！ｌ！即は、前記ラッチクロックとビット
カウントクロックとの間にＪ）ｆノる所定のタイミング
で、該データ信号をラッチするなどして行なわれる。

また、本実施例は、第２のノノウンタ１（ミが−１：　
＋ｌソリ−■個カウン１−シた時に、Ｐ／Ｓ変喚終Ｙ（
８号を発生するようにし、これを初（１）１ｊ舶設定回
路３とＣＰＵへ供給している。この結末、初期値設定回
路３（よりセットされると共に、ＣＰ　ｔＪはＰ／Ｓ変
換の終了を検知することができる。

次に、第１図の実施例により、画像メモリ１に、第３図
のように記憶されている画＠信号を、第ｎ行第１列から
順に、１列ずつ、第１行第−列までＰ／Ｓゆ換づるＪ＆
ｉ合（第２のＰ／Ｓ変換動作）について、図面を参照し
で説明する。

第５図（ｄ　）、　　（ｂ　＞、　　（ｃ　）は、トラ
イステー１−ラッチ４の出力であるバイトアドレス信号
、前記トライステートラッチ４へ印加されるラッチクロ
ックおよび第１のカウンタ１０へ印加されるビットカウ
ントクロックの位相関係を示すタイムチレート、第６図
（Ｑ）、（Ｃ）は、第３のマルチプレクサ７の出力であ
るビットセレクト信号と、前記ビットカウントクロック
との位相関係を示すクイムチト−ト、第７図Ｎ）、（Ｃ
）は、先頭アドレスレジスタ８の出力と前記ビットカウ
ント・クロックとの１！１係を示すタイムア（・−トで
ある。

（イ）　この第２の［〕／Ｓ変操動作の場合番よ、＋Ｗ
ｉ述した通り、トうイス７−トバツノノ・２がディセー
ブル、トライステートラッチ４がイネーブル状態に、第
１のマルチプレクサ５が先頭アドレスレジスタ８の出力
を加ｎ器１５のへ入力端子へ、第２のマルチプレクサ６
がレジスタ９の出力を加算器１５のＢ入力端子へ供給す
る状態に、第３のマルチプレクサ７が３ビツトカウンタ
（１）の出力である３ごット４ｇ　ｊ３に対応したビッ
トセレクト信号を第４のマルチプレクサ１３に供給する
状態に初期セットされる。

さらに、第１のカウンタ１０．３ピツ１〜カウンタ（１
）および第２のカラン９１６がクリアされると共に、ク
ロック回路１２が起動される。

また、これに加えて、初！１ｌＩｔｉ設定回路３は、前
記Ｐ／Ｓ変換スタート信号に応答しく、先頭アドレスレ
ジスタ８にｎ（ｉ＋１）をセットし、レジスタ９に−（
ｉ＋１）をセットする。この結末、加算器１５のＡ入り
端子には、先頭アドレスレジスタ８の出力であるｎ（ｉ
１〜１）の信′ｌ〕が印加され、また、この第２のＰ　
／′Ｓ変換動作中は、加梓器１５のＢ入力端子には、常
にレジスタ９の出力である−（ｉ＋１）の１ｈ号が印加
される。

以上により、第１のＰ／Ｓ変換ｎノ作の初１ＩＩｌレッ
トは完ｒする。

（ロ）　加ｔ３器１５は、前記へ入力端子のｎ（ｌ＋１
）の信号と、Ｂ入力端子の−（ｉ＋１＞の信号とを加痒
して、信号（ｎ−１）　　（ｉ　＋１）を出力している
。

（ハ）　この状態において、第５図（ｂ）に示ｔｌ　Ｆ
　１番目のラッチクロックがトライステートラッチ４に
印加されると、前記信号（ｎ−１＞（ｉ　　）１）がラ
ッチされ℃バイトアドレス信号どして画像メモリ１へ供
給される。

（ニ）　一方、前記した通り、第１のカウンタ１０はビ
ットカウントクロックをｎ９Ｊカウント１ｊるまＣはキ
ｐリーを３ビットカウンタ（１）へ供給しないので、該
３ビツトカウンウ（１）の出ノフである３ビット信号に
応じた第３のマルチプレクサ７のビットセレクト（言号
埴は、ビットカウントクロックをａｌｌｌカウントする
までは“０′。

である。

この関係を、第６図（ｅ）、（ｃ）に承り。

したがって、この時には、バイトアドレス（ｎ−１＞　
　（ｉ　＋１）のビットＯのデータ信号が第４のマルチ
プレクサ１３かシリアルデータとして出力される。

（ホ）　その後、初＋（１）（１）ｉ１’ｌ設定回路３
の出力により第１のマルチプレクサ５は、トライス−７
−１〜ラツチ４の出力（バイトアドレス信号）を加０器
１５のＡ人ツノ端子に印加するように切換えられる。

この結果、加峰器１５の出力は（ｎ−２）（ｉｌｌ）と
なる。

（へ）　この状態において、第５図（ｂ）（示す第２番
目のラッチクロックがトライステートラッチ４に印加さ
れると、こんどは前記信号（ｎ−２＞　　（ｉ　＋１）
がラッｆ８れてバイトアドレス信号として画像メモリ１
へ供給される。

このようにして、第ｎ番目のラッチクロックまでは、第
５図（ｄ　）、　　（ｂ　）、　　（ｃ　）から明らか
なように、順次バイトアドレスが（ｉｌｌ）ずつ減算さ
れる一方、第ｎ番目のビットカウントクロックまではご
ットレレクト信号値が０″であるために、第１列がＰ／
Ｓ変換されることになる。

（ト）　次に、第ｎ番目のビットカウントクロックが第
１のカウンタ１０に入力することによって、第１のカウ
ンタ１０からキャリーが３ビットカウンタ（１）へ供給
されると、第３のマルチプレク１Ｊ７の出力であるビッ
トセレク１へ信弓鎮は、１”となる。

また、この時、切用ｆｉｌｌ設定回路３は第１のマルチ
プレクサ５を切換えて先頭アドレスレジスタ８の出力で
ある０（ｉ　　ト１）の１３号を１’ｉ器１５のへ入力
端子に供給づるＪ、うにηる。したがって、加算器１５
の出力は、再び（ｎ−１）（ｉｌｌ＞となる。

（チ）　この状態において、第ｎ千１番目のラッチクロ
ックがトライステートラッチ４へ印加されると、再び前
記信号（ｎ−１）　　（ｉ　＋１）がラッチされてバイ
トアドレス信号として画像メモリ１へ供給される。

その債は、前記（ニ）〜（へ）と１６１様の手順によっ
て、第２列目がＰ／Ｓ変換されることになる。

（す）　次に、第８ｎｔ３目のビットカウントクロック
が第１０カウンタ１０に印加されると、３ビツトカウン
タ（１）の出力であるビットセレクト信号値は、０″と
なる。

また、この時、初期値設定回路３は、第７図（、ｆ）、
（Ｃ）から明らかなように、先頭アドレスレジスタ８を
１カウントアツプすると共に、第１のマルチプレクサ５
を切換えて、先頭アドレスレジスタ８の出力を加算器１
５のＡ入力端子に供給する。この結果、加算器１５の出
力は（ｎ−１）（ｉ　＋１＞＋１になっている。

（ヌ）　この状態において、トライステートラッチ４に
第８０＋１番目のラッチクロックが印加されると、前記
信＠（ｎ−１）　　（ｉ　＋１）→−１がラッチされて
バイトアドレス信号として画像メモリ１へ供給される。

したがって、このＵ、〜に４よ、バイトアドレス（ロー
１）（ｉ　＋１）＋１のビット０のデータ信号が第４の
マルチプレクサ１３からシリアルデータとして出力され
る。

（ル）　その後は、ｉｙｉ記（小）〜（す）と同様の状
態の繰り返しにより、ｇｇｉ行第ｍ列までの全ての画＠
信号のＰ　、／　Ｓ変換が行なわれることになる。

なＪ３、このようにしてＰ／Ｓ変換されたデータ信号の
その後の処理は、前記第１のＰ／Ｓ変換動作の場合と同
様にして行なわれる。また、初１０（１）ｔ（＋設定回
路３のリセットおよびＣＰＵのＰ／Ｓ変換終了の検知も
、前記第１のＰ／Ｓ変挽変換の場合と同様に、第２のカ
ウンタ１６の出力であるＰ／Ｓ変換終了信号により行な
われる。

さらに、本実施例は、ビットカウントクロックおよびラ
ッチクロックに、ＣＰＵのマシンク〔１ツクよりも高速
のり［１ツク信２３を用いにどがＣさる。ごの為に、Ｉ
Ｙ１記マシンクＯツクを用いＩ、二嘱合に比べ、より−
ＦＩ　Ｐ／　乏）　ａ　Ｓ時間の１０縮を図ることが可
能となる。

また、前記ノアゲート１４．レジスタ９　Ｊ３　Ｊ、び
第２のマルチプレクサ６の部分を加のレジスタ１７で構
成するようにしても、前述したと同様の（層間を宋すこ
とができる。

（会期の２（１）宋） 以十の説明から明らかなように、本発明によれば、゛つ
ぎのような効果が達成される。

（１）　　Ｐ／Ｓ変換のためのＣＰＵのｉｌＩ御動作は
Ｐ／Ｓ変換スタート信号を出力するのみであるので、１
〕／Ｓ変換スタート後はＣＰＵを池の用途に使用するこ
とが可能となり、ＣＰＵの活用の幅を大きく広げること
が可能となる。

（′２Ｊ　　ビットカウントク［］ツクおよびラッチク
ロックに、ＣＰｔＪのマシンクロックよりも高速のクロ
ック信号を用いることにより、該マシンクロックを用い
た場合に比べ、Ｐ／Ｓ変換時間をより一層短縮すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は、従
来の画像メモリのパラレル／シリアル変換回路の一例を
概略的に示したブ［１７９図、第３図は画像信号が画像
メ七りに記憶されでいる状閤を検銭的に示した図、第４
図（ａ　）〜（Ｃ）（よ、Ｐ　／’　Ｓ変換スフ−［・
信号にＱ５答してトライステー１ヘバツノアをｆイセ−
プルに、１−ライスブートラッチをイネーブルに切換え
る初期（１）設定回路の出力である切換信号、トライス
テートラッチへ印加されるラッチクロックおよび第１の
カウンタヘ印加されるビットカウントクロックの位相Ｉ
ｙＩ係を示すタイムチャート、第５図（ｄ　＞、　　（
ｂ　＞、　　（ｃ　３は、トライステートラッチの出力
であるバイトアドレスｆＳ号、前記トライステートラッ
チヘ印加されるラッチク［１ツクおよび第１のカウンタ
ヘ印加されるビットカウントクロックの位相関係を示す
タイムチ１７−ト、第６図（Ｑ　）　、　　（Ｃ　）　
１．１．第３のマルチプレクサの出力で・あるビットセ
レクｌ−　１）ｉ号と、前記ビットカウントクロックと
の位相Ｖｉ係を示すタイムチャート、第７図（１，（ｃ
）は、先頭アドレスレジスタの出力と前記ビットカウン
トクロックとの関係を示づタイムチャートである。 ２・・・トライステートバッファ、３・・・初期１設定
回路、４・・・トライステートラッチ、５・・・第１の
マルチプレクサ、６・・・第２のマルチプレクサ、７・
・・第３のマルチブレク｛Ｊ、８・・・先頭アドレスレ
ジスタ、９・・・レジスタ、１０・・・第１のカウンタ
、（１）・・・３ビツトカウンタ、１２・・・り〔１ツ
ク回路、１３・・・第４のマルチプレクサ、１４・・・
ノアゲート、１５・・・加算器、１６・・・第２のカウ
ンタ、１７・・・加締レジスタ 代理人弁即［　　平木通人　外１名 手　続　補　正　書（方式） 昭和６０年３月（１）日 持許庁艮官　　志　賀　　学　殿 １、事件の表示 特願昭５９−２３８２４０号 ２、発明の名称 画像メモリのパラレル、′シリアル変換回路（５４９）
富士ゼロックス株式会社 フ７ミール西新宿４０３号 １ｒｊ和６０年２月２６日（発送） ６、抽１［の対象 明細ｔ９の図面の簡単な説明の柵。 ７、補正の内容 （１）明＠轡第３２頁第４？Ｔ　ｒ　（ａ）〜（ｃ）　
、１を削除。 （２１同頁′Ｍ（１）行ｒｅｄ）、（ｂ）、（ｃ）Ｊを
削除。 （３）同頁第１６行ｒ（ｅ）、（ｃ）Ｉを削除つ（４）
同第３３員第１行ｒ（ｆ）、（ｃ）Ｊを削除。

Claims (2)

【特許請求の範囲】
1. （１）イネーブル時において、データ信号とバイトアド
   レス信号を画像メモリに印加するトライステートバッフ
   ァと、複数の予定の数値の一つがセットされる先頭アド
   レスレジスタと、予定の数値がセットされるレジスタと
   、ビットカウントクロックを画像メモリ上の行数に相当
   するｎ個カウントした時にキャリーを出力する第１のカ
   ウンタと、前記第１のカウンタの下位側の予定数ビット
   のノア論理値をとる手段と、Ａ入力端子およびＢ入力端
   子の印加信号値を加算して出力する加算器と、前記加算
   器の出力をラッチクロックに応答してラッチし、前記ト
   ライステートバッファのディセーブル時にバイトアドレ
   ス信号として画像メモリに供給するトライステートラッ
   チと、前記第１のカウンタの出力であるキャリーに応答
   して１バイトを構成するビットを順次選択する数値信号
   を出力するビットカウンタと、前記先頭アドレスレジス
   タの出力と前記トライステートラッチの出力とを切換え
   て、予定の一方の出力を前記加算器のＡ入力端子に供給
   する第１の切換手段と、前記レジスタの出力と前記ノア
   論理値をとる手段の出力とを切換えて、予定の一方の出
   力を前記加算器のＢ入力端子に供給する第２の切換手段
   と、前記第１のカウンタの下位側の予定数ビットの出力
   とビットカウンタの出力とを選択し、予定の一方の出力
   に対応するビットセレクト信号を出力する第３の切換手
   段と、前記バイトアドレス中の前記ビットセレクト信号
   値に対応するビットデータ信号を出力する第４の切換手
   段と、前記トライステートバッファ、トライステートラ
   ッチのイネーブルまたはディセーブル状態、前記第１〜
   第３の切換手段の切換制御、および前記先頭アドレスレ
   ジスタ、前記レジスタの予定の数値のセットのそれぞれ
   を制御する初期値設定回路とを具備したことを特徴とす
   る画像メモリのパラレル／シリアル変換回路。
2. （２）前記レジスタとノア論理値をとる手段と第２の切
   換手段とが、これらと同様の機能を有する加算レジスタ
   で構成されていることを特徴とする前記特許請求の範囲
   第１項記載の画像メモリのパラレル／シリアル変換回路
   。