JPS6244359B2 - - Google Patents
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- JPS6244359B2 JPS6244359B2 JP55151194A JP15119480A JPS6244359B2 JP S6244359 B2 JPS6244359 B2 JP S6244359B2 JP 55151194 A JP55151194 A JP 55151194A JP 15119480 A JP15119480 A JP 15119480A JP S6244359 B2 JPS6244359 B2 JP S6244359B2
- Authority
- JP
- Japan
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- word
- circuit
- multiple selection
- selection separation
- words
- Prior art date
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- 238000000926 separation method Methods 0.000 claims description 44
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Theoretical Computer Science (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
本発明は装置のスループツトの向上を図つた連
想メモリに関する。
想メモリに関する。
一般に連想メモリ装置においては、検索動作を
行つて複数のワードが選択された場合、選択され
たワードの内容あるいはワードアドレスを読出す
ためには、読出し動作の前に必らず複数選択分離
動作を行い、選択されたワードの中からたゞ１つ
のワードのみが１回の読出し動作で読出されるよ
うに選別指示しておく必要がある。
行つて複数のワードが選択された場合、選択され
たワードの内容あるいはワードアドレスを読出す
ためには、読出し動作の前に必らず複数選択分離
動作を行い、選択されたワードの中からたゞ１つ
のワードのみが１回の読出し動作で読出されるよ
うに選別指示しておく必要がある。
かゝる連想メモリ装置の全体の構成を第３図に
示す。即ち、連想メモリ装置は、検索動作を行つ
て各ワード対応に、該ワードの選択あるいは非選
択を示す検索結果信号を生成する連想メモリセル
アレイ部１０１、各ワード対応の検索結果信号を
記憶する記憶回路群１０２、選択されたワードの
中から１つのワードを選別指示する複数選択分離
回路群１０３、複数選択分離回路の出力に基づき
連想メモリセルアレイ部１０１の該当ワードをア
クセスするワード線駆動回路群１０４、及び連想
メモリセルアレイ部１０１へのデータの入出力と
検索データの供給を行うデータ入出力部１０５か
ら構成される。複数選択分離回路群１０３では、
選択されたワードについて、例えばそのアドレス
の若い順番に選別指示する方法がとられる。な
お、ロード線駆動回路群１０４の出力は、記憶回
路群１０２中の該当ワードに対応する記憶回路を
リセツトするのにも用いられる。
示す。即ち、連想メモリ装置は、検索動作を行つ
て各ワード対応に、該ワードの選択あるいは非選
択を示す検索結果信号を生成する連想メモリセル
アレイ部１０１、各ワード対応の検索結果信号を
記憶する記憶回路群１０２、選択されたワードの
中から１つのワードを選別指示する複数選択分離
回路群１０３、複数選択分離回路の出力に基づき
連想メモリセルアレイ部１０１の該当ワードをア
クセスするワード線駆動回路群１０４、及び連想
メモリセルアレイ部１０１へのデータの入出力と
検索データの供給を行うデータ入出力部１０５か
ら構成される。複数選択分離回路群１０３では、
選択されたワードについて、例えばそのアドレス
の若い順番に選別指示する方法がとられる。な
お、ロード線駆動回路群１０４の出力は、記憶回
路群１０２中の該当ワードに対応する記憶回路を
リセツトするのにも用いられる。
ところで、従来の連想メモリ装置では、選択さ
れたワードの中から１つのワードを選別指示する
複数選択分離動作と、連想メモリセルアレイ部か
ら該当ワードの内容を読出す読出し動作とは、そ
れぞれ独立した動作モードとして扱われ、これら
の動作はシーケンシヤルに実行されていた。すな
わち、従来の連想メモリ装置における読出しの動
作シーケンスは以下のようになる。
れたワードの中から１つのワードを選別指示する
複数選択分離動作と、連想メモリセルアレイ部か
ら該当ワードの内容を読出す読出し動作とは、そ
れぞれ独立した動作モードとして扱われ、これら
の動作はシーケンシヤルに実行されていた。すな
わち、従来の連想メモリ装置における読出しの動
作シーケンスは以下のようになる。
検索動作のモード
複数選択分離動作のモード
読出し動作のモード
複数選択分離動作のモード
読出し動作のモード
複数選択分離動作のモード
……………
こゝで、の検索動作のモードでは、検索動作
を行つて各ワード対応の検索結果を生成し、記憶
回路群１０２に格納する。引続きの複数選択分
離動作のモードでは、各ワード対応に生成された
検索結果を複数選択分離回路群１０３で処理し、
読出し動作を行うべき、たゞ一つのワードを選別
する。手続きの読出し動作のモードでは、複数
選択分離動作のモードで選別指示されたワードを
対象として、ワード線駆動回路群１０４により読
出し動作を行うとゝもに、記憶回路群１０２中の
当該読出し動作の対象となつているワードの検索
結果を非選択の状態に遷移させる。引続きの複
数選択分離動作のモードでは、上記のモードで
変化した検索結果を再び複数選択分離回路群１０
３で処理し、読出し動作を行うべき、たゞ一つの
次のワードを選別する。以下、読出し動作のモー
ドと複数選択分離動作のモードを繰返し、検索動
作で選択された全てのワードを逐次読出す。
を行つて各ワード対応の検索結果を生成し、記憶
回路群１０２に格納する。引続きの複数選択分
離動作のモードでは、各ワード対応に生成された
検索結果を複数選択分離回路群１０３で処理し、
読出し動作を行うべき、たゞ一つのワードを選別
する。手続きの読出し動作のモードでは、複数
選択分離動作のモードで選別指示されたワードを
対象として、ワード線駆動回路群１０４により読
出し動作を行うとゝもに、記憶回路群１０２中の
当該読出し動作の対象となつているワードの検索
結果を非選択の状態に遷移させる。引続きの複
数選択分離動作のモードでは、上記のモードで
変化した検索結果を再び複数選択分離回路群１０
３で処理し、読出し動作を行うべき、たゞ一つの
次のワードを選別する。以下、読出し動作のモー
ドと複数選択分離動作のモードを繰返し、検索動
作で選択された全てのワードを逐次読出す。
このように、従来の連想メモリ装置では、読出
し動作の前に必らず、、のような独立した
複数選択分離動作のモードがあるため、検索動作
により選択された複数個のワードを全て読出すま
でに時間がかゝり、装置としてのスループツトが
上らないという欠点があつた。
し動作の前に必らず、、のような独立した
複数選択分離動作のモードがあるため、検索動作
により選択された複数個のワードを全て読出すま
でに時間がかゝり、装置としてのスループツトが
上らないという欠点があつた。
本発明は上記従来の欠点を解決するため、複数
選択分離回路の後にも記憶回路を設けて、ワード
の出力のための読出し動作と次のワードの出力の
ための選別指示動作を並行して行うようにしたも
ので、以下図面について詳細に説明する。
選択分離回路の後にも記憶回路を設けて、ワード
の出力のための読出し動作と次のワードの出力の
ための選別指示動作を並行して行うようにしたも
ので、以下図面について詳細に説明する。
第１図は本発明の一実施例を示す。たゞし、
こゝに示す回路は１ワード分であり、実際には該
回路が各ワードに対応して設けられる。第２図は
第１図の動作を説明するためのタイムチヤートで
ある。
こゝに示す回路は１ワード分であり、実際には該
回路が各ワードに対応して設けられる。第２図は
第１図の動作を説明するためのタイムチヤートで
ある。
第１図において、１は連想メモリセルアレイ部
からの検索結果を供給する信号線であり、２は検
索結果を取込むための第１のANDゲート、３は
第１のANDゲート２による取込みを制御するた
めの全ワードに共通な第１の制御線Ｃ１，４は入
力端子５、出力端子６およびリセツト端子７をも
つ第１の記憶回路、８は複数選択分離回路、９は
複数選択分離回路８の出力線、１０は複数選択分
離回路８を出力を取込むための第２のANDゲー
ト、１１は第２のANDゲート１０による取込み
を制御するための全ワードに共通な第２の制御線
Ｃ２，１２は入力端子１３、出力端子１４をもつ
第２の記憶回路、１５は全ワードに共通な第３の
制御線Ｃ３，１６は第２の記憶回路１２の出力と
第３の制御線１５との論理積をとる第３のAND
ゲートである。こゝで、第１の記憶回路４と複数
選択分離回路８は、それぞれ第３図の記憶回路群
１０２と複数選択分離回路群１０３の１ワード分
に対応し、第２の記憶回路１２は本発明により付
加されたものである。第２の記憶回路１２の出力
端子は第３図のワード線駆動回路群１０４中の該
当ワード線駆動回路に接続される。
からの検索結果を供給する信号線であり、２は検
索結果を取込むための第１のANDゲート、３は
第１のANDゲート２による取込みを制御するた
めの全ワードに共通な第１の制御線Ｃ１，４は入
力端子５、出力端子６およびリセツト端子７をも
つ第１の記憶回路、８は複数選択分離回路、９は
複数選択分離回路８の出力線、１０は複数選択分
離回路８を出力を取込むための第２のANDゲー
ト、１１は第２のANDゲート１０による取込み
を制御するための全ワードに共通な第２の制御線
Ｃ２，１２は入力端子１３、出力端子１４をもつ
第２の記憶回路、１５は全ワードに共通な第３の
制御線Ｃ３，１６は第２の記憶回路１２の出力と
第３の制御線１５との論理積をとる第３のAND
ゲートである。こゝで、第１の記憶回路４と複数
選択分離回路８は、それぞれ第３図の記憶回路群
１０２と複数選択分離回路群１０３の１ワード分
に対応し、第２の記憶回路１２は本発明により付
加されたものである。第２の記憶回路１２の出力
端子は第３図のワード線駆動回路群１０４中の該
当ワード線駆動回路に接続される。
以下の説明では、検索結果を供給する信号線１
はそのワードが選択されているとき論理“１”を
とり、また複数選択分離回路８の出力９はそのワ
ードが選別指示されているとき論理“１”をとる
ものとする。
はそのワードが選択されているとき論理“１”を
とり、また複数選択分離回路８の出力９はそのワ
ードが選別指示されているとき論理“１”をとる
ものとする。
第１図において、第１の記憶回路４は、連想メ
モリセルアレイ部からの検索結果を保持する。検
索結果の取込みは、第１の制御線Ｃ１，３に論理
“１”を与えることにより行うことができる。第
２の記憶回路１２は、複数選択分離回路８からの
該当ワードの選別指示信号を保持する。ワードの
選別指示信号の取込みは、第２の制御線Ｃ２，１
１に論理“１”を与えることにより行うことがで
きる。全ワードの中で複数選択分離回路群によつ
て選別指示されるワードは１ワードのみであり、
全ワードの中で論理“１”を保持する第２の記憶
回路１２も、たゞ１つである。このため、第２の
記憶回路１２にもとづくワードの出力動作は正常
に行われる。第３のANDゲート１６は、読出し
動作のモードのとき、読出し動作の対象となつて
いるワードの第１の記憶回路４をリセツトするた
めの論理ゲートである。すなわち、読出し動作の
モードのとき、第３の制御線Ｃ３，１５に論理
“１”を与えることにより、第２の記憶回路１２
の出力が論理“１”のワード、すなわち、読出し
動作の対象となつているワードの第３のANDゲ
ート１６の出力のみが論理“１”となり、当該ワ
ードの第１の記憶回路４のみをリセツトすること
ができる。第２の記憶回路１２の出力にもとづく
ワードの読出し動作は、第２の記憶回路１２の出
力をワード線駆動回路へ入力し、該ワード線駆動
回路の出力をもつて連想メモリセルアレイ部の該
当ワード線を駆動することにより実現できる。
モリセルアレイ部からの検索結果を保持する。検
索結果の取込みは、第１の制御線Ｃ１，３に論理
“１”を与えることにより行うことができる。第
２の記憶回路１２は、複数選択分離回路８からの
該当ワードの選別指示信号を保持する。ワードの
選別指示信号の取込みは、第２の制御線Ｃ２，１
１に論理“１”を与えることにより行うことがで
きる。全ワードの中で複数選択分離回路群によつ
て選別指示されるワードは１ワードのみであり、
全ワードの中で論理“１”を保持する第２の記憶
回路１２も、たゞ１つである。このため、第２の
記憶回路１２にもとづくワードの出力動作は正常
に行われる。第３のANDゲート１６は、読出し
動作のモードのとき、読出し動作の対象となつて
いるワードの第１の記憶回路４をリセツトするた
めの論理ゲートである。すなわち、読出し動作の
モードのとき、第３の制御線Ｃ３，１５に論理
“１”を与えることにより、第２の記憶回路１２
の出力が論理“１”のワード、すなわち、読出し
動作の対象となつているワードの第３のANDゲ
ート１６の出力のみが論理“１”となり、当該ワ
ードの第１の記憶回路４のみをリセツトすること
ができる。第２の記憶回路１２の出力にもとづく
ワードの読出し動作は、第２の記憶回路１２の出
力をワード線駆動回路へ入力し、該ワード線駆動
回路の出力をもつて連想メモリセルアレイ部の該
当ワード線を駆動することにより実現できる。
次に、第２図を参照して検索動作を行い選択さ
れた複数のワードを順次出力する動作を説明す
る。
れた複数のワードを順次出力する動作を説明す
る。
まず、検索動作は第１の制御線Ｃ１，３に論理
“１”、第３の制御線Ｃ３，１５に論理“０”を与
え、各ワード毎に信号線１の検索結果を第１の記
憶回路４に取込むことによつて完了する。各ワー
ドで第１の記憶回路４に取込まれた検索結果は、
第１の記憶回路４から複数選択分離回路８に供給
され、複数選択分離動作が開始される。このと
き、第２の制御線Ｃ２，１１にはすべてのワード
で複数選択分離動作が完了するまで論理“１”を
与えておき、確定した複数選択分離回路８の出力
が第２の記憶回路１２に取込まれた時点で第２の
制御線Ｃ２，１１を論理“０”にする。こうして
１つの選択指示されたワードに対応する第２の記
憶回路１２が論理“１”となる。この状態で第１
回目の複数選択分離動作の結果を示す第２の記憶
回路１２の出力を用いて最初の読出し動作を行
う。
“１”、第３の制御線Ｃ３，１５に論理“０”を与
え、各ワード毎に信号線１の検索結果を第１の記
憶回路４に取込むことによつて完了する。各ワー
ドで第１の記憶回路４に取込まれた検索結果は、
第１の記憶回路４から複数選択分離回路８に供給
され、複数選択分離動作が開始される。このと
き、第２の制御線Ｃ２，１１にはすべてのワード
で複数選択分離動作が完了するまで論理“１”を
与えておき、確定した複数選択分離回路８の出力
が第２の記憶回路１２に取込まれた時点で第２の
制御線Ｃ２，１１を論理“０”にする。こうして
１つの選択指示されたワードに対応する第２の記
憶回路１２が論理“１”となる。この状態で第１
回目の複数選択分離動作の結果を示す第２の記憶
回路１２の出力を用いて最初の読出し動作を行
う。
第２回目の複数選択分離動作は、第１回目の複
数選択分離動作が終了して第２の制御線Ｃ２，１
１を論理“０”にした直後、第３の制御線Ｃ３，
１５に論理“１”を与えることにより開始され
る。すなわち、第１回目の複数選択分離動作で選
別指示されたワードでは、第３のANDゲート１
６の出力が論理“１”をとり、第１の記憶回路４
がリセツトされる。一方、選別指示されなかつた
ワードでは、第１の記憶回路４の状態は変化せ
ず、第１回目の複数選別分離動作で選別指示され
たワードを対象から除いて、第２回目の複数選択
分離動作が始まる。この第２回目の複数選択分離
動作の結果は、第２の制御線Ｃ２，１１を論理
“０”に保つている限り、第２の記憶回路１２に
伝搬することがないため、第２回目の複数選択分
離動作は、第１回目の複数選択分離動作の結果、
すなわち、第２の記憶回路１２の出力を用いた読
出し動作と完全に並行して行うことができる。
数選択分離動作が終了して第２の制御線Ｃ２，１
１を論理“０”にした直後、第３の制御線Ｃ３，
１５に論理“１”を与えることにより開始され
る。すなわち、第１回目の複数選択分離動作で選
別指示されたワードでは、第３のANDゲート１
６の出力が論理“１”をとり、第１の記憶回路４
がリセツトされる。一方、選別指示されなかつた
ワードでは、第１の記憶回路４の状態は変化せ
ず、第１回目の複数選別分離動作で選別指示され
たワードを対象から除いて、第２回目の複数選択
分離動作が始まる。この第２回目の複数選択分離
動作の結果は、第２の制御線Ｃ２，１１を論理
“０”に保つている限り、第２の記憶回路１２に
伝搬することがないため、第２回目の複数選択分
離動作は、第１回目の複数選択分離動作の結果、
すなわち、第２の記憶回路１２の出力を用いた読
出し動作と完全に並行して行うことができる。
上述した説明及び第２図から第２の制御線Ｃ
２，１１の一周期を単位サイクルとして、検索動
作と読出し動作が連続したサイクルで行えること
がわかる。このように、第１図に示す構成をとる
ことによつて、読出し動作の前の独立した複数選
択分離動作のモードが不必要な連想メモリ装置が
実現できることがわかる。
２，１１の一周期を単位サイクルとして、検索動
作と読出し動作が連続したサイクルで行えること
がわかる。このように、第１図に示す構成をとる
ことによつて、読出し動作の前の独立した複数選
択分離動作のモードが不必要な連想メモリ装置が
実現できることがわかる。
以上説明したように、従来の連想メモリ装置で
は、読出し動作の前に必らず独立した複数選択分
離動作のモードが必要であつたが、本発明の連想
メモリ装置では、読出し動作と次の読出しのため
の複数選択分離動作を並行して行うことができる
ため、選択されたワードの読出しに必要な時間が
短縮され、装置としてのスループツトが向上する
という利点がある。
は、読出し動作の前に必らず独立した複数選択分
離動作のモードが必要であつたが、本発明の連想
メモリ装置では、読出し動作と次の読出しのため
の複数選択分離動作を並行して行うことができる
ため、選択されたワードの読出しに必要な時間が
短縮され、装置としてのスループツトが向上する
という利点がある。
第１図は本発明の連想メモリ装置の主要部の一
実施例を示す図、第２図は第１図の動作を説明す
るためのタイミング、第３図は連想メモリ装置の
全体ブロツク図である。 １……検索結果信号線、４……第１の記憶回
路、８……複数選択分離回路、１２……第２の記
憶回路。
実施例を示す図、第２図は第１図の動作を説明す
るためのタイミング、第３図は連想メモリ装置の
全体ブロツク図である。 １……検索結果信号線、４……第１の記憶回
路、８……複数選択分離回路、１２……第２の記
憶回路。
Claims (1)
- １ 検索動作によつて選択された１つあるいは複
数のワードの内容あるいはアドレス（以下、ワー
ドで総称する）を逐次出力する連想メモリ装置に
おいて、該当ワードの検索結果を一時蓄える各ワ
ード対応の第１の記憶回路と、選択された１つあ
るいは複数のワードのうちから１つを選択し指示
する複数選択分離回路と、上記複数選択分離回路
の各ワード毎の出力を蓄え、該当ワードの出力の
ための動作に用いる各ワード対応の第２の記憶回
路とを具備し、上記第２の記憶回路によるワード
出力のための動作と、上記複数選択分離回路によ
る次のワード出力のための選別指示動作を並行し
て行うことを特徴する連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151194A JPS5774888A (en) | 1980-10-28 | 1980-10-28 | Associative memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151194A JPS5774888A (en) | 1980-10-28 | 1980-10-28 | Associative memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5774888A JPS5774888A (en) | 1982-05-11 |
| JPS6244359B2 true JPS6244359B2 (ja) | 1987-09-19 |
Family
ID=15513310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151194A Granted JPS5774888A (en) | 1980-10-28 | 1980-10-28 | Associative memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5774888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004208115A (ja) * | 2002-12-26 | 2004-07-22 | Hitachi Kokusai Electric Inc | タグ情報管理装置、タグ情報管理用アンテナ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670858A (en) * | 1983-06-07 | 1987-06-02 | Tektronix, Inc. | High storage capacity associative memory |
| JPS6059595A (ja) * | 1983-09-13 | 1985-04-05 | Matsushita Electric Ind Co Ltd | 符号化回路 |
| JP4105910B2 (ja) | 2002-07-12 | 2008-06-25 | 富士通株式会社 | 連想メモリ装置及びそれを用いた中継装置 |
-
1980
- 1980-10-28 JP JP55151194A patent/JPS5774888A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004208115A (ja) * | 2002-12-26 | 2004-07-22 | Hitachi Kokusai Electric Inc | タグ情報管理装置、タグ情報管理用アンテナ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5774888A (en) | 1982-05-11 |
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