JP2000046916A - パタンデータ転送回路 - Google Patents
パタンデータ転送回路Info
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- JP2000046916A JP2000046916A JP10216292A JP21629298A JP2000046916A JP 2000046916 A JP2000046916 A JP 2000046916A JP 10216292 A JP10216292 A JP 10216292A JP 21629298 A JP21629298 A JP 21629298A JP 2000046916 A JP2000046916 A JP 2000046916A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Abstract
(57)【要約】
【課題】 パタンデータの転送回数を減少させて全体の
転送時間を短縮できるパタンデータ転送回路を提供す
る。 【解決手段】 チップセレクタ回路２０は“ADDRESS”
等のピングループとテスタチャンネルの対応付けである
アダプタボードデータに基づき、各ピングループに含ま
れるテスタチャンネルを表すピングループデータを生成
するほか、“Ｉ／Ｏ”及び“ストロボマスク”を転送す
る場合はピングループデータの示すテスタチャンネル対
応のチップセレクト信号ＣＳだけを有効化し、“ＨｉＬ
ｏ”を転送する場合はテスタチャンネル対応の何れかの
チップセレクト信号ＣＳを有効にする。ＣＰＵ１２は選
択されたピングループの各パタンをパタンデータから抽
出して全てのパタンメモリ１３に送出する。これによ
り、“ＨｉＬｏ”はテスタチャンネル毎に順次パタンメ
モリ１３へ転送され、“ＨｉＬｏ”以外はピングループ
データの示す全テスタチャンネルに並列転送される。
転送時間を短縮できるパタンデータ転送回路を提供す
る。 【解決手段】 チップセレクタ回路２０は“ADDRESS”
等のピングループとテスタチャンネルの対応付けである
アダプタボードデータに基づき、各ピングループに含ま
れるテスタチャンネルを表すピングループデータを生成
するほか、“Ｉ／Ｏ”及び“ストロボマスク”を転送す
る場合はピングループデータの示すテスタチャンネル対
応のチップセレクト信号ＣＳだけを有効化し、“ＨｉＬ
ｏ”を転送する場合はテスタチャンネル対応の何れかの
チップセレクト信号ＣＳを有効にする。ＣＰＵ１２は選
択されたピングループの各パタンをパタンデータから抽
出して全てのパタンメモリ１３に送出する。これによ
り、“ＨｉＬｏ”はテスタチャンネル毎に順次パタンメ
モリ１３へ転送され、“ＨｉＬｏ”以外はピングループ
データの示す全テスタチャンネルに並列転送される。
Description
【０００１】
【発明の属する技術分野】本発明はＩＣ（Integrated C
ircuit：集積回路）を試験するＩＣテスタなどのテスタ
装置に関し、さらに詳細には、テスタ装置の内部に設置
されてパタンデータの転送を担うパタンデータ転送回路
に関するものである。
ircuit：集積回路）を試験するＩＣテスタなどのテスタ
装置に関し、さらに詳細には、テスタ装置の内部に設置
されてパタンデータの転送を担うパタンデータ転送回路
に関するものである。
【０００２】
【従来の技術】近年、様々な電気機器に用いられる回路
のＩＣ化が急速に進められている。ＩＣ，ＬＳＩ（Larg
e Scale Integrated Circuit；大規模集積回路）といっ
た製品は、抵抗，コンデンサ，トランジスタ等の各素子
の働きを印刷，蒸着等の方法によって形成した回路で実
現されるが、大量生産される各製品間には特性上の多少
のばらつきが生じる。こうしたことから、ＩＣテスタを
用いてＩＣやＬＳＩの特性が所定の規格を満たしている
否かテストすることが行われている。
のＩＣ化が急速に進められている。ＩＣ，ＬＳＩ（Larg
e Scale Integrated Circuit；大規模集積回路）といっ
た製品は、抵抗，コンデンサ，トランジスタ等の各素子
の働きを印刷，蒸着等の方法によって形成した回路で実
現されるが、大量生産される各製品間には特性上の多少
のばらつきが生じる。こうしたことから、ＩＣテスタを
用いてＩＣやＬＳＩの特性が所定の規格を満たしている
否かテストすることが行われている。
【０００３】そこで以下に、ＩＣテスタ内部で利用され
ている従来のパタンデータ転送回路について説明する。
図４は従来の技術によるパタンデータ転送回路１と当該
パタンデータ転送回路１に接続された関連回路を示した
ブロック図である。図示したように、パタンデータ転送
回路１は、ＣＰＵ（Central Processing Unit:中央処理
装置）２，複数のパタンメモリ３，複数のパタン発生回
路４によって構成されている。このパタンデータ転送回
路１は複数の波形整形回路５及び複数のピンエレクトロ
ニクス６と接続されてＤＵＴ（Device Under Test:被測
定デバイス）７の動作をテストする。また、パタンデー
タ転送回路１は後述する記憶装置８及びＲＡＭ（Random
Access Memory：ランダム・アクセス・メモリ）９にも
接続されている。なお、パタンメモリ３，パタン発生回
路４，波形整形回路５，ピンエレクトロニクス６は何れ
もパタン転送回路１の内蔵されているＩＣテスタのテス
タチャンネルの数だけ設けられている。
ている従来のパタンデータ転送回路について説明する。
図４は従来の技術によるパタンデータ転送回路１と当該
パタンデータ転送回路１に接続された関連回路を示した
ブロック図である。図示したように、パタンデータ転送
回路１は、ＣＰＵ（Central Processing Unit:中央処理
装置）２，複数のパタンメモリ３，複数のパタン発生回
路４によって構成されている。このパタンデータ転送回
路１は複数の波形整形回路５及び複数のピンエレクトロ
ニクス６と接続されてＤＵＴ（Device Under Test:被測
定デバイス）７の動作をテストする。また、パタンデー
タ転送回路１は後述する記憶装置８及びＲＡＭ（Random
Access Memory：ランダム・アクセス・メモリ）９にも
接続されている。なお、パタンメモリ３，パタン発生回
路４，波形整形回路５，ピンエレクトロニクス６は何れ
もパタン転送回路１の内蔵されているＩＣテスタのテス
タチャンネルの数だけ設けられている。
【０００４】以下、これら各部の詳細について説明す
る。ＤＵＴ７はＩＣ，ＬＳＩ等であって、ＩＣテスタが
動作チェックを行う際の測定対象である。このＤＵＴ７
の各入出力ピンはテスタチャンネル毎に設けられたピン
エレクトロニクス６にそれぞれ接続されている。次に、
記憶装置８は様々なＤＵＴ７に対応する各種のデバイス
プログラムを予め記憶している。ＣＰＵ２は、指定され
たＤＵＴ７に対応するデバイスプログラムを記憶装置８
から読み出してＲＡＭ９に格納し、このデバイスプログ
ラムに従ってＩＣテスタ内のハードウェア各部を制御す
る。また、ＣＰＵ２は記憶装置８から読み出したアダプ
タボードデータ，パタンデータをそれぞれ内部のＣＰＵ
メモリ２ａ，２ｂ上に一時的に格納する。なお、いま述
べた以外にＣＰＵ２が有する機能については後述する。
る。ＤＵＴ７はＩＣ，ＬＳＩ等であって、ＩＣテスタが
動作チェックを行う際の測定対象である。このＤＵＴ７
の各入出力ピンはテスタチャンネル毎に設けられたピン
エレクトロニクス６にそれぞれ接続されている。次に、
記憶装置８は様々なＤＵＴ７に対応する各種のデバイス
プログラムを予め記憶している。ＣＰＵ２は、指定され
たＤＵＴ７に対応するデバイスプログラムを記憶装置８
から読み出してＲＡＭ９に格納し、このデバイスプログ
ラムに従ってＩＣテスタ内のハードウェア各部を制御す
る。また、ＣＰＵ２は記憶装置８から読み出したアダプ
タボードデータ，パタンデータをそれぞれ内部のＣＰＵ
メモリ２ａ，２ｂ上に一時的に格納する。なお、いま述
べた以外にＣＰＵ２が有する機能については後述する。
【０００５】次に、アダプタボードデータ及びパタンデ
ータについて説明するが、これらは何れもデバイスプロ
グラムの使用するデータである。図５はアダプタボード
データの一例を示している。アダプタボードデータはＤ
ＵＴ７の各入出力ピンに接続されるテスタチャンネルを
指定するためのデータであって、「Pin Group」 ，「Pi
n Name」，「Tester Channel」の各データから成る組が
複数設けられて構成されている。「Pin Group」 はＤＵ
Ｔ７の入出力ピンを属性毎にグループ分けするもので、
データ，アドレス，モード，クロック等のピングループ
が存在している。なお、図５ではアドレス（図中の“AD
DRESS” ）及びデータ（図中の“DATA”）のピングルー
プだけを例示してある。「Pin Name」はＤＵＴ７の各入
出力ピンを識別するために付与された固有の名称であ
る。「Tester Channel」は、ＤＵＴ７の各入出力ピンに
接続されるピンエレクトロニクス６に割り当てられたテ
スタチャンネルを識別するデータである。
ータについて説明するが、これらは何れもデバイスプロ
グラムの使用するデータである。図５はアダプタボード
データの一例を示している。アダプタボードデータはＤ
ＵＴ７の各入出力ピンに接続されるテスタチャンネルを
指定するためのデータであって、「Pin Group」 ，「Pi
n Name」，「Tester Channel」の各データから成る組が
複数設けられて構成されている。「Pin Group」 はＤＵ
Ｔ７の入出力ピンを属性毎にグループ分けするもので、
データ，アドレス，モード，クロック等のピングループ
が存在している。なお、図５ではアドレス（図中の“AD
DRESS” ）及びデータ（図中の“DATA”）のピングルー
プだけを例示してある。「Pin Name」はＤＵＴ７の各入
出力ピンを識別するために付与された固有の名称であ
る。「Tester Channel」は、ＤＵＴ７の各入出力ピンに
接続されるピンエレクトロニクス６に割り当てられたテ
スタチャンネルを識別するデータである。
【０００６】図５に示される最初のアダプタボードデー
タは、「Pin Group」が“ADDRESS”に属しかつ「Pin Na
me」として“Ａ０”が付与されたピンであって、「Test
er Channel」としてテスタチャンネル“１”に対応付け
られる。以下同様に、「PinName」として“Ａ１”〜
“Ａ７”を持つピンは何れも「Pin Group」が“ADDRES
S”に属しており、それぞれ「Tester Channel」として
テスタチャンネル“４，“１０”，“１５”，“３
１”，“４０”，“６０”，“６１”に対応づけられて
いる。また、「Pin Group」 が“DATA”に属しかつ「Pi
n Name」として“Ｄ０”が付与されたピンは「Tester C
hannel」としてテスタチャンネル“８０”に対応付けら
れている。なお、これ以降のデータは図示しないが上記
同様に対応付けがなされている。
タは、「Pin Group」が“ADDRESS”に属しかつ「Pin Na
me」として“Ａ０”が付与されたピンであって、「Test
er Channel」としてテスタチャンネル“１”に対応付け
られる。以下同様に、「PinName」として“Ａ１”〜
“Ａ７”を持つピンは何れも「Pin Group」が“ADDRES
S”に属しており、それぞれ「Tester Channel」として
テスタチャンネル“４，“１０”，“１５”，“３
１”，“４０”，“６０”，“６１”に対応づけられて
いる。また、「Pin Group」 が“DATA”に属しかつ「Pi
n Name」として“Ｄ０”が付与されたピンは「Tester C
hannel」としてテスタチャンネル“８０”に対応付けら
れている。なお、これ以降のデータは図示しないが上記
同様に対応付けがなされている。
【０００７】一方、図６は図５に示したアダプタボード
データに対応するパタンデータの一例を示している。各
パタンデータは“ＨｉＬｏ”，“Ｉ／Ｏ”，“ストロボ
マスク”の３ビットのデータで表現されている。これら
各パタンデータは、それぞれの「Pin Name」に対応する
テスタチャンネルを介してＤＵＴ７のピンに入力される
ドライバ波形の出力レベル（図中の“ＨｉＬｏ”），Ｄ
ＵＴ７から出力される波形の取り込みの有無（図中の
“Ｉ／Ｏ”），取り込まれた波形に対するＨｉｇｈ／Ｌ
ｏｗ判定の有無（図中の“ストロボマスク”）の制御に
用いられる。パタンデータに含まれる各データの持つ値
は以下のように意味付けされている。
データに対応するパタンデータの一例を示している。各
パタンデータは“ＨｉＬｏ”，“Ｉ／Ｏ”，“ストロボ
マスク”の３ビットのデータで表現されている。これら
各パタンデータは、それぞれの「Pin Name」に対応する
テスタチャンネルを介してＤＵＴ７のピンに入力される
ドライバ波形の出力レベル（図中の“ＨｉＬｏ”），Ｄ
ＵＴ７から出力される波形の取り込みの有無（図中の
“Ｉ／Ｏ”），取り込まれた波形に対するＨｉｇｈ／Ｌ
ｏｗ判定の有無（図中の“ストロボマスク”）の制御に
用いられる。パタンデータに含まれる各データの持つ値
は以下のように意味付けされている。
【０００８】 “ＨｉＬｏ” ：“１”→Ｈｉｇｈ， “０”→Ｌｏｗ “Ｉ／Ｏ” ：“１”→インプット，“０”→アウトプット “ストロボマスク”：“１”→判定なし， “０”→判定あり 例えば、「Pin Name」“Ａ０”に対応する「Tester Cha
nnel」“１”には、時間軸方向に“０出力”，“１出
力”，“Ｌ期待”，“１出力”，“１出力”，“Ｈ期
待”，……，といったパタンデータが与えられることに
なる。なお、図６から分かるように、ピングループ“AD
DRESS” に属するテスタチャンネルの“Ｉ／Ｏ”データ
及び“ストロボマスク”データは、全てのテスタチャン
ネルについて時間軸方向に同じデータが使用されること
になる。このように、各ピングループ内の全てのテスタ
チャンネルに共通するパタンを持ったピングループを以
下では「共通ピングループ」と呼ぶことがある。
nnel」“１”には、時間軸方向に“０出力”，“１出
力”，“Ｌ期待”，“１出力”，“１出力”，“Ｈ期
待”，……，といったパタンデータが与えられることに
なる。なお、図６から分かるように、ピングループ“AD
DRESS” に属するテスタチャンネルの“Ｉ／Ｏ”データ
及び“ストロボマスク”データは、全てのテスタチャン
ネルについて時間軸方向に同じデータが使用されること
になる。このように、各ピングループ内の全てのテスタ
チャンネルに共通するパタンを持ったピングループを以
下では「共通ピングループ」と呼ぶことがある。
【０００９】次に、図４に示したパタンメモリ３には図
６に示したテスタチャンネル毎のパタンデータが記憶さ
れる。パタン発生回路４は自身のテスタチャンネルに対
応するパタンメモリ３中のデータに基づいてパタンデー
タ（図６に示した“パタンデータ”を参照）を発生さ
せ、当該テスタチャンネルに対応する波形整形回路５へ
パタンデータを出力する。波形整形回路５はパタン発生
回路４から出力されるパタンデータに応じて、ＤＵＴ７
を試験するのに必要となるドライバ波形を整形して、当
該テスタチャンネルに対応するピンエレクトロニクス６
へ出力する。ピンエレクトロニクス６は、ＤＵＴ７の各
入出力ピンとの間のインターフェイスとして使用される
ＩＣテスタ側の回路であって、ＤＵＴ７の各入出力ピン
に接続される。各ピンエレクトロニクス６は、波形整形
回路５から出力されるドライバ波形をＤＵＴ７の各入力
ピンへ出力するほか、ＤＵＴ７の各出力ピンから出力さ
れる波形の取り込みを行う。
６に示したテスタチャンネル毎のパタンデータが記憶さ
れる。パタン発生回路４は自身のテスタチャンネルに対
応するパタンメモリ３中のデータに基づいてパタンデー
タ（図６に示した“パタンデータ”を参照）を発生さ
せ、当該テスタチャンネルに対応する波形整形回路５へ
パタンデータを出力する。波形整形回路５はパタン発生
回路４から出力されるパタンデータに応じて、ＤＵＴ７
を試験するのに必要となるドライバ波形を整形して、当
該テスタチャンネルに対応するピンエレクトロニクス６
へ出力する。ピンエレクトロニクス６は、ＤＵＴ７の各
入出力ピンとの間のインターフェイスとして使用される
ＩＣテスタ側の回路であって、ＤＵＴ７の各入出力ピン
に接続される。各ピンエレクトロニクス６は、波形整形
回路５から出力されるドライバ波形をＤＵＴ７の各入力
ピンへ出力するほか、ＤＵＴ７の各出力ピンから出力さ
れる波形の取り込みを行う。
【００１０】次に、図７に示すフローチャートに沿って
パタンデータ転送回路１によるパタンデータ転送動作に
ついて説明する。なお以下では、アダプタボードデータ
（図５）のうち、「Pin Name」として“Ａ０”〜“Ａ
７”を持つ各ピンについて、対応するパタンデータ（図
６）を転送する場合について説明する。まず、ＣＰＵ２
はＤＵＴ７に対応するデバイスプログラムを記憶装置８
から読み出してＲＡＭ９に転送するとともに、このデバ
イスプログラムが使用するアダプタボードデータ，パタ
ンデータをそれぞれＣＰＵメモリ２ａ，２ｂに転送して
これらデータを一時的に格納する。
パタンデータ転送回路１によるパタンデータ転送動作に
ついて説明する。なお以下では、アダプタボードデータ
（図５）のうち、「Pin Name」として“Ａ０”〜“Ａ
７”を持つ各ピンについて、対応するパタンデータ（図
６）を転送する場合について説明する。まず、ＣＰＵ２
はＤＵＴ７に対応するデバイスプログラムを記憶装置８
から読み出してＲＡＭ９に転送するとともに、このデバ
イスプログラムが使用するアダプタボードデータ，パタ
ンデータをそれぞれＣＰＵメモリ２ａ，２ｂに転送して
これらデータを一時的に格納する。
【００１１】次に、ＣＰＵ２はＣＰＵメモリ２ａ上のア
ダプタボードデータを参照し、「Pin Name」“Ａ０”に
対応する「Tester Channel」が“１”であることを認識
してテスタチャンネル“１”を選択する（ステップＳ１
１）。次に、ＣＰＵ２はＣＰＵメモリ２ｂ上のパタンデ
ータを参照して「Pin Name」“Ａ０”に対応する“Ｈｉ
Ｌｏ”データを抽出（ステップＳ１２）して、テスタチ
ャンネル“１”に対応するパタンメモリ３へ転送する
（ステップＳ１３）。以下同様にして、ＣＰＵ２はテス
タチャンネル“１”に対応する“Ｉ／Ｏ”データをパタ
ンデータから抽出（ステップＳ１４）してテスタチャン
ネル“１”に対応するパタンメモリ３に転送（ステップ
Ｓ１５）したのち、テスタチャンネル“１”に対応する
“ストロボマスク”データをパタンデータから抽出（ス
テップＳ１６）してテスタチャンネル“１”に対応する
パタンメモリ３に転送する。
ダプタボードデータを参照し、「Pin Name」“Ａ０”に
対応する「Tester Channel」が“１”であることを認識
してテスタチャンネル“１”を選択する（ステップＳ１
１）。次に、ＣＰＵ２はＣＰＵメモリ２ｂ上のパタンデ
ータを参照して「Pin Name」“Ａ０”に対応する“Ｈｉ
Ｌｏ”データを抽出（ステップＳ１２）して、テスタチ
ャンネル“１”に対応するパタンメモリ３へ転送する
（ステップＳ１３）。以下同様にして、ＣＰＵ２はテス
タチャンネル“１”に対応する“Ｉ／Ｏ”データをパタ
ンデータから抽出（ステップＳ１４）してテスタチャン
ネル“１”に対応するパタンメモリ３に転送（ステップ
Ｓ１５）したのち、テスタチャンネル“１”に対応する
“ストロボマスク”データをパタンデータから抽出（ス
テップＳ１６）してテスタチャンネル“１”に対応する
パタンメモリ３に転送する。
【００１２】次いで、ＣＰＵ２は未転送の入出力ピンが
存在するかどうかを判断する（ステップＳ１８）。ここ
ではまだ「Pin Name」“Ａ１”〜“Ａ７”の入出力ピン
に関する処理が残っている（判断結果が“Ｙ”）ことか
ら、ＣＰＵ２はその処理をステップＳ１１に戻して、こ
れら各入出力ピンについて「Pin Name」“Ａ０”の場合
と同様にしてパタンデータの転送動作を実行する。こう
して「Pin Name」“Ａ７”に関するパタンデータ転送処
理が終了（ステップＳ１８の判断結果が“Ｎ”）すれ
ば、指定された一連のパタンデータ転送動作が完了す
る。
存在するかどうかを判断する（ステップＳ１８）。ここ
ではまだ「Pin Name」“Ａ１”〜“Ａ７”の入出力ピン
に関する処理が残っている（判断結果が“Ｙ”）ことか
ら、ＣＰＵ２はその処理をステップＳ１１に戻して、こ
れら各入出力ピンについて「Pin Name」“Ａ０”の場合
と同様にしてパタンデータの転送動作を実行する。こう
して「Pin Name」“Ａ７”に関するパタンデータ転送処
理が終了（ステップＳ１８の判断結果が“Ｎ”）すれ
ば、指定された一連のパタンデータ転送動作が完了す
る。
【００１３】
【発明が解決しようとする課題】以上のように、従来の
パタンデータ転送回路１では、“ＨｉＬｏ”データ，
“Ｉ／Ｏ”データ．“ストロボマスク”データの各々に
ついてデータの読み出し動作及びパタンメモリ３への転
送動作が、選択されたテスタチャンネル毎に順次行われ
ている。そのため、データの転送回数が多くなってしま
って全体の転送時間が長くなるという問題が生じてい
る。本発明は上記の点に鑑みてなされたものであり、そ
の目的は、テスタチャンネル毎のパタンデータ転送処理
を可能な限り並列化して、データの転送回数を減少さ
せ、以て全体の転送時間を短縮することの可能なパタン
データ転送回路を提供することにある。
パタンデータ転送回路１では、“ＨｉＬｏ”データ，
“Ｉ／Ｏ”データ．“ストロボマスク”データの各々に
ついてデータの読み出し動作及びパタンメモリ３への転
送動作が、選択されたテスタチャンネル毎に順次行われ
ている。そのため、データの転送回数が多くなってしま
って全体の転送時間が長くなるという問題が生じてい
る。本発明は上記の点に鑑みてなされたものであり、そ
の目的は、テスタチャンネル毎のパタンデータ転送処理
を可能な限り並列化して、データの転送回数を減少さ
せ、以て全体の転送時間を短縮することの可能なパタン
データ転送回路を提供することにある。
【００１４】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、属性毎にピングループへ
分割される被測定デバイスの各ピンに対してテスタチャ
ンネル及び測定用のパタンデータが割り当てられ、ピン
グループ内の全てのピンのパタンデータが共通のパタン
を持つ共通ピングループが存在し、前記各テスタチャン
ネルに対応する前記各パタンデータを前記テスタチャン
ネル毎に設けたパタンメモリへ転送するパタンデータ転
送回路であって、前記各ピンと前記テスタチャンネルと
の割り当てに基づいて、前記共通ピングループ内の各ピ
ンに割り当てられた全てのテスタチャンネルを示すピン
グループデータを生成する生成手段と、前記共通ピング
ループに割り当てられた前記パタンデータの中から前記
共通のパタンを抽出して、前記ピングループデータで示
される各テスタチャンネルに対応する全ての前記パタン
メモリへ並列して同時に転送する転送手段とを具備する
ことを特徴としている。また、請求項２記載の発明は、
請求項１記載の発明において、前記各パタンメモリは選
択信号によってそれぞれ独立に選択可能に構成されてお
り、前記転送手段は、前記共通のパタンを前記全てのパ
タンメモリへ送出するとともに、前記ピングループデー
タで示される各テスタチャンネルに対応した前記パタン
メモリに対してそれぞれ前記選択信号を送出することを
特徴としている。
めに、請求項１記載の発明は、属性毎にピングループへ
分割される被測定デバイスの各ピンに対してテスタチャ
ンネル及び測定用のパタンデータが割り当てられ、ピン
グループ内の全てのピンのパタンデータが共通のパタン
を持つ共通ピングループが存在し、前記各テスタチャン
ネルに対応する前記各パタンデータを前記テスタチャン
ネル毎に設けたパタンメモリへ転送するパタンデータ転
送回路であって、前記各ピンと前記テスタチャンネルと
の割り当てに基づいて、前記共通ピングループ内の各ピ
ンに割り当てられた全てのテスタチャンネルを示すピン
グループデータを生成する生成手段と、前記共通ピング
ループに割り当てられた前記パタンデータの中から前記
共通のパタンを抽出して、前記ピングループデータで示
される各テスタチャンネルに対応する全ての前記パタン
メモリへ並列して同時に転送する転送手段とを具備する
ことを特徴としている。また、請求項２記載の発明は、
請求項１記載の発明において、前記各パタンメモリは選
択信号によってそれぞれ独立に選択可能に構成されてお
り、前記転送手段は、前記共通のパタンを前記全てのパ
タンメモリへ送出するとともに、前記ピングループデー
タで示される各テスタチャンネルに対応した前記パタン
メモリに対してそれぞれ前記選択信号を送出することを
特徴としている。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本実施形態による
パタンデータ転送回路の構成を示すブロック図であて、
図４に示したものと同じ構成要素については同一の符号
を付してある。図示したパタンデータ転送回路１１で
は、パタン発生回路４が図４に示した波形整形回路５及
びピンエレクトロニクス６を介してＤＵＴ７に接続して
いるほか、ＣＰＵ１２は記憶装置８及びＲＡＭ９に接続
している。ここで、パタンデータの転送動作は図示した
回路のうちのＣＰＵ１２及びチップセレクタ回路２０が
担っている。
実施形態について説明する。図１は、本実施形態による
パタンデータ転送回路の構成を示すブロック図であて、
図４に示したものと同じ構成要素については同一の符号
を付してある。図示したパタンデータ転送回路１１で
は、パタン発生回路４が図４に示した波形整形回路５及
びピンエレクトロニクス６を介してＤＵＴ７に接続して
いるほか、ＣＰＵ１２は記憶装置８及びＲＡＭ９に接続
している。ここで、パタンデータの転送動作は図示した
回路のうちのＣＰＵ１２及びチップセレクタ回路２０が
担っている。
【００１６】ＣＰＵ１２は、ＣＰＵ２（図４）と同じ
く、ＤＵＴ７に対応したデバイスプログラムを記憶装置
８から読み出してＲＡＭ９に転送し、このデバイスプロ
グラムに従ってＩＣテスタ内のハードウェア各部を制御
する。また、ＣＰＵ１２はＣＰＵメモリ２ａに一時的に
格納されたアダプタボードデータをチップセレクタ回路
２０に出力するほか、ＣＰＵ２と同じく、ＣＰＵメモリ
２ｂに一時的に格納しておいたパタンデータをパタンメ
モリ３に出力する。なお、これら以外にＣＰＵ１２が持
つ機能については後述する。パタンメモリ１３は図４に
示したパタンメモリ３と同等の機能を有するとともに、
チップセレクタ回路２０から供給されるチップセレクト
信号ＣＳ信号に従って個別に選択されて、ＣＰＵ１２か
ら送られるパタンデータの全部又は一部が書き込まれ
る。
く、ＤＵＴ７に対応したデバイスプログラムを記憶装置
８から読み出してＲＡＭ９に転送し、このデバイスプロ
グラムに従ってＩＣテスタ内のハードウェア各部を制御
する。また、ＣＰＵ１２はＣＰＵメモリ２ａに一時的に
格納されたアダプタボードデータをチップセレクタ回路
２０に出力するほか、ＣＰＵ２と同じく、ＣＰＵメモリ
２ｂに一時的に格納しておいたパタンデータをパタンメ
モリ３に出力する。なお、これら以外にＣＰＵ１２が持
つ機能については後述する。パタンメモリ１３は図４に
示したパタンメモリ３と同等の機能を有するとともに、
チップセレクタ回路２０から供給されるチップセレクト
信号ＣＳ信号に従って個別に選択されて、ＣＰＵ１２か
ら送られるパタンデータの全部又は一部が書き込まれ
る。
【００１７】チップセレクタ回路２０は、ＣＰＵ１２か
ら出力されるアダプタボードデータに基づいて、“ADDR
ESS” や“DATA”等の各ピングループに含まれるテスタ
チャンネルを示すデータ（以下、「ピングループデー
タ」という）をピングループ毎に生成する。図１では、
チップセレクタ回路２０内部に格納されたピングループ
データを図５に示したアダプタボードデータに対応させ
て模式的に示してある。すなわち、図示したピングルー
プデータは、ピングループ“ADDRESS” に含まれる「Te
ster Channel」としてテスタチャンネル“１”，…，
“６１”があり、ピングループ“DATA”に含まれる「Te
ster Channel」としてテスタチャンネル“８０”，…
…，があることを示している。以上のほかに、チップセ
レクタ回路２０は、選択されたピングループに含まれる
各テスタチャンネルに割り当てられたパタンメモリ４へ
供給するチップセレクト信号ＣＳを制御する。
ら出力されるアダプタボードデータに基づいて、“ADDR
ESS” や“DATA”等の各ピングループに含まれるテスタ
チャンネルを示すデータ（以下、「ピングループデー
タ」という）をピングループ毎に生成する。図１では、
チップセレクタ回路２０内部に格納されたピングループ
データを図５に示したアダプタボードデータに対応させ
て模式的に示してある。すなわち、図示したピングルー
プデータは、ピングループ“ADDRESS” に含まれる「Te
ster Channel」としてテスタチャンネル“１”，…，
“６１”があり、ピングループ“DATA”に含まれる「Te
ster Channel」としてテスタチャンネル“８０”，…
…，があることを示している。以上のほかに、チップセ
レクタ回路２０は、選択されたピングループに含まれる
各テスタチャンネルに割り当てられたパタンメモリ４へ
供給するチップセレクト信号ＣＳを制御する。
【００１８】次に、図２を参照してチップセレクタ回路
２０及びピングループデータの詳細について説明する。
図示したように、チップセレクタ回路２０はアドレス発
生回路２１，メモリ制御回路２２，ピングループメモリ
２３から構成されている。ＣＰＵ１２はアドレス発生回
路２１ないしメモリ制御回路２２に制御命令を送出する
ことで、ＣＰＵメモリ２ａに格納されたアダプタボード
データに基づくアドレス発生回路２１の制御を行うほ
か、ＲＡＭ９に格納されたデバイスプログラムに従って
メモリ制御回路２２を制御する。
２０及びピングループデータの詳細について説明する。
図示したように、チップセレクタ回路２０はアドレス発
生回路２１，メモリ制御回路２２，ピングループメモリ
２３から構成されている。ＣＰＵ１２はアドレス発生回
路２１ないしメモリ制御回路２２に制御命令を送出する
ことで、ＣＰＵメモリ２ａに格納されたアダプタボード
データに基づくアドレス発生回路２１の制御を行うほ
か、ＲＡＭ９に格納されたデバイスプログラムに従って
メモリ制御回路２２を制御する。
【００１９】アドレス発生回路２１はＣＰＵ１２から送
られる制御命令に従ってピングループメモリ２３のアド
レス選択を行う。すなわち、アドレス発生回路２１はア
ダプタボードデータ内の各「Pin Group」（“ADDRES
S”，“DATA”等）に対応するピングループメモリ２３
上のアドレスを生成してそのアドレス値をピングループ
メモリ２３のアドレス端子ＡＤＤに出力する。メモリ制
御回路２２はＣＰＵ１２から送られる制御命令に従って
リードライト信号を生成し、これをピングループメモリ
２３のリードライト端子Ｒ／Ｗへ供給してそのリード／
ライト動作を制御する。
られる制御命令に従ってピングループメモリ２３のアド
レス選択を行う。すなわち、アドレス発生回路２１はア
ダプタボードデータ内の各「Pin Group」（“ADDRES
S”，“DATA”等）に対応するピングループメモリ２３
上のアドレスを生成してそのアドレス値をピングループ
メモリ２３のアドレス端子ＡＤＤに出力する。メモリ制
御回路２２はＣＰＵ１２から送られる制御命令に従って
リードライト信号を生成し、これをピングループメモリ
２３のリードライト端子Ｒ／Ｗへ供給してそのリード／
ライト動作を制御する。
【００２０】ピングループメモリ２３は、リードライト
端子Ｒ／Ｗにライト信号が入力された場合、ＣＰＵ１２
からデータバスＤＢを介してデータ端子ＤＡＴに供給さ
れているアダプタボードデータをピングループデータの
形式に変換し、変換されたピングループデータをアドレ
ス端子ＡＤＤに入力されているアドレス位置に書き込
む。図２にはピングループメモリ２３に書き込まれたピ
ングループデータの形式を模式的に示している。すなわ
ち、ピングループデータは、各テスタチャンネルが「Pi
n Group」 に含まれているか否かを表す２進値を全ての
テスタチャンネル（０，１，…，８０，…）について記
憶している。ここで、テスタチャンネルが「Pin Grou
p」に含まれる場合は“１”が記憶され、含まれていな
い場合は“０”が記憶される。
端子Ｒ／Ｗにライト信号が入力された場合、ＣＰＵ１２
からデータバスＤＢを介してデータ端子ＤＡＴに供給さ
れているアダプタボードデータをピングループデータの
形式に変換し、変換されたピングループデータをアドレ
ス端子ＡＤＤに入力されているアドレス位置に書き込
む。図２にはピングループメモリ２３に書き込まれたピ
ングループデータの形式を模式的に示している。すなわ
ち、ピングループデータは、各テスタチャンネルが「Pi
n Group」 に含まれているか否かを表す２進値を全ての
テスタチャンネル（０，１，…，８０，…）について記
憶している。ここで、テスタチャンネルが「Pin Grou
p」に含まれる場合は“１”が記憶され、含まれていな
い場合は“０”が記憶される。
【００２１】図２に示す例において、ピングループ“AD
DRESS” では「Tester Channel」“０”に対して“０”
が対応づけられていることからこのピングループにテス
タチャンネル“０”は含まれておらず、「Tester Chann
el」“１”に対して“１”が対応づけられていることか
らテスタチャンネル“１”は当該グループに含まれてい
ることを意味する。以下同様に、ピングループ“ADDRES
S” にはテスタチャンネルとして“４”，…，“６１”
が含まれることを示している。また、ピングループ“DA
TA”にはテスタチャンネル“８０”，…，が含まれてい
る。なお、以上のことは図示しないモード，クロック等
の他のピングループについても同様である。
DRESS” では「Tester Channel」“０”に対して“０”
が対応づけられていることからこのピングループにテス
タチャンネル“０”は含まれておらず、「Tester Chann
el」“１”に対して“１”が対応づけられていることか
らテスタチャンネル“１”は当該グループに含まれてい
ることを意味する。以下同様に、ピングループ“ADDRES
S” にはテスタチャンネルとして“４”，…，“６１”
が含まれることを示している。また、ピングループ“DA
TA”にはテスタチャンネル“８０”，…，が含まれてい
る。なお、以上のことは図示しないモード，クロック等
の他のピングループについても同様である。
【００２２】一方、ピングループメモリ２３は、リード
ライト端子Ｒ／Ｗにリード信号が与えられた場合、アド
レス端子ＡＤＤに入力されるアドレス値のアドレスに格
納されているピングループデータをデータ端子ＤＡＴ上
に読み出して各パタンメモリ１３のチップセレクト端子
へ出力する。したがって、例えばピングループ“ADDRES
S” に対応するアドレスがアドレス端子ＡＤＤに与えら
れた場合、当該ピングループのピングループデータの値
が“１”であるテスタチャンネル“１”，…，“６１”
に対応するパタンメモリ１３に対してパタンデータが書
き込まれることになる。
ライト端子Ｒ／Ｗにリード信号が与えられた場合、アド
レス端子ＡＤＤに入力されるアドレス値のアドレスに格
納されているピングループデータをデータ端子ＤＡＴ上
に読み出して各パタンメモリ１３のチップセレクト端子
へ出力する。したがって、例えばピングループ“ADDRES
S” に対応するアドレスがアドレス端子ＡＤＤに与えら
れた場合、当該ピングループのピングループデータの値
が“１”であるテスタチャンネル“１”，…，“６１”
に対応するパタンメモリ１３に対してパタンデータが書
き込まれることになる。
【００２３】次に、図３に示すフローチャートに沿って
パタンデータ転送回路１１によるパタン転送動作につい
て説明する。なお、以下では従来技術について説明した
のと同様に、アダプタボードデータ（図５）のうち、
「Pin Name」として“Ａ０”〜“Ａ７”を持つ各ピンに
ついてパタンデータ（図６）を転送する場合について説
明する。まず、ＣＰＵ１２はＤＵＴ７（図４）に対応す
るデバイスプログラムを記憶装置８からＲＡＭ９に転送
するとともに、このデバイスプログラムが使用するアダ
プタボードデータ及びパタンデータをそれぞれＣＰＵメ
モリ２ａ，２ｂに転送してこれらデータを一時的に記憶
する。
パタンデータ転送回路１１によるパタン転送動作につい
て説明する。なお、以下では従来技術について説明した
のと同様に、アダプタボードデータ（図５）のうち、
「Pin Name」として“Ａ０”〜“Ａ７”を持つ各ピンに
ついてパタンデータ（図６）を転送する場合について説
明する。まず、ＣＰＵ１２はＤＵＴ７（図４）に対応す
るデバイスプログラムを記憶装置８からＲＡＭ９に転送
するとともに、このデバイスプログラムが使用するアダ
プタボードデータ及びパタンデータをそれぞれＣＰＵメ
モリ２ａ，２ｂに転送してこれらデータを一時的に記憶
する。
【００２４】次に、ＣＰＵ１２はＣＰＵメモリ２ａに格
納されたアダプタボードデータに基づいてアドレス発生
回路２１に制御命令を送出し、次に述べる動作を行わせ
る。すなわち、アドレス発生回路２１はピングループ
“ADDRESS” に対応するピングループメモリ２３上のア
ドレスを発生させ、このアドレスのアドレス値をピング
ループメモリ２３のアドレス端子ＡＤＤに出力する。ま
た、ＣＰＵ１２はＲＡＭ９上に格納してあるデバイスプ
ログラムに従ってメモリ制御回路２２に制御命令を送出
し、メモリ制御回路２２に対してピングループメモリ２
３のリードライト端子Ｒ／Ｗへライト信号を送出するよ
うに指示する。さらに、ＣＰＵ１２はＣＰＵメモリ２ａ
に格納されているアダプタボードデータをデータバスＤ
Ｂ上に送出する。以上によって、ピングループメモリ２
３は与えられたアダプタボードデータをピングループデ
ータに変換してピングループ“ADDRESS” に対応するア
ドレス位置に書き込む。
納されたアダプタボードデータに基づいてアドレス発生
回路２１に制御命令を送出し、次に述べる動作を行わせ
る。すなわち、アドレス発生回路２１はピングループ
“ADDRESS” に対応するピングループメモリ２３上のア
ドレスを発生させ、このアドレスのアドレス値をピング
ループメモリ２３のアドレス端子ＡＤＤに出力する。ま
た、ＣＰＵ１２はＲＡＭ９上に格納してあるデバイスプ
ログラムに従ってメモリ制御回路２２に制御命令を送出
し、メモリ制御回路２２に対してピングループメモリ２
３のリードライト端子Ｒ／Ｗへライト信号を送出するよ
うに指示する。さらに、ＣＰＵ１２はＣＰＵメモリ２ａ
に格納されているアダプタボードデータをデータバスＤ
Ｂ上に送出する。以上によって、ピングループメモリ２
３は与えられたアダプタボードデータをピングループデ
ータに変換してピングループ“ADDRESS” に対応するア
ドレス位置に書き込む。
【００２５】次に、ＣＰＵ１２はアドレス発生回路２１
に対してピングループ“ADDRESS”に対応するアドレス
値を引き続き発生するように指示するとともに、メモリ
制御回路２２からピングループメモリ２３のリードライ
ト端子Ｒ／Ｗにリード信号を出力させるように制御す
る。これにより、ピングループメモリ２３はピングルー
プ“ADDRESS” に関するピングループデータを読み出し
てデータ端子ＤＡＴに出力する。一方、ＣＰＵ１２はＣ
ＰＵ２ａに格納されているアダプタボードデータを参照
してピングループ“ADDRESS” に含まれているテスタチ
ャンネル“１”，…，“６１”を選択する（ステップＳ
１）。
に対してピングループ“ADDRESS”に対応するアドレス
値を引き続き発生するように指示するとともに、メモリ
制御回路２２からピングループメモリ２３のリードライ
ト端子Ｒ／Ｗにリード信号を出力させるように制御す
る。これにより、ピングループメモリ２３はピングルー
プ“ADDRESS” に関するピングループデータを読み出し
てデータ端子ＤＡＴに出力する。一方、ＣＰＵ１２はＣ
ＰＵ２ａに格納されているアダプタボードデータを参照
してピングループ“ADDRESS” に含まれているテスタチ
ャンネル“１”，…，“６１”を選択する（ステップＳ
１）。
【００２６】次いで、ＣＰＵ１２はＣＰＵメモリ２ｂに
格納されているパタンデータを参照して、ピングループ
“ADDRESS” に含まれるテスタチャンネルのうち、テス
タチャンネル“１”に関する“Ｉ／Ｏ”データ（図６を
参照）を読み出す（ステップＳ２）。次に、ＣＰＵ１２
は全てのパタンメモリ１３に対してステップＳ２で読み
出した“Ｉ／Ｏ”データを各パタンメモリ中の“Ｉ／
Ｏ”データ格納領域へ並列的に出力する。これによっ
て、チップセレクタ回路２０がチップセレクト信号ＣＳ
で選択しているパタンメモリ１３に対してだけ“Ｉ／
Ｏ”データが転送されることになる（ステップＳ３）。
なお、“Ｉ／Ｏ”データは全てのテスタチャンネルに共
通であるため、ステップＳ２においてテスタチャンネル
“１”以外の他のテスタチャンネルの“Ｉ／Ｏ”データ
を読み出しても良い。
格納されているパタンデータを参照して、ピングループ
“ADDRESS” に含まれるテスタチャンネルのうち、テス
タチャンネル“１”に関する“Ｉ／Ｏ”データ（図６を
参照）を読み出す（ステップＳ２）。次に、ＣＰＵ１２
は全てのパタンメモリ１３に対してステップＳ２で読み
出した“Ｉ／Ｏ”データを各パタンメモリ中の“Ｉ／
Ｏ”データ格納領域へ並列的に出力する。これによっ
て、チップセレクタ回路２０がチップセレクト信号ＣＳ
で選択しているパタンメモリ１３に対してだけ“Ｉ／
Ｏ”データが転送されることになる（ステップＳ３）。
なお、“Ｉ／Ｏ”データは全てのテスタチャンネルに共
通であるため、ステップＳ２においてテスタチャンネル
“１”以外の他のテスタチャンネルの“Ｉ／Ｏ”データ
を読み出しても良い。
【００２７】同様にして、ＣＰＵ１２はＣＰＵメモリ２
ｂに格納されているパタンデータを参照して、ピングル
ープ“ADDRESS” に含まれるテスタチャンネルのうち、
テスタチャンネル“１”に関する“ストロボマスク”デ
ータを読み出す（ステップＳ４）。次に、ＣＰＵ１２は
全てのパタンメモリ１３に対してステップＳ４で読み出
した“ストロボマスク”データを各パタンメモリ中の
“ストロボマスク”データ格納領域へ並列的に出力す
る。これによって、チップセレクタ回路２０がチップセ
レクト信号ＣＳで選択しているパタンメモリ１３に対し
てだけ“ストロボマスク”データが転送されることにな
る（ステップＳ５）。なお、“Ｉ／Ｏ”データの場合と
同様に、“ストロボマスク”データは全てのテスタチャ
ンネルに共通であるため、ステップＳ４においてテスタ
チャンネル“１”以外の他のテスタチャンネルの“スト
ロボマスク”データを読み出しても良い。
ｂに格納されているパタンデータを参照して、ピングル
ープ“ADDRESS” に含まれるテスタチャンネルのうち、
テスタチャンネル“１”に関する“ストロボマスク”デ
ータを読み出す（ステップＳ４）。次に、ＣＰＵ１２は
全てのパタンメモリ１３に対してステップＳ４で読み出
した“ストロボマスク”データを各パタンメモリ中の
“ストロボマスク”データ格納領域へ並列的に出力す
る。これによって、チップセレクタ回路２０がチップセ
レクト信号ＣＳで選択しているパタンメモリ１３に対し
てだけ“ストロボマスク”データが転送されることにな
る（ステップＳ５）。なお、“Ｉ／Ｏ”データの場合と
同様に、“ストロボマスク”データは全てのテスタチャ
ンネルに共通であるため、ステップＳ４においてテスタ
チャンネル“１”以外の他のテスタチャンネルの“スト
ロボマスク”データを読み出しても良い。
【００２８】次いで、ＣＰＵ１２はＣＰＵメモリ２ａに
格納されているアダプタボードデータを参照して、ピン
グループ“ADDRESS” に含まれるテスタチャンネルの中
から何れかのテスタチャンネルを選択する（ステップＳ
６）。そこで、ＣＰＵ１２はテスタチャンネルとしてま
ずテスタチャンネル“１”を選択するとともに、チップ
セレクタ回路２０に対して制御命令を送出して、テスタ
チャンネル“１”に対応したパタンメモリ１３のチップ
セレクト信号ＣＳだけを有効化させる。次に、ＣＰＵ１
２はＣＰＵメモリ２ｂに格納されているパタンデータか
らテスタチャンネル“１”に関する“Ｈｉｌｏ”データ
を抽出する（ステップＳ７）。次に、ＣＰＵ１２はチッ
プセレクト信号ＣＳで選択されているテスタチャンネル
“１”対応のパタンメモリ１３に対して、ステップＳ６
で読み出した“ＨｉＬｏ”データを転送する（ステップ
Ｓ８）。
格納されているアダプタボードデータを参照して、ピン
グループ“ADDRESS” に含まれるテスタチャンネルの中
から何れかのテスタチャンネルを選択する（ステップＳ
６）。そこで、ＣＰＵ１２はテスタチャンネルとしてま
ずテスタチャンネル“１”を選択するとともに、チップ
セレクタ回路２０に対して制御命令を送出して、テスタ
チャンネル“１”に対応したパタンメモリ１３のチップ
セレクト信号ＣＳだけを有効化させる。次に、ＣＰＵ１
２はＣＰＵメモリ２ｂに格納されているパタンデータか
らテスタチャンネル“１”に関する“Ｈｉｌｏ”データ
を抽出する（ステップＳ７）。次に、ＣＰＵ１２はチッ
プセレクト信号ＣＳで選択されているテスタチャンネル
“１”対応のパタンメモリ１３に対して、ステップＳ６
で読み出した“ＨｉＬｏ”データを転送する（ステップ
Ｓ８）。
【００２９】次いで、ＣＰＵ１２は未転送の入出力ピン
が存在するかどうか判断する（ステップＳ９）。ここで
はまだテスタチャンネル“４”〜“６１”に関する処理
が残っている（判断結果が“Ｙ”）ことから、ＣＰＵ１
２はその処理をステップＳ６に戻して残りのテスタチャ
ンネルについてテスタチャンネル“１”と同様に“Ｈｉ
Ｌｏ”データの転送を行ってゆく。こうしてテスタチャ
ンネル“６１”について“ＨｉＬｏ”データの転送が終
了する（ステップＳ９の判断結果が“Ｎ”）と選択され
たピングループ“ADDRESS” に関する一連のパタンデー
タ転送動作が完了したことになる。
が存在するかどうか判断する（ステップＳ９）。ここで
はまだテスタチャンネル“４”〜“６１”に関する処理
が残っている（判断結果が“Ｙ”）ことから、ＣＰＵ１
２はその処理をステップＳ６に戻して残りのテスタチャ
ンネルについてテスタチャンネル“１”と同様に“Ｈｉ
Ｌｏ”データの転送を行ってゆく。こうしてテスタチャ
ンネル“６１”について“ＨｉＬｏ”データの転送が終
了する（ステップＳ９の判断結果が“Ｎ”）と選択され
たピングループ“ADDRESS” に関する一連のパタンデー
タ転送動作が完了したことになる。
【００３０】以上のように、本実施形態においては、選
択されたピングループに含まれる全てのテスタチャンネ
ルを対象として“Ｉ／Ｏ”データ及び“ストロボマス
ク”データを並列して同時に転送する処理と、当該ピン
グループに含まれる各テスタチャンネルについて“Ｈｉ
Ｌｏ”データを個別的に順次転送する処理を組み合わせ
ている。つまり、本実施形態では従来のように選択され
たテスタチャンネル毎に全てのパタンデータ（“ＨｉＬ
ｏ”，“Ｉ／Ｏ”，“ストロボマスク”）を逐次的に転
送してゆく必要がない。したがって、本実施形態によれ
ば、転送回数が多くなって転送時間が長くなるという従
来の問題が解消され、パタンデータ転送に要する全体の
転送時間を短縮することができる。
択されたピングループに含まれる全てのテスタチャンネ
ルを対象として“Ｉ／Ｏ”データ及び“ストロボマス
ク”データを並列して同時に転送する処理と、当該ピン
グループに含まれる各テスタチャンネルについて“Ｈｉ
Ｌｏ”データを個別的に順次転送する処理を組み合わせ
ている。つまり、本実施形態では従来のように選択され
たテスタチャンネル毎に全てのパタンデータ（“ＨｉＬ
ｏ”，“Ｉ／Ｏ”，“ストロボマスク”）を逐次的に転
送してゆく必要がない。したがって、本実施形態によれ
ば、転送回数が多くなって転送時間が長くなるという従
来の問題が解消され、パタンデータ転送に要する全体の
転送時間を短縮することができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
被測定デバイスの各ピンとテスタチャンネルの割り当て
に基づき、ピングループ内の全てのピンのパタンデータ
が共通のパタンを持つ共通ピングループについて、当該
共通ピングループ内の各ピンに割り当てられた全てのテ
スタチャンネルを示すピングループデータを生成し、こ
の共通ピングループに割り当てられたパタンデータの中
から共通するパタンを抽出して、抽出されたパタンをピ
ングループデータが示す各テスタチャンネルに対応した
全パタンメモリへ並列的に同時転送している。こうした
並列転送処理によって、パタンデータの転送回数が減少
し、パタンデータ全体の転送時間を短縮させることが可
能となる。
被測定デバイスの各ピンとテスタチャンネルの割り当て
に基づき、ピングループ内の全てのピンのパタンデータ
が共通のパタンを持つ共通ピングループについて、当該
共通ピングループ内の各ピンに割り当てられた全てのテ
スタチャンネルを示すピングループデータを生成し、こ
の共通ピングループに割り当てられたパタンデータの中
から共通するパタンを抽出して、抽出されたパタンをピ
ングループデータが示す各テスタチャンネルに対応した
全パタンメモリへ並列的に同時転送している。こうした
並列転送処理によって、パタンデータの転送回数が減少
し、パタンデータ全体の転送時間を短縮させることが可
能となる。
【図１】 本発明の一実施形態によるパタンデータ転送
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】 同パタンデータ転送回路内のチップセレクタ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】 同パタンデータ転送回路が行うパタンデータ
転送動作の手順を示すフローチャートである。
転送動作の手順を示すフローチャートである。
【図４】 従来技術によるパタンデータ転送回路と当該
パタンデータ転送回路に接続された関連回路を示すブロ
ック図である。
パタンデータ転送回路に接続された関連回路を示すブロ
ック図である。
【図５】 アダプタボードデータの一構成例を示す説明
図である。
図である。
【図６】 パタンデータの一構成例を示す説明図であ
る。
る。
【図７】 図４に示した従来のパタンデータ転送回路が
行うパタンデータ転送動作の手順を示すフローチャート
である。
行うパタンデータ転送動作の手順を示すフローチャート
である。
２ａ，２ｂ…ＣＰＵメモリ、４…パタン発生回路、５…
波形整形回路、６…ピンエレクトロニクス、７…ＤＵ
Ｔ、８…記憶装置、９…ＲＡＭ、１２…ＣＰＵ、１３…
パタンメモリ、２０…チップセレクタ回路、２１…アド
レス発生回路、２２…メモリ制御回路、２３…ピングル
ープメモリ
波形整形回路、６…ピンエレクトロニクス、７…ＤＵ
Ｔ、８…記憶装置、９…ＲＡＭ、１２…ＣＰＵ、１３…
パタンメモリ、２０…チップセレクタ回路、２１…アド
レス発生回路、２２…メモリ制御回路、２３…ピングル
ープメモリ
Claims (2)
- 【請求項１】 属性毎にピングループへ分割される被測
定デバイスの各ピンに対してテスタチャンネル及び測定
用のパタンデータが割り当てられ、ピングループ内の全
てのピンのパタンデータが共通のパタンを持つ共通ピン
グループが存在し、前記各テスタチャンネルに対応する
前記各パタンデータを前記テスタチャンネル毎に設けた
パタンメモリへ転送するパタンデータ転送回路であっ
て、 前記各ピンと前記テスタチャンネルとの割り当てに基づ
いて、前記共通ピングループ内の各ピンに割り当てられ
た全てのテスタチャンネルを示すピングループデータを
生成する生成手段と、 前記共通ピングループに割り当てられた前記パタンデー
タの中から前記共通のパタンを抽出して、前記ピングル
ープデータで示される各テスタチャンネルに対応する全
ての前記パタンメモリへ並列して同時に転送する転送手
段とを具備することを特徴とするパタンデータ転送回
路。 - 【請求項２】 前記各パタンメモリは選択信号によって
それぞれ独立に選択可能に構成されており、 前記転送手段は、前記共通のパタンを前記全てのパタン
メモリへ送出するとともに、前記ピングループデータで
示される各テスタチャンネルに対応した前記パタンメモ
リに対してそれぞれ前記選択信号を送出することを特徴
とする請求項１記載のパタンデータ転送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10216292A JP2000046916A (ja) | 1998-07-30 | 1998-07-30 | パタンデータ転送回路 |
| US09/362,975 US6412087B1 (en) | 1998-07-30 | 1999-07-28 | Pattern data transfer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10216292A JP2000046916A (ja) | 1998-07-30 | 1998-07-30 | パタンデータ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000046916A true JP2000046916A (ja) | 2000-02-18 |
Family
ID=16686259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10216292A Pending JP2000046916A (ja) | 1998-07-30 | 1998-07-30 | パタンデータ転送回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6412087B1 (ja) |
| JP (1) | JP2000046916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010043972A (ja) * | 2008-08-13 | 2010-02-25 | Yokogawa Electric Corp | 半導体試験装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060057573A1 (en) * | 2002-02-15 | 2006-03-16 | Somalogic, Inc | Methods and reagents for detecting target binding by nucleic acid ligands |
| US6545790B2 (en) * | 1999-11-08 | 2003-04-08 | Ralph W. Gerchberg | System and method for recovering phase information of a wave front |
| US7032145B1 (en) * | 2001-06-14 | 2006-04-18 | Inovys Corporation | System for dynamic re-allocation of test pattern data for parallel and serial test data patterns |
| US7206910B2 (en) * | 2002-12-17 | 2007-04-17 | Oracle International Corporation | Delta object replication system and method for clustered system |
| US7100098B2 (en) * | 2003-06-12 | 2006-08-29 | Agilent Technologies, Inc. | Systems and methods for testing performance of an electronic device |
| KR101149887B1 (ko) * | 2004-04-01 | 2012-06-11 | 삼성전자주식회사 | 멀티 채널 메모리 카드 및 그것의 제어 방법 |
| EP2206008B1 (en) * | 2007-11-02 | 2015-01-21 | Wavefront Analysis Inc. | Light microscope with novel digital method to achieve super-resolution |
| CN102571478B (zh) * | 2010-12-31 | 2016-05-25 | 上海宽惠网络科技有限公司 | 服务器 |
| CN103454587A (zh) * | 2012-05-30 | 2013-12-18 | 路华科技(深圳)有限公司 | 四通道锂离子电池自动测试仪 |
Family Cites Families (6)
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|---|---|---|---|---|
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Also Published As
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|---|---|
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