CN1134671C - 在集成电路检测中识别接触错误的装置 - Google Patents

Abstract

在集成电路检测中用于识别接触错误的装置，具有多个从集成电路的外壳伸出的管脚，管脚与集成电路的半导体主体上各自的焊点相连接，在各焊点和集成电路的输入端之间的线路上有拉上装置或拉下装置，如果在检测中所属的管脚没有接触，该装置通过保持电流的注入使焊点保持在高或低电势上，避免启动与管脚相连接的电路部分，拉上装置含有第一P沟道MOS晶体管，其位于具有输入缓冲器所在的线路的焊点和一个高电势之间，并且在其栅极施加电压。拉下装置含有第一N沟道MOS晶体管，其位于具有输入缓冲器所在的线路的焊点和低电势之间，且在其栅极施加反向的电压。

Description

在集成电路检测中识别接触错误的装置

技术领域

在集成电路检测中识别接触错误的装置，该集成电路具有多个从集成电路的外壳伸出的管脚，该管脚是分别与集成电路的半导体主体上的焊点相连接的。

背景技术

集成电路，例如尤其是存储器组件，在设备例如个人计算机中使用之前应该进行无异议的功能性测试。现在尤其是在存储器组件中，例如在SDRAM中，多数的控制输入端启动为“低”，也就是说，当在控制输入端存在低或者没有电势时，该控制输入端是启动。

如果在检测器或者在“熔炉内燃烧”(Burn-In-Ofen)中出现接触问题，即不是所有的的管脚都是接触的，含有不接触的管脚的电路能够存在于该集成电路，例如启动的电路中。尤其是在烧焊处理中导致错误的测量结果。

这意味着，在进行完检测器的集成电路检测之后以错误的方式作为“合格”或者能够进行无异议的划分，或者此集成电路含有部分的错误，或者必需评定为“不合格”。

以此进行了试验，在集成电路放入检测器之前将管脚从集成电路上断开。此与断开的管脚的连接能够在检测器中自动的变为不接触。以此多个这样的集成电路评定为“合格”，因为具有断开的管脚的控制输入端是启动“低”的，并且以此在检测器内部例如保持是启动的。

上述的问题在所谓的TSOP-组件(TSOP＝薄小输出线包)中的集成电路中更加明显，也就该组件具有特别平的形式。这表示随着组件的更加小型化，检测就存在更高的要求。为了克服这种困难已经考虑到以此方式避免在检测器中的接触问题，该TSOP组件还在“不弯曲的”状态时就进行检测，也就是在插入到检测器中，在管脚调整和成型之前。以此能够达到管脚的改善的接触。然而这要求在检测器中预先含有特殊的插座，这使检测过程复杂并且费用昂贵。另外还示出了在管脚的不弯曲状态检测TSOP组件时还能够出现错误，以致该组件被分配了评定“合格”，或者其在检测器中并不是所有希望的管脚是接触的。

发明内容

本发明的任务是提供在集成电路的检测中识别接触错误的装置，其能够克服上述的困难并且保证可靠性，只有此集成电路被分配了“合格”时，该电路才能够进行功能性检测。

此任务在开头所述方式的装置中通过分别在焊点和集成电路之间的拉上(Pull-up)和拉下(Pull-down)装置进行解决，该装置通过输入保持电流使焊点保持在高的或者低的电势上。如果在检测时所属的管脚没有接触，与管脚相连接的电路部分避免了启动。

根据本发明，在集成电路检测中用于识别接触错误的装置，具有多个从集成电路的外壳伸出的管脚，该管脚与集成电路的半导体主体上的各自的焊点相连接，其特征在于，在各个焊点和集成电路的输入端之间的线路上存在拉上装置或者拉下装置，如果在检测中所属的管脚没有接触，该装置通过保持电流的注入使焊点保持在高的或者低的电势上，以致与管脚相连接的电路部分的启动被避免，其中该拉上装置含有一个第一P-沟道-MOS-晶体管，其位于具有输入缓冲器所在的线路的焊点和一个高电势之间，并且在其栅极施加一个电压。该拉下装置含有一个第一N-沟道-MOS-晶体管，其位于具有输入缓冲器所在的线路的焊点和一个低电势之间，并且在其栅极施加一个反向的电压。

本发明的基础是出自于现有技术：采取代替检测器上本身的措施的另外的改善，使该改善不够使管脚通过检测器可靠地接触，该检测能够通过一个在集成电路中的拉上以及拉下装置进行。即拉上装置使不接触的管脚的电势上升，以致该管脚是启动“低的”，不再作为启动的进行评定。如果在检测器中只有一个管脚是不接触的，保证了此管脚处于高电势中，以使其在检测过程中由启动过渡到不启动的状态，避免了所连接的电路的一个启动。该拉下装置相对于拉上装置是“镜象的”工作：其示出了一个与不接触的管脚相连接的焊点的电势是处于低电势的，避免了平时在高电势启动的所连接的电路的启动。

在一个组件上，与不接触的管脚相连接的焊点通过拉上装置或者拉下装置保持在高的或者低的电势，该组件在检测器中没有另外作为“不合格”识别，以致可靠保证了合格组件的质量。

组件输入端的输入-漏电流-特有是已知非常窄的，并且此时相对于标准-EDO-DRAM的±10μA是位于±1μA的范围内的。在每一个输入端焊点的“激变”(bleader)几乎是不可能的，因为用户侧的最大公差泄电流位于10nA的范围内。以此该拉上装置或者拉下装置在检测模式或者烧焊-模式和/或在组件的接通阶段期间是处于第一启动状态，其中该电流选择得如此大，没有接触的不希望的切换，可靠地阻止了与焊点相连接的输入电路，而不会干扰组件的功能。在正常工作时，该拉上装置或者拉下装置或者弯曲的地断开或者处于第二种启动状态，其中它的电流小于第一种状态并且如此被测量，该组件的正常功能是不会受影响的并且在计算机系统中输入泄电流的总和没有超过一个合理的范围。

附图说明

下面借助于附图详细解释本发明。

图1示出了一个集成电路以及一个组件的俯视图，

图2示出了图1的组件的一个单元，

图3和4示出了本发明的装置的两个不同的实施例，

图5示出了在本发明的装置中的与不接触的管脚相连接的焊点的电压曲线图。

具体实施方式

图1示出了一个半导体主体(硅芯片)1的俯视图，在该半导体主体上含有焊点2，其例如由A1组成并且在半导体主体1(参见图1中的右侧焊点2)中与保护结构3和一个输入或者输入/输出缓冲器4相连接。在缓冲器4上在半导体主体1中还连接了另外一个电路，以使在半导体主体1中总共实现一个集成电路。

焊点2的接触是通过管脚5实现的，该管脚是由例如一个标准的铜制导线框或者以LOC安装技术(LOC＝Lead On Chip)构成。在LOC安装技术中属于管脚的导线一直延伸到半导体主体1，并且由此通过一个粘结带6分开。随后金连接线7将导线框或者管脚5与焊点2相连接。

通过管脚5，该半导体主体1或者其中构成的集成电路被传输了一个高的电势VDD或者VCC和一个低的电势VSS。

具有焊点2、连接线7和管脚或者导线的终端的半导体主体1随后在一个塑料物质8中由例如环氧树脂填充。

另外为了明了，在图1中只示出了一个管脚5，并且半导体主体1以及焊点2、连接线7、在半导体主体1中构成的保护结构3和同样在半导体主体中构成的缓冲器4与导线和管脚的里面部分一样以实线表示，而此部分在所示出的俯视图中是看不见的。

如图1所示，此组件(自然具有非常多的管脚)处于一个检测器中，其中管脚5的自由端被施加检测电压。因为现有的存储器组件，例如SDRAM具有大多数的“启动低”的输入端，在检测器中与不接触的管脚或者焊点2相连接的电路保持在集成电路，例如启动的电路中，以致在检测器中可能的错误没有能够被识别，并且作为“不合格”评定的集成电路作为“合格”进行分级。

为了克服此困难在本发明的装置中含有一个拉上或者拉下装置和9(参考图2)，其能够设置在焊点2和由二极管构成的保护结构3之间或者在保护结构3和缓冲器4之间(如图2所示)。该拉上或者拉下装置9能够在此在选择含有的电阻14或者其他的组件，例如N-波形件，和可能的节点K之前和/或之后，连接在焊点2与缓冲器4之间的线路上。此拉上或者拉下装置9的作用是如果属于此焊点2的管脚5在检测器中没有接触时，将所属的焊点2保持在高或者低的电势上，以使可靠地避免与此焊点2或者相应的缓冲器4相连接的电路的启动。

该装置9具有至少三个端子：其在拉上装置中含有一个高的供电电压VCC或者VDD，在拉下装置中含有一个低的供电电压VSS，以及在拉上装置和拉下装置中含有一个构成在半导体主体1中的集成电路的“控制信号”A。

图3示出了一个拉上装置的实现：一个第一P-沟道-MOS-晶体管MP1与焊点2和缓冲器4之间的第一节点在保护结构3之前或者之后相连接，该保护结构能够含有自身的电阻。因为该装置相对于保护结构3是任意的，其能够在图3中省去。MOS晶体管MP1的另一个端子位于高电势VCC或者VDD上。信号A传导到MOS晶体管MP1的栅极。

在可能的情况下还能够含有一个第二P-沟道-MOS-晶体管MP2，其位于高电势VDD或者VCC与和缓冲器4相连接的线路的焊点2之间，并且在其栅极上施加一个低电势VSS。

图4示出了一个具有第一N-沟道-MOS晶体管MN1的拉下装置，该晶体管在低电势VSS和与缓冲器4相连接的导线的焊点2之间连接在保护结构3(图4同样未示出)之前或者之后，并且在栅极上通过反向器10施加信号A。

可能的或者优选的另外一个第二N-沟道-MOS-晶体管MN2能够同样位于低电势VSS和与缓冲器4相连接的导线的焊点2之间。此第二MOS-晶体管MN2在栅极上施加一个高电势VDD或者VCC。

在图3或者4中去除了图2中明显的电阻和节点。它们自然也能够在此存在。

下面借助于图5详细解释拉上或者拉下装置9的工作。

在施加一个供电电压VCC时，此电压在“功率-上升-阶段”11的上升是相对非常快的，而电压A只是缓慢地上升。在此第一状态中，A表示低的，第一P-沟道-MOS晶体管MP1(图3)是导通的。由此在拉上装置和拉下装置中流过大约10μA的保持电流Ih1。同样对于检测模式或者烧焊-模式13，电压A急速下降。而在正常工作12期间，电压A是高的，以致第一P-沟道-MOS-晶体管MP1或者第一N-沟道-MOS-晶体管MN1分别断开。

如果在拉上装置或者拉下装置中还含有一个第二MOS-晶体管MP2或者MN2，如果电压A是低的，两个晶体管MP1、MP2或者MN1、MN2在第一种状态(功率-上升-阶段11，检测模式13)中是成对导通的。该保持电流然后由晶体管MP1或者MN1的保持电流Ih1和各个第二晶体管MP2或者MN2的大约5nA的保持电流的总和构成。在第二种状态(正常工作12)中，各个第二晶体管MP2和MN2导通，而第一晶体管MP1和MP2断开。然后在此保持电流Ih2处于5nA的数量级。

对于各个第二晶体管MP2或者MN2，P-沟道-晶体管可能地也能够具有较小的栅极长度，其栅极同样施加高电压VCC或者VDD，或者电阻(对于拉上装置)或者N-沟道-晶体管具有较小的栅极长度，其栅极被施加VSS，或者同样的电阻。

该拉上装置尤其适合于SDRAM，例如CS、WE、CAS、U/L DQM、A0到13、CLK的输入端。对应的是拉下装置尤其适合于SDRAM的输入端CKE。

Claims (5)

1.在集成电路检测中用于识别接触错误的装置，具有多个从集成电路的外壳(8)伸出的管脚(5)，该管脚与集成电路的半导体主体(1)上的各自的焊点(2)相连接，其特征在于，在各个焊点(2)和集成电路的输入端之间的线路上存在拉上装置或者拉下装置(9)，如果在检测中所属的管脚(5)没有接触，该装置通过保持电流的注入使焊点(2)保持在高的或者低的电势上，以致与管脚(5)相连接的电路部分的启动被避免，其中该拉上装置含有一个第一P-沟道-MOS-晶体管(MP1)，其位于具有输入缓冲器(4)所在的线路的焊点(2)和一个高电势(VDD、VCC)之间，并且在其栅极施加一个电压(A)。该拉下装置含有一个第一N-沟道-MOS-晶体管(MN1)，其位于具有输入缓冲器(4)所在的线路的焊点(2)和一个低电势(VSS)之间，并且在其栅极施加一个反向的电压(A)。

2.如权利要求1的装置，其特征在于，该拉上装置另外含有一个第二P-沟道-MOS-晶体管(MP2)，其位于具有输入缓冲器(4)所在的线路的焊点(2)和一个高电势(VDD、VCC)之间，并且在其栅极施加一个低电势(VSS)。

3.如权利要求1的装置，其特征在于，该拉下装置另外含有一个第二N-沟道-MOS-晶体管(MN2)，其位于具有输入缓冲器(4)所在的线路的焊点(2)和一个低电势(VSS)之间，并且在其栅极施加一个高电势(VDD、VCC)。

4.如权利要求1的装置，其特征在于，含有一个与第一晶体管并联的电阻。

5.如权利要求1到4之一的装置，其特征在于，在焊点(2)和集成电路的输入端之间在拉上或者拉下装置之前和/或之后含有电阻(14)和/或节点(K)。

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