JPS6182255A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPS6182255A JPS6182255A JP59204833A JP20483384A JPS6182255A JP S6182255 A JPS6182255 A JP S6182255A JP 59204833 A JP59204833 A JP 59204833A JP 20483384 A JP20483384 A JP 20483384A JP S6182255 A JPS6182255 A JP S6182255A
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- JP
- Japan
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- level
- node
- input
- msb
- circuit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ集積回路に係り、特に本来有する
記憶容量のうち部分的に不良が存在するがこの不良部を
含まない半分側が良品である場合にそれを１容量製品と
して活用する集積回路に関する。
記憶容量のうち部分的に不良が存在するがこの不良部を
含まない半分側が良品である場合にそれを１容量製品と
して活用する集積回路に関する。
メモリ東積回路の高集積化に伴ないメモリ容量の大容量
化が進んでいる。この大容量化に伴なってメモリのビッ
ト不良を救済する必要性が増し、ビット不良救済技術と
して冗長方法があるが、この冗長技術の採用の有無に拘
らずメモリ容量のうちの半分側が正常（良品）であれば
これをｉ容量製品として救済する方法もある。
化が進んでいる。この大容量化に伴なってメモリのビッ
ト不良を救済する必要性が増し、ビット不良救済技術と
して冗長方法があるが、この冗長技術の採用の有無に拘
らずメモリ容量のうちの半分側が正常（良品）であれば
これをｉ容量製品として救済する方法もある。
たとえば本来は１６にビット容量、６４にビット容量、
・・・のメモリをそれぞれ対応して８にビット製品、３
２にビット製品、・・・とじて活用することにより歩留
ジの向上を図ることができる。
・・・のメモリをそれぞれ対応して８にビット製品、３
２にビット製品、・・・とじて活用することにより歩留
ジの向上を図ることができる。
このような部分良品の救済技術を採用するために、従来
はウェハテスト時に不良が発見されたメモリチップかヲ
容量品として活用し得るか否かを判定し、活用し倚る場
合には良品側の半分がアドレス信号の最上位ピッ｝ （
’ＭＳＢ ）が“１″の側が゜′０″の側かの選別を行
なっている。そして、ワイヤポンディングエ智において
は、上記部分良品のメモリチップについてはアドレス信
号のＭＳＢに対応するＡ’ラッドノヤツケージリード端
子にデンディング接続することなく、前記選別結果に応
じて上記ＭＳＢ用パッドをテッグ内部の１”レベル端子
（ｖｃｃ端子）又は０”レベル端子（接地端子）に選択
的にポンディング接続している。
はウェハテスト時に不良が発見されたメモリチップかヲ
容量品として活用し得るか否かを判定し、活用し倚る場
合には良品側の半分がアドレス信号の最上位ピッ｝ （
’ＭＳＢ ）が“１″の側が゜′０″の側かの選別を行
なっている。そして、ワイヤポンディングエ智において
は、上記部分良品のメモリチップについてはアドレス信
号のＭＳＢに対応するＡ’ラッドノヤツケージリード端
子にデンディング接続することなく、前記選別結果に応
じて上記ＭＳＢ用パッドをテッグ内部の１”レベル端子
（ｖｃｃ端子）又は０”レベル端子（接地端子）に選択
的にポンディング接続している。
しかし、上記したようにウェハテスト段階で完全良品と
２種類の部分良品と不良品の計４種類についての選別を
行なうことは、ウェハテストが複雑になってウェハテス
ト装置およびチップ選別装置が高価なものになる。また
、上記２種類の部分良品に応じて異なる端子へのポンデ
ィング接続を必要とするので、ワイヤポンディング工程
が複雑になる。これに対して、２種類の部分良品ともア
ドレス信号ＭＳＢ用パッドをパッケージリード端子のう
ちのＭＳＢ用アドレス端子にデンディング接続すると、
部分良品の使用に際してその２種類の種別に応じて上記
ＭＳＢ用アドレス端子ヲ″′１＃レベル又は″′０″レ
ベルに固定しなければならないので、２種類の部分良品
の実装上の互換性が得られ々くなる。
２種類の部分良品と不良品の計４種類についての選別を
行なうことは、ウェハテストが複雑になってウェハテス
ト装置およびチップ選別装置が高価なものになる。また
、上記２種類の部分良品に応じて異なる端子へのポンデ
ィング接続を必要とするので、ワイヤポンディング工程
が複雑になる。これに対して、２種類の部分良品ともア
ドレス信号ＭＳＢ用パッドをパッケージリード端子のう
ちのＭＳＢ用アドレス端子にデンディング接続すると、
部分良品の使用に際してその２種類の種別に応じて上記
ＭＳＢ用アドレス端子ヲ″′１＃レベル又は″′０″レ
ベルに固定しなければならないので、２種類の部分良品
の実装上の互換性が得られ々くなる。
本発明は上記の事情に鑑みてなされたもので、本来有す
るメモリ容量の半分が良品である不良品を部分良品とし
て活用するに際して、ウエノ・テストの簡略化が可能で
あると共にワイヤポンディング工程が簡単であシ、しか
も２種類の部分良品が実装上の互換性を有する半導体メ
モリ集積回路を提供するものである。
るメモリ容量の半分が良品である不良品を部分良品とし
て活用するに際して、ウエノ・テストの簡略化が可能で
あると共にワイヤポンディング工程が簡単であシ、しか
も２種類の部分良品が実装上の互換性を有する半導体メ
モリ集積回路を提供するものである。
即ち、本発明の半導体メモリ集積回路は、特定の外部入
力端子からの制御入力に応じて内部回路におけるアドレ
ス信号の最大重み符号ビットを″１＃レベル又は０”レ
ベルに固定する論理回路を内蔵したことを特徴とするも
のである。
力端子からの制御入力に応じて内部回路におけるアドレ
ス信号の最大重み符号ビットを″１＃レベル又は０”レ
ベルに固定する論理回路を内蔵したことを特徴とするも
のである。
したがって、上記メモリ集積回路の製造時における最終
テストに際して、前記制御入力を与えない状態で部分良
品か否かの判別および部分良品の場合にはその２種類の
種別の選別が可能であシ、この選別結果に応じて前記制
御入力を与えることによって部分良品として活用するこ
とができるようになシ、シかも２種類の部分良品は実装
上の互換性を有する。
テストに際して、前記制御入力を与えない状態で部分良
品か否かの判別および部分良品の場合にはその２種類の
種別の選別が可能であシ、この選別結果に応じて前記制
御入力を与えることによって部分良品として活用するこ
とができるようになシ、シかも２種類の部分良品は実装
上の互換性を有する。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
図面はＭＯＳ型のＬＳＩメモリの一部回路を示してお如
、Ｎ１〜Ｎ、はそれぞれ任意の外部入力端子に接続され
た第１〜第３の入力ノード、Ｎ４はアドレス信号のＭＳ
Ｂ用の外部入力端子に接続されたＭＳＢ用人用人−ノー
ドる。上記第１〜第３の入力ノードＮ１〜Ｎ、は、それ
ぞれ対応して保護抵抗Ｒを介して入力ダート（たとえば
インバータ）ＩＧに接続され、この入力ダー）ＩＧの入
力端には入力保護回路Ｐが接続されている。また、前記
ＭＳＢ用入力ノードＮ、は、ポリシリコン等からなる第
３のヒユーズ素子Ｆ３を直列に介したのち保護抵抗Ｒを
介して入力ダート■Ｇに接続されている。この入力ダー
トＩＧの入力端（ノードＮｌ）には、入力保護回路Ｐが
接続され、さらにＶ。Ｃ電源との間に抵抗Ｒ１および″
′１″レベル固定用のエン／Ｓンスメン）（Ｅ）型Ｎチ
ャネルＦＥＴ （電界効果トランジスタ）Ｑｓが直列に
接続されると共に、接地端との間に“０＃レベル固定用
のＥ型Ｎチャネル ＦＥＴ Ｑ ２が接続されている。
、Ｎ１〜Ｎ、はそれぞれ任意の外部入力端子に接続され
た第１〜第３の入力ノード、Ｎ４はアドレス信号のＭＳ
Ｂ用の外部入力端子に接続されたＭＳＢ用人用人−ノー
ドる。上記第１〜第３の入力ノードＮ１〜Ｎ、は、それ
ぞれ対応して保護抵抗Ｒを介して入力ダート（たとえば
インバータ）ＩＧに接続され、この入力ダー）ＩＧの入
力端には入力保護回路Ｐが接続されている。また、前記
ＭＳＢ用入力ノードＮ、は、ポリシリコン等からなる第
３のヒユーズ素子Ｆ３を直列に介したのち保護抵抗Ｒを
介して入力ダート■Ｇに接続されている。この入力ダー
トＩＧの入力端（ノードＮｌ）には、入力保護回路Ｐが
接続され、さらにＶ。Ｃ電源との間に抵抗Ｒ１および″
′１″レベル固定用のエン／Ｓンスメン）（Ｅ）型Ｎチ
ャネルＦＥＴ （電界効果トランジスタ）Ｑｓが直列に
接続されると共に、接地端との間に“０＃レベル固定用
のＥ型Ｎチャネル ＦＥＴ Ｑ ２が接続されている。
また、前記第３のヒユーズ素子Ｆ３と保護抵抗Ｒとの接
続点は、接地端との間にダート・ソース相互が接続され
たＥ型ＮチャネルＦＥＴ Ｑ ｓおよびフユービ溶断制
御用のＥ型ＮチャネルＦＥＴ Ｑ ４が直列に挿入され
ている。
続点は、接地端との間にダート・ソース相互が接続され
たＥ型ＮチャネルＦＥＴ Ｑ ｓおよびフユービ溶断制
御用のＥ型ＮチャネルＦＥＴ Ｑ ４が直列に挿入され
ている。
一方、前記第１の入力ノードＮ１は、第１のトランスフ
ァダート用のＥ型ＮチャネルＦＥＴＱ、を介して第１の
選択制御回路１に接続され、この選択制御回路１の出力
端は前記″′１”レベル固定用のＦＥＴ Ｑ 、のゲー
トに接続されている。
ァダート用のＥ型ＮチャネルＦＥＴＱ、を介して第１の
選択制御回路１に接続され、この選択制御回路１の出力
端は前記″′１”レベル固定用のＦＥＴ Ｑ 、のゲー
トに接続されている。
同様に、第２の入力ノードＮ２は、第２のトランスファ
ダート用のＥ型ＮチャネルＦＥＴ Ｑ ａを介して第２
の選択制御回路２に接続され、この選択制御回路２の出
力端は前記“０＃レベル固定用のＦＥＴ Ｑ 、のゲー
トに接続されている。そして、第３の入力ノードＮ３は
高圧検出回路３の入力端に接続され、この高圧検出回路
３の出力はバッファ回路４を経て前記第１．第２のトラ
ンスファダート用のＦＥＴ Ｑ Ｓ ｔ Ｑ ｓの各
ダート電極に接続されると共に、前記ヒユーズ溶断電流
用ＦＥＴ Ｑ ４のダートに接続されている。
ダート用のＥ型ＮチャネルＦＥＴ Ｑ ａを介して第２
の選択制御回路２に接続され、この選択制御回路２の出
力端は前記“０＃レベル固定用のＦＥＴ Ｑ 、のゲー
トに接続されている。そして、第３の入力ノードＮ３は
高圧検出回路３の入力端に接続され、この高圧検出回路
３の出力はバッファ回路４を経て前記第１．第２のトラ
ンスファダート用のＦＥＴ Ｑ Ｓ ｔ Ｑ ｓの各
ダート電極に接続されると共に、前記ヒユーズ溶断電流
用ＦＥＴ Ｑ ４のダートに接続されている。
前記第１の選択制御回路１は、その入力端と出力端との
間に抵抗Ｒ１、第１のインバータ１８．第２のインパー
タエ、が直列に接続されている。上記各インパータエ□
、工、は、それぞれｖｃｃ電源と接地端との間にダー
ト・ソース間が接続された負荷用のＥ型ＮチャネルＦＥ
ＴＱＬと駆動用のＥ型ＮチャネルＦＥＴＱＤとが直列接
続されたものである。また、前記第１のインパータエ、
の入力端は、■ｃｃ電源との間に抵抗Ｒｓおよびダート
・ソース間が接続されたＥ型ＮチャネルＦＥＴ Ｑ 、
が直列接続されると共に接地端との間に第１のヒーーズ
素子Ｆ１が接続されている。
間に抵抗Ｒ１、第１のインバータ１８．第２のインパー
タエ、が直列に接続されている。上記各インパータエ□
、工、は、それぞれｖｃｃ電源と接地端との間にダー
ト・ソース間が接続された負荷用のＥ型ＮチャネルＦＥ
ＴＱＬと駆動用のＥ型ＮチャネルＦＥＴＱＤとが直列接
続されたものである。また、前記第１のインパータエ、
の入力端は、■ｃｃ電源との間に抵抗Ｒｓおよびダート
・ソース間が接続されたＥ型ＮチャネルＦＥＴ Ｑ 、
が直列接続されると共に接地端との間に第１のヒーーズ
素子Ｆ１が接続されている。
前記第２の選択制御回路２も、上記第１の選択制御回路
１と同様に構成されており、そのヒーーズ素子を第２の
ヒーーズ素子Ｆ、と称するものとする。
１と同様に構成されており、そのヒーーズ素子を第２の
ヒーーズ素子Ｆ、と称するものとする。
上記構成によるメモ！Ｊ ＬＳＩの入力回路部は、従来
の入力回路部に対して第１．第２の選択制御回路１，２
、高圧検出回路３、バッファ４、ＦＥＴ Ｑ 、〜Ｑ６
、ヒユーズ素子Ｆ１〜Ｆ３等からなる論理回路を付加し
たものである。そして、上記メモ！Ｊ ＬＳＩはウェハ
テスト時に完全良品、不良品、部分良品の判別がなされ
るものとし、部分良品自体についての２種類の種別の選
別を行なう必要はない。また、上記部分良品は、ワイヤ
ポンディング工程に際してそのアドレス信号のＭＳＢ用
のＡ’ラッド完全良品と同様にアドレス信号用外部入力
端子のうちのＭＳＢ用端子にポンディング接続される。
の入力回路部に対して第１．第２の選択制御回路１，２
、高圧検出回路３、バッファ４、ＦＥＴ Ｑ 、〜Ｑ６
、ヒユーズ素子Ｆ１〜Ｆ３等からなる論理回路を付加し
たものである。そして、上記メモ！Ｊ ＬＳＩはウェハ
テスト時に完全良品、不良品、部分良品の判別がなされ
るものとし、部分良品自体についての２種類の種別の選
別を行なう必要はない。また、上記部分良品は、ワイヤ
ポンディング工程に際してそのアドレス信号のＭＳＢ用
のＡ’ラッド完全良品と同様にアドレス信号用外部入力
端子のうちのＭＳＢ用端子にポンディング接続される。
そして、ノ母ツケージング後における最終テスト工程で
、部分良品（ウェハテスト時には良品であったが最終テ
スト工程で不良品となったものも含む）についてそのア
ドレスのＭＳＢ用の外部入力端子に＠１＃レベル又は″
′Ｏ＃レベルを印加してその動作をチェツクすることに
よって、部分良品（百容量品）として活用し得るか否か
の判別および部分良品として活用する場合は２種類の種
別の選別を行ない、その選別結果に応じて次に述べるよ
うに前記付加した論理回路を外部入力端子から制御する
ものである。
、部分良品（ウェハテスト時には良品であったが最終テ
スト工程で不良品となったものも含む）についてそのア
ドレスのＭＳＢ用の外部入力端子に＠１＃レベル又は″
′Ｏ＃レベルを印加してその動作をチェツクすることに
よって、部分良品（百容量品）として活用し得るか否か
の判別および部分良品として活用する場合は２種類の種
別の選別を行ない、その選別結果に応じて次に述べるよ
うに前記付加した論理回路を外部入力端子から制御する
ものである。
即ち、前記部分良品に対して外部から制御する場合には
、第３の入力ノードＮｓに接続されている外部入力端子
に通常の印加レベル（０〜５、５ Ｖ ）よシ十分高い
たとえばｉｏｖを印加する。高圧検出回路３は上記高圧
入力（ＩＯＶ）を検出して″″１＃１＃レベルし、これ
によシパッファ４の出力はＦＥＴ Ｑ ４〜Ｑ６をそれ
ぞれ導通させる。この状態でＭＳＢ用外郊外部入力端子
常の印加レベル以上の高圧（たとえば１０ｖ）を印加す
ると、第３のヒユーズ素子Ｆ３→ＦＥＴ Ｑ ｓ→ＦＥ
Ｔ Ｑ ａの経路にヒユーズ溶断電流が流れて上記ヒー
ーズ素子Ｆ３が切断し、ＭＳＢ用入カノードＮ４は開放
状態になる。この後、前記選別結果によってＭＳＢを“
１″レベルに固定しなければならない部分良品に対して
は、第１０入カノードＮ１に接続されている外部入力端
子に通常の印加レベル以上の高圧（たとえば１０ｖ）を
印加する。これにょシ、ＦＥＴ Ｑ 、→第１のヒユー
ズ素子Ｆ□にヒユーズ溶断電流が流れて上記ヒユーズ素
子Ｆ□が切断し、第１の選択制御回路１における第１の
インパータエ□の入力は″１＃レベル、その出力は“０
＃レベル、第２のインバータ■２の出力は″１＃レベル
になるので、″１”レベル固定用ＦＥＴ Ｑ ｔ ７５
’導通してノードＮ、がｖｃｃ電位（１１”レベル）に
固定される。このとき、第２の入力ノードＮ、に接続さ
れている外部入力端子には高圧を印加しないので、第２
の選択制御回路２にはヒユーズ溶断電流が流れず、その
第１のインパータ■□の入力は”Ｏ”、その出力は゛１
ｎ、第２のインパータエ２の出力は″″０＃０＃レベル
、０”レベル固定用ＦＥＴ Ｑ ｘは非導通状態になっ
ている。
、第３の入力ノードＮｓに接続されている外部入力端子
に通常の印加レベル（０〜５、５ Ｖ ）よシ十分高い
たとえばｉｏｖを印加する。高圧検出回路３は上記高圧
入力（ＩＯＶ）を検出して″″１＃１＃レベルし、これ
によシパッファ４の出力はＦＥＴ Ｑ ４〜Ｑ６をそれ
ぞれ導通させる。この状態でＭＳＢ用外郊外部入力端子
常の印加レベル以上の高圧（たとえば１０ｖ）を印加す
ると、第３のヒユーズ素子Ｆ３→ＦＥＴ Ｑ ｓ→ＦＥ
Ｔ Ｑ ａの経路にヒユーズ溶断電流が流れて上記ヒー
ーズ素子Ｆ３が切断し、ＭＳＢ用入カノードＮ４は開放
状態になる。この後、前記選別結果によってＭＳＢを“
１″レベルに固定しなければならない部分良品に対して
は、第１０入カノードＮ１に接続されている外部入力端
子に通常の印加レベル以上の高圧（たとえば１０ｖ）を
印加する。これにょシ、ＦＥＴ Ｑ 、→第１のヒユー
ズ素子Ｆ□にヒユーズ溶断電流が流れて上記ヒユーズ素
子Ｆ□が切断し、第１の選択制御回路１における第１の
インパータエ□の入力は″１＃レベル、その出力は“０
＃レベル、第２のインバータ■２の出力は″１＃レベル
になるので、″１”レベル固定用ＦＥＴ Ｑ ｔ ７５
’導通してノードＮ、がｖｃｃ電位（１１”レベル）に
固定される。このとき、第２の入力ノードＮ、に接続さ
れている外部入力端子には高圧を印加しないので、第２
の選択制御回路２にはヒユーズ溶断電流が流れず、その
第１のインパータ■□の入力は”Ｏ”、その出力は゛１
ｎ、第２のインパータエ２の出力は″″０＃０＃レベル
、０”レベル固定用ＦＥＴ Ｑ ｘは非導通状態になっ
ている。
これに対して、前記選別結果によってＭＳＢを１０＃レ
ベルに固定しなければならない部分良品に対しては、第
２の入力ノードＮ２に接続されている外部入力端子に通
常の印加レベル以上の高圧（たとえば１０ｖ）を印加す
る。これによ！Ｄ、ＦＥＴＱ、→第２のヒユーズ素子Ｆ
２にヒーーズ溶断電流が流れて上記ヒユーズ素子Ｆ。
ベルに固定しなければならない部分良品に対しては、第
２の入力ノードＮ２に接続されている外部入力端子に通
常の印加レベル以上の高圧（たとえば１０ｖ）を印加す
る。これによ！Ｄ、ＦＥＴＱ、→第２のヒユーズ素子Ｆ
２にヒーーズ溶断電流が流れて上記ヒユーズ素子Ｆ。
が切断し、第２の選択制御回路２における第１のインバ
ータ■１０入力は″１１１！レベル、その出力は“ｅ＃
レベル、第２のインバータ■２の出力は１１”レベルに
なるので、６０＃レベル固定用ＦＥＴ Ｑ ｘが導通し
てノードＮ、が接地電位（″′Ｏ″レベル）に固定され
る。このとき、第１の入力ノードＮ□に接続されている
外部入力端子には高圧を印加しないので、第１の選択制
御回路１にはヒーーズ溶断電流が流れず、その第１のイ
ンバータ１１の入力は１１ Ｑ ＩＩ、その出力は“１
＃、第２のインバータ■２の出力は“０”レベルでアシ
、”１”レベル固定用Ｆ’ＥＴＱ□は非導通状態になっ
ている。
ータ■１０入力は″１１１！レベル、その出力は“ｅ＃
レベル、第２のインバータ■２の出力は１１”レベルに
なるので、６０＃レベル固定用ＦＥＴ Ｑ ｘが導通し
てノードＮ、が接地電位（″′Ｏ″レベル）に固定され
る。このとき、第１の入力ノードＮ□に接続されている
外部入力端子には高圧を印加しないので、第１の選択制
御回路１にはヒーーズ溶断電流が流れず、その第１のイ
ンバータ１１の入力は１１ Ｑ ＩＩ、その出力は“１
＃、第２のインバータ■２の出力は“０”レベルでアシ
、”１”レベル固定用Ｆ’ＥＴＱ□は非導通状態になっ
ている。
なお、完全良品の場合には上述したような外部からの制
御を行なう必要はなく、このときには前記ＦＥＴ Ｑ
４〜Ｑ６はいずれも非導通状態であシ、ヒユーズ素子Ｆ
１〜Ｆ３も溶断されず、前記付加された論理回路による
メモリ回路への影響は生じない。
御を行なう必要はなく、このときには前記ＦＥＴ Ｑ
４〜Ｑ６はいずれも非導通状態であシ、ヒユーズ素子Ｆ
１〜Ｆ３も溶断されず、前記付加された論理回路による
メモリ回路への影響は生じない。
上述したような論理回路が付加されたメモリＬＳＩによ
れば、ウニハチメト時に部分良品の種別の選別を行なう
必要がなくなるのでウェハテストの簡略化が可能になる
。また、ワイヤポンディング工程に際して、部分良品の
アドレス信号のＭＳＢ用のノ９ツドを′１”レベル端又
は′”Ｏ”レベル端へ選択的に固定することなく、完全
良品と同様にアドレス入力のＭＳＢ用の外部入力端子に
？ンディング接続すればよいので、ポンディング工程が
簡単になる。また、２種類の部分良品は、それぞれアド
レス入力のＭＳＢ用の外部入力端子が開放状態になって
おシ、内部的に１１ ”レベル又は”０＃レベルの選択
固定が行なわれているので、両者は実装上の互換性を有
している。
れば、ウニハチメト時に部分良品の種別の選別を行なう
必要がなくなるのでウェハテストの簡略化が可能になる
。また、ワイヤポンディング工程に際して、部分良品の
アドレス信号のＭＳＢ用のノ９ツドを′１”レベル端又
は′”Ｏ”レベル端へ選択的に固定することなく、完全
良品と同様にアドレス入力のＭＳＢ用の外部入力端子に
？ンディング接続すればよいので、ポンディング工程が
簡単になる。また、２種類の部分良品は、それぞれアド
レス入力のＭＳＢ用の外部入力端子が開放状態になって
おシ、内部的に１１ ”レベル又は”０＃レベルの選択
固定が行なわれているので、両者は実装上の互換性を有
している。
なお、本発明のメモリ集積回路において前述の如く付加
する論理回路は、上記実施例の具体例に限らず同等の機
能を有する他の回路に置き換え得る。
する論理回路は、上記実施例の具体例に限らず同等の機
能を有する他の回路に置き換え得る。
また、上記実施例では、通常用いられる信号入力用の外
部入力端子を前記制御信号（高圧信号）入力用端子と兼
用したが、この制御入力用端子を独立に形成する場合に
比べてコスト低減を図ることができる。
部入力端子を前記制御信号（高圧信号）入力用端子と兼
用したが、この制御入力用端子を独立に形成する場合に
比べてコスト低減を図ることができる。
上述したように本発明の半導体メモリ集積回路によれば
、本来有するメモリ容量の半分が良品である不良品を部
分良品として活用するに際して、ウェハテストの簡略化
が可能になると共にワイヤポンディング工程が簡単にな
し、シかも２種類の部分良品が実装上の互換性を有する
等の効果が得られる。
、本来有するメモリ容量の半分が良品である不良品を部
分良品として活用するに際して、ウェハテストの簡略化
が可能になると共にワイヤポンディング工程が簡単にな
し、シかも２種類の部分良品が実装上の互換性を有する
等の効果が得られる。
図面は本発明に係る半導体メモリ集積回路の一実施例に
おける入力回路部を示す回路図である。 Ｎ１〜Ｎ３・・・入力ノード、Ｎ４・・・ＭＳＢ用人用
人−ノード０〜Ｑ６・・・ＦＥＴ、Ｆ１〜Ｆ、・・・ヒ
ユーズ素子、１，２・・・選択制御回路、３・・・高圧
回路、４・・・バッファ、■′Ｇ・・・入力ダート、Ｐ
・・・入力保護回路。
おける入力回路部を示す回路図である。 Ｎ１〜Ｎ３・・・入力ノード、Ｎ４・・・ＭＳＢ用人用
人−ノード０〜Ｑ６・・・ＦＥＴ、Ｆ１〜Ｆ、・・・ヒ
ユーズ素子、１，２・・・選択制御回路、３・・・高圧
回路、４・・・バッファ、■′Ｇ・・・入力ダート、Ｐ
・・・入力保護回路。
Claims (2)
- （１）特定の外部入力端子からの制御入力に応じて内部
回路におけるアドレス信号の最大重み符号ビットを“１
”レベル又は“０”レベルに固定する論理回路を内蔵し
たことを特徴とする半導体メモリ集積回路。 - （２）前記特定の外部入力端子は、所定信号入力用の外
部入力端子を兼用しており、前記制御入力は上記所定信
号入力のレベルに比べて十分高いレベルであることを特
徴とする前記特許請求の範囲第１項記載の半導体メモリ
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204833A JPS6182255A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204833A JPS6182255A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182255A true JPS6182255A (ja) | 1986-04-25 |
Family
ID=16497137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204833A Pending JPS6182255A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192093A (ja) * | 1988-10-24 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04111291U (ja) * | 1991-03-11 | 1992-09-28 | アルプス電気株式会社 | 超音波モ−タ |
-
1984
- 1984-09-29 JP JP59204833A patent/JPS6182255A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192093A (ja) * | 1988-10-24 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04111291U (ja) * | 1991-03-11 | 1992-09-28 | アルプス電気株式会社 | 超音波モ−タ |
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