JP2000193709A

JP2000193709A - 半導体デバイス及びそのオ―プン検出方法

Info

Publication number: JP2000193709A
Application number: JP10370539A
Authority: JP
Inventors: Ten Obara; 天小原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-25
Filing date: 1998-12-25
Publication date: 2000-07-14

Abstract

(57)【要約】【課題】複数の電源端子及びグランド端子を有する半導
体デバイスのボンディング不良を検出できる半導体デバ
イス及びそのオープン検出方法を提供する。【解決手段】電源端子VDD及びグランド端子GNDの対を複
数する集積回路チップのVDD1とGND1との間に第１〜第４
電流経路が形成される。VDD1の電圧で制御されるトラン
ジスタＴ₁₁で成る第１電流経路の電流値とVDD2の電圧で
制御されるトランジスタＴ₁₂で成る第２電流経路の電流
値とを比較することでVDD1の不良が検査される。GND1の
電圧で制御されるトランジスタＴ₂₁で成る第３電流経路
の電流値とVDD2の電圧で制御されるトランジスタＴ₂₁で
成る第４電流経路の電流値とを比較することでGND1の不
良が検査される。更に、VDD2とGND2との間に形成され
た、VDD2の電圧で制御されるトランジスタＴ₃₁で成る第
５電流経路の電流値と、第１又は第２電流経路の電流値
とを比較することでVDD2及びGND2の不良が検査される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイス及
びそのオープン検出方法に関し、特に電源端子及びグラ
ンド端子の対を複数備えた半導体デバイスの各電源端子
及びグランド端子のボンディング不良を検出する技術に
関する。

【０００２】

【従来の技術】近年、半導体デバイスの集積度の向上は
著しい。このような半導体デバイスを安定的に動作させ
るために、電源端子及びグランド端子の対を複数備えた
半導体デバイスが開発されている。このような半導体デ
バイスの一例を図２１に示す。この半導体デバイスは、
パッケージ２０に集積回路チップ１０が収納されること
により構成されている。

【０００３】集積回路チップ１０は、所定の機能を実現
するための内部回路１１、この内部回路１１の外周部に
設けられた電源配線パターン１２、この電源配線パター
ン１２の外周部に設けられたグランド配線パターン１３
及びこのグランド配線パターン１３の更に外周部に設け
られた複数のパッド１４から構成されている。複数のパ
ッド１４には電源用パッド、グランド用パッド及び信号
用パッドが含まれる。また、内部回路１１は、４箇所で
電源配線パターン１２に接続されると共に、他の４箇所
でグランド配線パターンに接続されている。なお、図２
１では煩雑さを避けるために接続箇所をそれぞれ４箇所
としているが、実際には更に多くの箇所で接続されてい
る。

【０００４】また、電源配線パターン１２は２箇所で電
源用パッドに、グランド配線パターン１３は他の２箇所
でグランド用パッドにそれぞれ接続されている。また、
内部回路１１と信号用パッドとは図示しない配線パター
ンによって接続されており、内部回路１１は、これら信
号用パッドを介して外部と接続される。

【０００５】パッケージ２０には、複数のパッド１４の
それぞれに対応する複数のリード２１が設けられてい
る。これら複数のリード２１のそれぞれは、電源端子Ｖ
ＤＤ、グランド端子ＧＮＤ及び信号端子としてパッケー
ジ２０から露出されている。そして、集積回路チップ１
０に設けられた複数のパッド１４とパッケージ２０に設
けられた複数のリード２１との間は、それぞれボンディ
ングワイヤ３０で接続されている。なお、図２１には電
源端子ＶＤＤ及びグランド端子ＧＮＤをそれぞれ２個有
する半導体デバイスを示したが、半導体デバイスによっ
ては、更に多くの電源端子及びグランド端子を有するも
のも開発されている。

【０００６】ところで、上記のような半導体デバイスで
は、極く希にパッドとリードとを接続するボンディング
ワイヤがはずれるといったボンディング不良が発生す
る。このボンディング不良のうち、信号端子のボンディ
ング不良は半導体デバイスの動作不良となって現れる。
従って、半導体デバイスを基板に搭載した状態であって
も信号端子のボンディング不良は比較的容易に発見でき
る。

【０００７】一方、電源端子及びグランド端子の対を複
数有する半導体デバイスの各電源端子及びグランド端子
のボンディング不良は発見が困難である。電源端子及び
グランド端子の対を複数有する半導体デバイスが基板に
搭載される場合は、その全電源端子及び全グランド端子
はそれぞれ電気的に接続されので、少なくとも１つの電
源端子又はグランド端子が正常、つまりボンディング不
良がなければその半導体デバイスは正常に動作するから
である。

【０００８】しかしながら、正常に動作する半導体デバ
イスであっても、電源端子又はグランド端子にボンディ
ング不良があればその信頼性が低下することは否めな
い。特に、振動が激しい場所、温度差の大きい場所とい
った厳しい動作環境で使用される場合は、信頼性の低い
半導体デバイスは、動作不良に至ることも考えられる。
従って、複数の電源端子及びグランド端子を有する半導
体デバイスでは、各電源端子及びグランド端子がパッド
に確実に接続されていることを確認する必要がある。

【０００９】半導体デバイス１のテストは、例えば図２
２に示すように、テストボード２の上に搭載して行われ
る。テストボード２上には電源配線３及びグランド配線
４が設けられており、半導体デバイス１がテストボード
２に実装されることにより半導体デバイス１の全電源端
子及び全グランド端子はそれぞれ電源配線３及びグラン
ド配線４によって電気的に接続される。そして、このテ
ストボード２に電源が供給されることにより半導体デバ
イス１がテストされる。テストは、例えば半導体デバイ
ス１の所定の入力端子に所定の信号を供給し、所定の出
力端子から期待した信号が得られるかどうかを調ること
により行われる。

【００１０】一般に、半導体デバイスの各電源端子及び
グランド端子のボンディング不良は、１つの電源端子と
他の対の電源端子とが繋がっているかどうかを調べるこ
とにより発見できる。グランド端子についても同様であ
る。しかしながら、半導体デバイスがテストボード２に
搭載された状態では、上述したように半導体デバイス１
の全電源端子及びグランド端子はそれぞれ接続されるの
で、この方法で各電源端子間又はグランド端子間が繋が
っているかどうかを調べることは困難である。

【００１１】この場合、上記テストボード２を用いたテ
ストとは別に、個々の半導体デバイスについて電源端子
間又はグランド端子間の導通テストを行うことが考えら
れる。しかし、大量に生産される半導体デバイス１につ
いて電源端子及びグランド端子のボンディング不良の発
見のためだけに別途のテストを行うことはテストコスト
の上昇を招くという問題がある。

【００１２】そこで、上述したテストボード２に実装し
た状態で電源端子及びグランド端子のボンディング不良
をテストできるようにした半導体デバイスが開発されて
いる。例えば特開昭６３−２９６２３４号（特公平６−
１０５７４０号）公報に、内部にボンディング不良を検
出するための冗長回路を備えた集積回路装置が開示され
ている。この集積回路装置の等価回路を図２３に示す。

【００１３】この集積回路装置では、集積回路チップ１
０の第１電源用パッド１４₁と第１グランド用パッド１
４₃との間にトランジスタＴ₁が、第２電源用パッド１４
₂と第２グランド用パッド１４₄との間にトランジスタＴ
₂がそれぞれ設けられている。これらトランジスタＴ₁及
びＴ₂のオン及びオフは、それぞれ内部回路１１からの
信号により制御される。また、第１電源用パッド１４₁
と第２電源用パッド１４₂との間には電源配線パターン
による配線抵抗Ｒ₁が形成され、第１グランド用パッド
１４₃と第２グランド用パッド１４₄との間にはグランド
配線パターンによる配線抵抗Ｒ₂が形成されている。

【００１４】なお、以下では、第１電源用リード２
１₁、第１電源用ボンディングワイヤ３０₁及び第１電源
用パッド１４₁を「第１電源端子ＶＤＤ１」と、第２電
源用リード２１₂、第２電源用ボンディングワイヤ３０₂
及び第２電源用パッド１４₂を「第２電源端子ＶＤＤ
２」と、第１グランド用パッド１４₃、第１グランド用
ボンディングワイヤ３０₃及び第１グランド用リード２
１₃を「第１グランド端子ＧＮＤ１」と、第２グランド
用パッド１４₄、第２グランド用ボンディングワイヤ３
０₄及び第２グランド用リード２１₄を「第２グランド端
子ＧＮＤ１２」とそれぞれ総称する。

【００１５】この集積回路装置において、第１グランド
用ボンディングワイヤ３０₃が外れている場合を考え
る。この場合、トランジスタＴ₁がオンにされ、トラン
ジスタＴ₂がオフにされることにより、電流は、ＶＤＤ
１→Ｔ₁→Ｒ₂→ＧＮＤ２の経路で流れる。従って、この
集積回路装置によれば、トランジスタＴ₁の飽和抵抗を
測定することにより上述した経路で流れる電流値から配
線抵抗Ｒ₂の有無を判断できるので、ボンディング不良
を検出できる。

【００１６】しかしながら、配線抵抗Ｒ₂の抵抗値は２
〜３オーム程度と小さく、しかもトランジスタＴ₁の飽
和抵抗は半導体製造プロセスに依存してばらつくので、
飽和抵抗を測定するという上記方法は現実的でない。む
しろ、トランジスタＴ₁をオン、トランジスタＴ₂をオフ
にしたときに流れる電流Ｉ₁と、トランジスタＴ₁をオ
フ、トランジスタＴ₂をオンにしたときに流れる電流Ｉ₂
とを比較することにより検出する方法が現実的である。
以下、この方法でボンディング不良を検出する場合の動
作を説明する。

【００１７】最初に、何れの端子にもボンディング不良
が存在しない場合を考える。この場合、先ずトランジス
タＴ₁がオンにされ、トランジスタＴ₂がオフにされる。
これにより、電流Ｉ₁は、ＶＤＤ１→Ｔ₁→ＧＮＤ１の経
路で流れる。次に、トランジスタＴ₁がオフにされ、ト
ランジスタＴ₂がオンにされる。これにより、電流Ｉ
₂は、ＶＤＤ２→Ｔ₂→ＧＮＤ２の経路で流れる。ここ
で、トランジスタＴ₁及びＴ ₂は同一特性を有するように
作製すれば、電流Ｉ₁＝電流Ｉ₂となる。

【００１８】次に、第１電源用ボンディングワイヤ３０
₁が外れている場合を考える。この場合、先ずトランジ
スタＴ₁がオンにされ、トランジスタＴ₂がオフにされる
ことにより、電流Ｉ₁は、ＶＤＤ２→Ｒ₁→Ｔ₁→ＧＮＤ
１の経路で流れる。次に、トランジスタＴ₁がオフにさ
れ、トランジスタＴ₂がオンにされることにより、電流
Ｉ₂は、ＶＤＤ２→Ｔ₂→ＧＮＤ２の経路で流れる。ここ
で、電流Ｉ₁は配線抵抗Ｒ₁を経由することから、電流Ｉ
₁＜電流Ｉ₂となる。

【００１９】次に、第１グランド用ボンディングワイヤ
３０₃が外れている場合を考える。この場合、先ずトラ
ンジスタＴ₁がオンにされ、トランジスタＴ₂がオフにさ
れる。これにより、電流Ｉ₁は、ＶＤＤ１→Ｔ₁→Ｒ₂→
ＧＮＤ２の経路で流れる。次に、トランジスタＴ₁がオ
フにされ、トランジスタＴ₂がオンにされることによ
り、電流Ｉ₂は、ＶＤＤ２→Ｔ₂→ＧＮＤ２の経路で流れ
る。ここで、電流Ｉ₁は配線抵抗Ｒ₂を経由することか
ら、電流Ｉ₁＜電流Ｉ₂となる。

【００２０】同様にして、第２電源用ボンディングワイ
ヤ３０₂が外れている場合及び第２グランド用ボンディ
ングワイヤ３０₄が外れている場合は、電流Ｉ₁＞電流Ｉ
₂となる。従って、半導体デバイス１に流れる電流を測
定し、その結果が電流Ｉ₁＝電流Ｉ₂であれば正常、電流
Ｉ₁＜電流Ｉ₂であれば第１電源用ボンディングワイヤ３
０₁又は第１グランド用ボンディングワイヤ３０₃が外れ
ており、電流Ｉ₁＞電流Ｉ₂であれば第２電源用ボンディ
ングワイヤ３０₂又は第２グランド用ボンディングワイ
ヤ３０₄が外れていると判断することができる。

【００２１】

【発明が解決しようとする課題】しかしながら、上記特
開昭６３−２９６２３４号公報に開示された集積回路装
置は、ボンディング不良が１箇所だけなら有効である
が、２箇所以上のボンディング不良は検出できない。例
えば、第１グランド用ボンディングワイヤ３０₃及び第
２電源用ボンディングワイヤ３０₂の２つが外れている
場合を考える。この場合、先ずトランジスタＴ₁がオン
にされ、トランジスタＴ₂がオフにされることにより、
電流Ｉ₁は、ＶＤＤ１→Ｔ₁→Ｒ₂→ＧＮＤ２の経路で流
れる。次に、トランジスタＴ₁がオフにされ、トランジ
スタＴ₂がオンにされることにより、電流Ｉ₂は、ＶＤＤ
１→Ｒ₁→Ｔ₂→ＧＮＤ２の経路で流れる。従って、電流
Ｉ₁＝電流Ｉ₂となり、上述した正常の場合と区別できな
い。

【００２２】以上は２対の電源端子及びグランド端子を
有する場合の動作であるが、３対以上の電源端子及びグ
ランド端子を有する場合も同様に、ボンディング不良を
検出できない場合がある。例えば、図２４に示すよう
に、３対の電源端子及びグランド端子を有する場合にお
いて、各対の電源端子ＶＤＤ又はグランド端子ＧＮＤの
何れか一方にボンディング不良がある場合、何れのトラ
ンジスタをオンにしても配線抵抗を経由して電流が流れ
るので、ボンディング不良を検出できない。このこと
は、４対以上の電源端子及びグランド端子を有する場合
も同様である。

【００２３】本発明は、上述した問題を解消するために
なされたものであり、複数の電源端子及びグランド端子
を有する半導体デバイスにおいて複数のボンディング不
良が存在してもそれを確実に検出できる半導体デバイス
及びそのオープン検出方法を提供することを目的とす
る。

【００２４】

【課題を解決するための手段】本発明の第１の態様に係
る半導体デバイスのオープン検出方法は、上記目的を達
成するために、第１の基準電位が供給されるｎ個（ｎは
２以上の整数）の第１リードのそれぞれに接続されるｎ
個の第１電位端子及び該第１の基準電位と異なる第２の
基準電位が供給されるｎ個の第２リードのそれぞれに接
続されるｎ個の第２電位端子が形成された集積回路チッ
プを有する半導体デバイスのオープン検出方法であっ
て、前記ｎ個の第１リード同士を半導体デバイスの外部
で接続すると共に、前記ｎ個の第２リード同士を半導体
デバイスの外部で接続する第１ステップと、所定の１対
の第１電位端子及び第２電位端子がそれぞれオープンで
あるかどうかを検査する第１検査ステップと、該第１検
査ステップで前記所定の１対の第１電位端子及び第２電
位端子が何れもオープンでないことが判定された場合
に、該判定結果に基づいて他の１対の第１電位端子及び
第２電位端子がそれぞれオープンであるかどうかを検査
する第２検査ステップ、とを備えている。この場合、第
１の基準電位を電源電位、第２の基準電位をグランド電
位とし、第１電位端子を電源端子、第２基準電位端子を
グランド端子とすることができる。

【００２５】この場合、前記第１検査ステップは、所定
の一対を構成する第１電位端子の電位によって電流値が
制御される第１電流経路の電流値と、他の一対を構成す
る第１電位端子の電位によって電流値が制御される第２
電流経路の電流値とを比較する第２ステップと、該比較
結果によって前記所定の一対を構成する第１電位端子が
オープンであるか否かを判定する第３ステップと、所定
の一対を構成する第２電位端子の電位によって電流値が
制御される第３電流経路の電流値と、他の一対を構成す
る第２電位端子の電位によって電流値が制御される第４
電流経路の電流値とを比較する第５ステップと、該比較
結果によって前記所定の一対を構成する第２電位端子が
オープンであるか否かを判定する第６ステップ、とで構
成できる。

【００２６】また、前記第２検査ステップは、前記他の
一対を構成する第１電位端子の電位によって電流値が制
御される第５電流経路の電流値と、前記第１電流経路、
第２電流経路、第３電流経路又は第４電流経路の電流値
とを比較する第７ステップと、該比較結果によって前記
他の一対を構成する第１電位端子又は前記他の一対を構
成する第２電位端子がオープンであるか否かを判定する
第８ステップ、とで構成できる。

【００２７】また、本発明の第２の態様に係る半導体デ
バイスは、上記と同様の目的で、第１の基準電位が供給
されるｎ個（ｎは２以上の整数）の第１電位端子と、前
記第１の基準電位と異なる第２の基準電位が供給される
ｎ個の第２電位端子と、所定の第１電位端子と所定の第
２電位端子との間に形成された第１電流経路の電流値を
前記所定の第１電位端子からの電圧に応じて制御する第
１電流制御回路と、前記所定の第１電位端子と前記所定
の第２電位端子との間に形成された第２電流経路の電流
値を他の第１電位端子からの電圧に応じて制御する第２
電流制御回路、前記所定の第１電位端子と前記所定の第
２電位端子との間に形成された第３電流経路の電流値を
前記所定の第２電位端子からの電圧に応じて制御する第
３電流制御回路と、前記所定の第１電位端子と前記所定
の第２電位端子との間に形成された第４電流経路の電流
値を他の第２電位端子からの電圧に応じて制御する第４
電流制御回路、を有する集積回路チップを含んでいる。

【００２８】この場合、前記第１電流制御回路は、前記
所定の第１電位端子から供給される電圧がゲートに印加
される第１のｎチャネルＭＯＳトランジスタで構成し、
前記第２電流制御回路は、前記第１のｎチャンネルＭＯ
Ｓトランジスタと同一のディメンジョンで形成される第
２のｎチャネルＭＯＳトランジスタであって、前記他の
第１電位端子から供給される電圧がゲートに印加される
第２のｎチャネルＭＯＳトランジスタで構成し、前記第
３電流制御回路は、前記所定の第２電位端子から供給さ
れる電圧がゲートに印加される第１のｐチャネルＭＯＳ
トランジスタで構成し、前記第４電流制御回路は、前記
第１のｐチャンネルＭＯＳトランジスタと同一のディメ
ンジョンで形成される第２のｐチャネルＭＯＳトランジ
スタであって、前記他の第２電位端子から供給される電
圧がゲートに印加される第２のｐチャネルＭＯＳトラン
ジスタで構成できる。

【００２９】また、この第２の態様に係る半導体デバイ
スは、前記他の第１電位端子と前記他の第２電位端子と
の間に形成された第５電流経路の電流値を前記他の第１
電位端子からの電圧に応じて制御する第５電流制御回路
を更に有するように構成できる。この場合、前記第１電
流制御回路は、前記所定の第１電位端子から供給される
電圧がゲートに印加される第１のｎチャネルＭＯＳトラ
ンジスタで構成し、前記第２電流制御回路は、前記第１
のｎチャンネルＭＯＳトランジスタと同一のディメンジ
ョンで形成される第２のｎチャネルＭＯＳトランジスタ
であって、前記他の第１電位端子から供給される電圧が
ゲートに印加される第２のｎチャネルＭＯＳトランジス
タで構成し、前記第３電流制御回路は、前記所定の第２
電位端子から供給される電圧がゲートに印加される第１
のｐチャネルＭＯＳトランジスタで構成し、前記第４電
流制御回路は、前記第１のｐチャンネルＭＯＳトランジ
スタと同一のディメンジョンで形成される第２のｐチャ
ネルＭＯＳトランジスタであって、前記他の第２電位端
子から供給される電圧がゲートに印加される第２のｐチ
ャネルＭＯＳトランジスタで構成し、前記第５電流制御
回路は、前記第１のｎチャンネルＭＯＳトランジスタ又
は前記第２のｎチャンネルＭＯＳトランジスタと同一の
ディメンジョンで形成される第３のｎチャネルＭＯＳト
ランジスタであって、前記他の第１電位端子から供給さ
れる電圧がゲートに印加される第３のｎチャネルＭＯＳ
トランジスタで構成できる。

【００３０】更に、本発明の第３の態様に係る半導体デ
バイスは、上記と同様の目的で、上記第２の態様に係る
半導体デバイスにおいて、前記第１電流制御回路及び前
記第２電流制御回路は、前記他の第１電位端子からの距
離が前記集積回路チップ上で最大に近くなるように配置
し、前記第３電流制御回路及び前記第４電流制御回路
は、前記他の第２電位端子からの距離が前記集積回路チ
ップ上で最大に近くなるように配置される。

【００３１】この場合、前記第１電流制御回路及び第２
電流制御回路は、前記所定の第１電位端子及び第２電位
端子の近傍に配置し、前記第３制御回路、前記第４電流
制御回路及び前記第５制御回路は、前記他の第１電位端
子及び他の第２電位端子の近傍に配置することができ
る。また、前記第１電流制御回路、第２電流制御回路、
前記第３制御回路、前記第４電流制御回路及び前記第５
制御回路は、前記集積回路チップ上に形成された信号用
パッドに対応して設けられる入力保護回路に相当する位
置に配置することができる。

【００３２】本発明においては、先ず所定の１対の第１
電位端子及び第２電位端子にボンディング不良がないこ
とを確認し、その後、この正常な１対の第１電位端子及
び第２電位端子と他の対の第１電位端及び第２電位端子
とを比較することにより他の対の第１電位端子及び第２
電位端の子ボンディング不良の有無を検出する。これに
より、複数の第１電位端子及び第２電位端子を有する半
導体デバイスにおいて複数のボンディング不良が存在し
てもそれを確実に検出できる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。以下においては、２個
の電源端子ＶＤＤ１及びＶＤＤ２、並びに２個のグラン
ド端子ＧＮＤ１及びＧＮＤ２を有する半導体デバイスを
例に挙げて説明する。なお、以下においては、従来の半
導体デバイスの構成部分と同一又は相当部分には同一符
号を付して説明する。

【００３４】図１は、本発明の実施の形態に係るオープ
ン検出回路を備えた半導体デバイスの電気的な構成を示
す回路図である。この半導体デバイスは、第１電源端子
ＶＤＤ１、第２電源端子ＶＤＤ２、第１グランド端子Ｇ
ＮＤ１、第２グランド端子ＧＮＤ２、内部回路１１、電
源配線パターン１２、グランド配線パターン１３及びオ
ープン検出回路から構成されている。オープン検出回路
は、第１検査回路及び第２検査回路７０から構成され、
第１検査回路は、更に第１制御回路５０、第２制御回路
５１、第３制御回路６０及び第４制御回路６１から構成
されている。

【００３５】また、第１電源端子ＶＤＤ１と第２電源端
子ＶＤＤ２との間には、電源配線パターン１２によって
配線抵抗Ｒ₁が形成されている。また、第１グランド端
子ＧＮＤ１と第２グランド端子ＧＮＤ２との間には、グ
ランド配線パターン１３によって配線抵抗Ｒ₂が形成さ
れている。電源配線パターン１２及びグランド配線パタ
ーン１３は、例えばアルミニウムで形成されている。

【００３６】第１電源端子ＶＤＤ１、第２電源端子ＶＤ
Ｄ２、第１グランド端子ＧＮＤ１及び第２グランド端子
ＶＤＤ２は、従来の技術の欄で図２３を参照して説明し
たと同様に、それぞれ集積回路チップに設けられたパッ
ド、ボンディングワイヤ及びパッケージに設けられたリ
ードから構成されている。

【００３７】第１電源端子ＶＤＤ１及び第１グランド端
子ＧＮＤ１の対は、第２電源端子ＶＤＤ２及び第２グラ
ンド端子ＧＮＤ２の対から最も離れた位置、つまり集積
回路チップ１０の中心を対称中心とし、該対称中心に関
し互いに対称な２点に設けらている（図２参照）。

【００３８】内部回路１１には、この半導体デバイスの
本来の機能を実現する回路の他に、テストに使用される
コントロール信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮ
Ｔ４及びＣＮＴ５を生成するためのコントロール信号生
成回路が含まれている。このコントロール信号生成回路
の詳細は後述する。

【００３９】第１制御回路５０は、第２制御回路５１と
相俟って第１電源端子ＶＤＤ１のボンディング不良を検
出するために使用される。この第１制御回路５０は、本
発明の第１電流制御回路に対応するｎチャネルＭＯＳト
ランジスタＴ₁₁、本発明の第２電流制御回路に対応する
ｎチャネルＭＯＳトランジスタＴ₁₂、ｐチャネルＭＯＳ
トランジスタＴ₁₃及びｎチャネルＭＯＳトランジスタＴ
₁₄から構成されている。トランジスタＴ₁₁及びトランジ
スタＴ₁₂は、同一のディメンジョンを有し、同一の特性
を有するように構成されている。

【００４０】トランジスタＴ₁₃のソースは第１電源端子
ＶＤＤ１に接続され、ドレインはトランジスタＴ₁₄のド
レインに接続されている。このトランジスタＴ₁₄のソー
スは第１グランド端子ＧＮＤ１に接続されている。ま
た、これらトランジスタＴ₁₃及びＴ₁₄の各ゲートは内部
回路１１に形成されたコントロール信号生成回路（図示
しない）に接続され、このコントロール信号生成回路か
らコントロール信号ＣＮＴ１が印加されるようになって
いる。

【００４１】また、トランジスタＴ₁₁のドレインは第１
電源端子ＶＤＤ１に、ソースは第１グランド端子ＧＮＤ
１に、ゲートは上記トランジスタＴ₁₃のドレインとトラ
ンジスタＴ₁₄のドレインとの接続点にそれぞれ接続され
ている。更に、トランジスタＴ₁₂のドレインは第１電源
端子ＶＤＤ１に、ソースは第１グランド端子ＧＮＤ１
に、ゲートは第２制御回路５１にそれぞれ接続されてい
る。このトランジスタＴ ₁₂のゲートには、第２制御回路
５１から信号Ｓ１が印加されるようになっている。

【００４２】第２制御回路５１は、上述したように、第
１制御回路５０と相俟って第１電源端子ＶＤＤ１のボン
ディング不良を検出するために使用される。この第２制
御回路５１は、ｐチャネルＭＯＳトランジスタＴ₁₅及び
ｎチャネルＭＯＳトランジスタＴ₁₆から構成されてい
る。トランジスタＴ₁₅のソースは第２電源端子ＶＤＤ２
に接続され、ドレインはトランジスタＴ₁₆のドレインに
接続されている。このトランジスタＴ₁₆のソースは第２
グランド端子ＧＮＤ２に接続されている。また、これら
トランジスタＴ₁₅及びＴ₁₆の各ゲートは内部回路１１に
接続され、この内部回路１１のコントロール信号生成回
路からコントロール信号ＣＮＴ２が印加されるようにな
っている。

【００４３】第３制御回路６０は、第４制御回路６１と
相俟って第１グランド端子ＧＮＤ１のボンディング不良
を検出するために使用される。この第３制御回路６０
は、本発明の第３電流制御回路に対応するｐチャネルＭ
ＯＳトランジスタＴ₂₁、本発明の第４電流制御回路に対
応するｐチャネルＭＯＳトランジスタＴ₂₂、ｐチャネル
ＭＯＳトランジスタＴ₂₃及びｎチャネルＭＯＳトランジ
スタＴ₂₄から構成されている。トランジスタＴ₂₁及びト
ランジスタＴ₂₂は、同一のディメンジョンを有し、同一
特性を有するように構成されている。

【００４４】トランジスタＴ₂₃のソースは第１電源端子
ＶＤＤ１に接続され、ドレインはトランジスタＴ₂₄のド
レインに接続されている。このトランジスタＴ₂₄のソー
スは第１グランド端子ＧＮＤ１に接続されている。ま
た、これらトランジスタＴ₂₃及びＴ₂₄の各ゲートは内部
回路１１に接続され、この内部回路１１のコントロール
信号生成回路からコントロール信号ＣＮＴ３が印加され
るようになっている。

【００４５】また、トランジスタＴ₂₁のソースは第１電
源端子ＶＤＤ１に、ドレインは第１グランド端子ＧＮＤ
１に、ゲートは上記トランジスタＴ₂₃のドレインとトラ
ンジスタＴ₂₄のドレインとの接続点にそれぞれ接続され
ている。更に、トランジスタＴ₂₂のソースは第１電源端
子ＶＤＤ１に、ドレインは第１グランド端子ＧＮＤ１
に、ゲートは第４制御回路６１にそれぞれ接続されてい
る。このトランジスタＴ ₂₂のゲートには、第４制御回路
６１から信号Ｓ２が印加されるようになっている。

【００４６】第４制御回路６１は、上述したように、第
３制御回路６０と相俟って第１グランド端子ＧＮＤ１の
ボンディング不良を検出するために使用される。この第
４制御回路６１は、ｐチャネルＭＯＳトランジスタＴ₂₅
及びｎチャネルＭＯＳトランジスタＴ₂₆から構成されて
いる。トランジスタＴ₂₅のソースは第２電源端子ＶＤＤ
２に接続され、ドレインはトランジスタＴ₂₆のドレイン
に接続されている。このトランジスタＴ₂₆のソースは第
２グランド端子ＧＮＤ２に接続されている。また、これ
らトランジスタＴ₂₅及びＴ₂₆の各ゲートは内部回路１１
に接続され、この内部回路１１のコントロール信号生成
回路からコントロール信号ＣＮＴ４が印加されるように
なっている。

【００４７】第２検査回路７０は、第２電源端子ＶＤＤ
２及び第２グランド端子ＧＮＤ２のボンディング不良を
検出するために使用される。この第２検査回路７０は、
本発明の第５電流制御回路に対応するｎチャネルＭＯＳ
トランジスタＴ₃₁、ｐチャネルＭＯＳトランジスタＴ₃₂
及びｎチャネルＭＯＳトランジスタＴ₃₃から構成されて
いる。トランジスタＴ₃₁は、上述した第１制御回路５０
に含まれるトランジスタＴ₁₁及びトランジスタＴ₁₂と同
一のディメンジョンを有し、同一特性を有するように構
成されている。

【００４８】トランジスタＴ₃₂のソースは第２電源端子
ＶＤＤ２に接続され、ドレインはトランジスタＴ₃₃のド
レインに接続されている。このトランジスタＴ₃₃のソー
スは第２グランド端子ＧＮＤ２に接続されている。ま
た、これらトランジスタＴ₃₂及びＴ₃₃の各ゲートは内部
回路１１に接続され、この内部回路１１のコントロール
信号生成回路からコントロール信号ＣＮＴ５が印加され
るようになっている。

【００４９】次に、内部回路１１の一部に形成されるコ
ントロール信号生成回路の一例を図面を参照しながら説
明する。図１３は、コントロール信号生成回路の構成を
示すブロック図である。このコントロール信号生成回路
は、内部バス１００に接続されたポート１０１、アドレ
スレジスタ１０３及びコントロール信号レジスタ１０４
から構成されている。

【００５０】ポート１０１には端子１０２が設けられて
おり、この端子１０２には、半導体デバイスをテストモ
ードにするためのモード信号が外部から供給される。こ
のモード信号によって半導体デバイスがテストモードに
されると、コントロール信号生成回路を除く内部回路１
１の動作は停止する。また、テストモード時には、端子
１０２に、アドレスストローブ信号、リードライト切換
信号、データストローブ信号、アドレスデータ信号及び
レジスタ書込データ信号が外部から供給される。これに
よりポート１０１は、アドレスレジスタ１０３にアドレ
スストローブ信号ＡＳＴＢを、コントロール信号レジス
タ１０４にリードライト切換信号Ｒ／Ｗ及びデータスト
ローブ信号ＤＳＴＢを、内部バス１００にアドレスデー
タ及びレジスタ書込データをそれぞれ出力する。

【００５１】アドレスレジスタ１０３は、内部バス１０
０からのアドレスデータをアドレスストローブ信号ＡＳ
ＴＢに同期して取り込み、イネーブル信号ＥＮを生成す
る。このイネーブル信号ＥＮはコントロール信号レジス
タ１０４に供給される。

【００５２】コントロール信号レジスタ１０４は５ビッ
トのレジスタである。このコントロール信号レジスタ１
０４には、イネーブル信号ＥＮ、リードライト切換信号
Ｒ／Ｗ及びデータストローブ信号ＤＳＴＢに応じて内部
バス１００からのレジスタ書込データが書き込まれる共
に、その内容が読み出されて内部バス１００に出力され
る。また、このコントロール信号レジスタ１０４の各ビ
ットは、インバータ１０５を介してコントロール信号Ｃ
ＮＴ１として第１制御回路（図１参照）に、インバータ
１０６を介してコントロール信号ＣＮＴ２として第２制
御回路に、コントロール信号ＣＮＴ３として第３制御回
路に、コントロール信号ＣＮＴ４として第４制御回路
に、インバータ１０７を介してコントロール信号ＣＮＴ
５として第２検査回路にそれぞれ供給される。

【００５３】次に、このコントロール信号生成回路の動
作を説明する。図１４は、コントロール信号レジスタ１
０４にデータを書き込む動作を示すタイミングチャート
である。このコントロール信号生成回路は、図１４
（Ａ）に示すようなクロックに同期して動作する。

【００５４】テストモード時は、図１４（Ｂ）に示すよ
うなアドレスデータと共に、図１４（Ｃ）に示すような
アドレスストローブデータ及び図１４（Ｅ）に示すよう
なリードライト切換データが端子１０２を介してポート
１０１に供給される。これにより、ポート１０１は、ク
ロックに同期したアドレスストローブ信号ＡＳＴＢを生
成してアドレスレジスタ１０３に供給すると共にリード
ライト切換信号Ｒ／Ｗを生成してコントロール信号レジ
スタ１０４に供給し、更にアドレスデータを内部バス１
００に供給する。

【００５５】アドレスレジスタ１０３は、上記アドレス
ストローブ信号ＡＳＴＢに同期して内部バス１００に流
れているアドレスデータを取り込む。そして、取り込ん
だアドレスデータをデコードした結果、コントロール信
号レジスタ１０４に割り当てられているアドレスである
ことが判断されると、イネーブル信号ＥＮを生成してコ
ントロール信号レジスタ１０４に供給する。これにより
コントロール信号レジスタ１０４は書き込み可能状態に
なる。

【００５６】次に、図１４（Ｂ）に示すようなレジスタ
書込データと共に、図１４（Ｄ）に示すようなデータス
トローブデータが端子１０２を介してポート１０１に供
給される。ポート１０１は、クロックに同期したデータ
ストローブ信号ＤＳＴＢを生成してコントロール信号レ
ジスタ１０４に供給すると共に内部バス１００にレジス
タ書込データを供給する。これにより、コントロール信
号レジスタ１０４は、内部バス１００に流れているレジ
スタ書込データをデータストローブ信号ＤＳＴＢに同期
して取り込む。以上の動作により、外部からのデータが
コントロール信号レジスタ１０４に書き込まれる。

【００５７】このコントロール信号レジスタ１０４に
は、図１２に示すようなコントロール信号ＣＮＴ１〜Ｃ
ＮＴ５を出力するために、テストの段階に応じて所定の
データが書き込まれる。

【００５８】次に、上記半導体デバイスの物理的な構造
について図面を参照しながら説明する。図２は、この実
施の形態に係る半導体デバイスの集積回路チップ１０の
構造を示す。この集積回路チップ１０は、内部回路１
１、この内部回路１１の外周部に設けられた電源配線パ
ターン１２、この電源配線パターン１２の外周部に設け
られたグランド配線パターン１３、このグランド配線パ
ターン１３の外周部に設けられた複数のパッド１４及び
グランド配線パターン１３とパッド１４の間に設けられ
た複数の入力保護回路１５から構成されている。なお、
入力保護回路１５は信号用パッドに対応する位置にだけ
設けられており、電源用パッド及びグランド用パッドに
対応する位置には設けられていない。

【００５９】内部回路１１には、電源配線パターン１２
の複数箇所で電源が供給されると共に、グランド配線パ
ターンの複数箇所でグランドが供給されるように構成さ
れている。また、電源配線パターン１２は２箇所で電源
用パッドに、グランド配線パターン１３は２箇所でグラ
ンド用パッドにそれぞれ接続されている。また、内部回
路１１と信号用パッドとは図示しない配線パターンによ
って接続されており、内部回路１１は、これら信号用パ
ッドを介して外部と接続される。

【００６０】第１制御回路５０及び第３制御回路６０
は、図２に示すように、第１電源端子ＶＤＤ１のパッド
及び第１グランド端子ＧＮＤ１のパッドとグランド配線
パターン１３との間（信号用パッドに対応する入力保護
回路に相当する位置）に形成されている。また、第２制
御回路５１、第４制御回路６１及び第２検査回路７０
は、第２電源端子ＶＤＤ２のパッド及び第２グランド端
子ＧＮＤ２のパッドとグランド配線パターン１３との間
（信号用パッドに対応する入力保護回路に相当する位
置）に形成されている。

【００６１】このような配置により、第１電源端子ＶＤ
Ｄ１と第２電源端子ＶＤＤ２とを結ぶ電源配線パターン
１２により形成される配線抵抗Ｒ₁の抵抗値は最も大き
くなる。同様に、第１グランド端子ＧＮＤ１と第２グラ
ンド端子ＧＮＤ２とを結ぶグランド配線パターン１３に
より形成される配線抵抗Ｒ₂の抵抗値は最も大きくな
る。その結果、電源配線パターン１２及びグランド配線
パターン１３を流れる電流を制限する能力が最も大きく
なるので、電源端子及びグランド端子にボンディング不
良があるかどうかを検出する精度を向上させることがで
きる。

【００６２】次に、上述した構成において、半導体デバ
イスの電源端子及びグランド端子のボンディング不良を
テストする際のオープン検出回路の動作を、図面を参照
しながら説明する。このテストにおいては、図２２を参
照しながら説明したと同様に、半導体デバイスがテスト
ボードに搭載して行われる。従って、第１電源端子ＶＤ
Ｄ１と第２電源端子ＶＤＤ２とは半導体デバイスの外部
で電源配線によって電気的に接続され、第１グランド端
子ＧＮＤ１と第２グランド端子ＧＮＤ２とはグランド配
線によって電気的に接続されている。

【００６３】この半導体デバイスは、外部からの指示に
よって通常モード又はテストモードに設定される。通常
モードでは、この半導体デバイス本来の機能を発揮する
ように動作する通常動作が実行される。一方、テストモ
ードでは、この半導体デバイスの各種機能をテストする
ように動作するテスト動作が実行される。ここでは、説
明を簡単にするために、テストモードでは、電源端子及
びグランド端子のボンディング不良の有無をテストする
動作だけが行われるものとする。

【００６４】通常動作時は、図１２に示すように、コン
トロール生成回路からコントロール信号ＣＮＴ１＝１、
ＣＮＴ２＝１、ＣＮＴ３＝０、ＣＮＴ４＝０及びＣＮＴ
５＝１が出力される。これにより、第１制御回路５０の
トランジスタＴ₁₁及びＴ₁₂、第３制御回路６０のトラン
ジスタＴ₂₁及びＴ₂₂、並びに第２検査回路７０のトラン
ジスタＴ₃₁が全てオフにされる。その結果、この半導体
デバイスは、第１制御回路５０、第２制御回路５１、第
３制御回路６０、第４制御回路６１及び第２検査回路７
０が存在しない場合と同様の状態に設定される。

【００６５】一方、テスト動作時は、コントロール信号
生成回路から出力されるコントロール信号ＣＮＴ１、Ｃ
ＮＴ２、ＣＮＴ３、ＣＮＴ４及びＣＮＴ５は、図１２に
示すように、テスト１→テスト２→テスト３→テスト４
→テスト５と変化するに連れて順次変化する。テスト１
及び２で第１電源端子ＶＤＤ１のボンディング不良の有
無がテストされる。テスト３及び４では第１グランド端
子ＧＮＤ１のボンディング不良の有無がテストされる。
テスト５では、テスト１〜４でボンディング不良が検出
されなかったことを条件として、第２電源端子ＶＤＤ２
及び第２グランド端子ＧＮＤ２のボンディング不良の有
無がテストされる。

【００６６】以下、上記テスト１〜５について詳細に説
明する。なお、このテスト１〜５においては、内部回路
１１と電源配線パターン１２及びグランド配線パターン
１３との間は電気的に遮断されるように制御されるもの
とする。

【００６７】（１）第１電源端子ＶＤＤ１のボンディン
グ不良のテスト（テスト１及び２）先ず、第１電源端子ＶＤＤ１及び第２電源端子ＶＤＤ２
の何れにもボンディング不良がない場合の動作を図３を
参照しながら説明する。

【００６８】先ず、テスト１では、上記通常動作状態か
らコントロール信号ＣＮＴ１が「１」から「０」に変化
した状態にセットされる。これにより、トランジスタＴ
₁₃がオン、トランジスタＴ₁₄がオフにされる。その結
果、トランジスタＴ₁₁のゲートにはポジションＶ１の電
圧が印加されてトランジスタＴ₁₁はオンになる。この場
合、電流Ｉ₁は、ＶＤＤ１→Ｔ₁₁→ＧＮＤ１の経路で流
れる。なお、ＶＤＤ２からトランジスタＴ₁₁に流れ込む
電流は微少であるので無視できる。この電流Ｉ₁の値
は、図２３を参照して説明したと同様に、テストボード
の電源配線とグランド配線との間に挿入された図示しな
い電流計で測定される。

【００６９】次に、テスト２では、上記通常動作状態か
らコントロール信号ＣＮＴ２が「１」から「０」に変化
した状態にセットされる。これにより、トランジスタＴ
₁₅がオン、トランジスタＴ₁₆がオフにされる。その結
果、トランジスタＴ₁₂のゲートにはポジションＶ２の電
圧が印加されるのでトランジスタＴ₁₂はオンになる。こ
の場合、電流Ｉ₂は、ＶＤＤ１→Ｔ₁₂→ＧＮＤ１の経路
で流れる。この場合も、ＶＤＤ２からトランジスタＴ₁₂
に流れ込む電流は微少であるので無視できる。この電流
Ｉ₂の値は、上記電流計で測定される。

【００７０】ここで、ｎチャネルＭＯＳトランジスタに
流れる電流はゲートとソースとの電位差によって決定さ
れる。従って、トランジスタＴ₁₁に流れる電流はそのゲ
ートに印加されるポジションＶ１の電圧とポジションＧ
１における電位との差で決定される。同様に、トランジ
スタＴ₁₂に流れる電流はそのゲートに印加されるポジシ
ョンＶ２の電圧とポジションＧ１における電位との差で
決定される。従って、第１電源端子ＶＤＤ１及び第２電
源端子ＶＤＤ２にボンディング不良がなければポジショ
ンＶ１における電位とポジションＶ２における電位とは
等しいので、上記電流計で計測される電流Ｉ₁と電流Ｉ₂
とは等しくなる。

【００７１】次に、第１電源端子ＶＤＤ１にボンディン
グ不良があり、第２電源端子ＶＤＤ２にボンディング不
良がない場合の動作を図４を参照しながら説明する。

【００７２】先ず、テスト１において、コントロール信
号ＣＮＴ１が「１」から「０」に変化することにより、
トランジスタＴ₁₃がオン、トランジスタＴ₁₄がオフにさ
れる。その結果、トランジスタＴ₁₁のゲートにはポジシ
ョンＶ１の電圧が印加されてトランジスタＴ₁₁はオンに
なる。この場合、電流Ｉ₁は、ＶＤＤ２→Ｒ₁→Ｔ₁₁→Ｇ
ＮＤ１の経路で流れる。この電流Ｉ₁の値は、上記電流
計で測定される。

【００７３】次に、テスト２では、コントロール信号Ｃ
ＮＴ２が「１」から「０」に変化することにより、トラ
ンジスタＴ₁₅がオン、トランジスタＴ₁₆がオフにされ
る。その結果、トランジスタＴ₁₂のゲートにはポジショ
ンＶ２の電圧が印加されるのでトランジスタＴ₁₂はオン
になる。この場合、電流Ｉ₂は、ＶＤＤ２→Ｒ₁→Ｔ₁₂→
ＧＮＤ１の経路で流れる。この電流Ｉ₂の値は、上記電
流計で測定される。

【００７４】ここで、トランジスタＴ₁₁に流れる電流は
そのゲートに印加されるポジションＶ１の電圧とポジシ
ョンＧ１における電位との差で決定される。同様に、ト
ランジスタＴ₁₂に流れる電流はそのゲートに印加される
ポジションＶ２の電圧とポジションＧ１における電位と
の差で決定される。ところが、ポジションＶ１における
電位は、配線抵抗Ｒ₁による電圧降下のためにポジショ
ンＶ２における電位より小さくなる。従って、トランジ
スタＴ₁₁に流れる電流Ｉ₁はトランジスタＴ₁₂に流れる
電流Ｉ₂より小さくなる。

【００７５】次に、第１電源端子ＶＤＤ１にボンディン
グ不良がなく、第２電源端子ＶＤＤ２にボンディング不
良がある場合の動作を図５を参照しながら説明する。

【００７６】先ず、テスト１において、コントロール信
号ＣＮＴ１が「１」から「０」に変化することにより、
トランジスタＴ₁₃がオン、トランジスタＴ₁₄がオフにさ
れる。その結果、トランジスタＴ₁₁のゲートにはポジシ
ョンＶ１の電圧が印加されてトランジスタＴ₁₁はオンに
なる。この場合、電流Ｉ₁は、ＶＤＤ１→Ｔ₁₁→ＧＮＤ
１の経路で流れる。なお、この場合は、ＶＤＤ２からト
ランジスタＴ₁₁に流れ込む電流は存在しない。この電流
Ｉ₁の値は、上記電流計で測定される。

【００７７】次に、テスト２では、コントロール信号Ｃ
ＮＴ２が「１」から「０」に変化することにより、トラ
ンジスタＴ₁₅がオン、トランジスタＴ₁₆がオフにされ
る。その結果、トランジスタＴ₁₂のゲートにはポジショ
ンＶ２の電圧が印加されるのでトランジスタＴ₁₂はオン
になる。この場合、電流Ｉ₂は、ＶＤＤ１→Ｔ₁₂→ＧＮ
Ｄ１の経路で流れる。この電流Ｉ₂の値は、上記電流計
で測定される。

【００７８】ここで、トランジスタＴ₁₁に流れる電流は
そのゲートに印加されるポジションＶ１の電圧とポジシ
ョンＧ１における電位との差で決定され、トランジスタ
Ｔ₁₂に流れる電流はそのゲートに印加されるポジション
Ｖ２の電圧とポジションＧ１における電位との差で決定
される。しかし、配線抵抗Ｒ₁に電流は流れないので、
ポジションＶ１における電位は、ポジションＶ２におけ
る電位と等しくなる。従って、トランジスタＴ₁₁に流れ
る電流Ｉ₁とトランジスタＴ₁₂に流れる電流Ｉ₂とは等し
くなる。

【００７９】なお、第１グランド端子ＧＮＤ１及び第２
グランド端子ＧＮＤ２の何れか一方にボンディング不良
がある場合は、これらは外部のグランド配線で接続され
ているので、ポジションＧ１における電位は一定であ
る。また、第１グランド端子ＧＮＤ１及び第２グランド
端子ＧＮＤ２の双方にボンディング不良がある場合は電
流が流れない。

【００８０】以上のように、テスト１を行って電流Ｉ₁
を計測し、テスト２を行って電流Ｉ₂を計測し、これら
計測結果が「電流Ｉ₁＜電流Ｉ₂」であれば第１電源端子
ＶＤＤ１にボンディング不良が存在することが判断され
る。また、テスト１及び２で電流が流れない場合は、第
１グランド端子ＧＮＤ１及び第２グランド端子ＧＮＤ２
の双方にボンディング不良があることが判断される。

【００８１】半導体デバイスの第１電源端子ＶＤＤ１に
ボンディング不良がある場合に、上述したオープン検出
回路によって得られる電流Ｉ₁及びＩ₂の値をシミュレー
ションにより求めた。図１５は、このシミュレーション
で使用したオープン検出回路の構成を示す。このシミュ
レーションでは、電源配線パターン１２の配線抵抗Ｒ ₁
を２オームと仮定し、グランド配線パターン１３の配線
抵抗は存在しないものとした。

【００８２】図１６は、トランジスタＴ₁₁及びＴ₁₂のゲ
ート長Ｌを０．６μｍ、ゲート幅Ｗを３００μｍ、電源
電圧を３．６Ｖ、周囲温度は２５゜Ｃとした場合のシミ
ュレーション結果を示す。このシミュレーション結果に
よれば、第１電源端子ＶＤＤ１にボンディング不良が存
在する場合、トランジスタＴ₁₁を流れる電流Ｉ₁は１０
５ｍＡ程度、トランジスタＴ₁₂を流れる電流Ｉ₂は１１
６ｍＡ程度である。この結果は、同一製造プロセスで同
一集積回路チップ上に作製された２つのトランジスタＴ
₁₁及びＴ₁₂の製造バラツキは無視できる程度であるか
ら、上記２つの電流値に十分な有意差があることを示し
ている。

【００８３】図１７は、トランジスタＴ₁₁及びＴ₁₂のゲ
ート長Ｌを０．６μｍ、ゲート幅Ｗを１５０μｍ、電源
電圧を３．６Ｖ、周囲温度は２５゜Ｃとした場合のシミ
ュレーション結果を示す。このシミュレーション結果に
よれば、第１電源端子ＶＤＤ１にボンディング不良が存
在する場合、トランジスタＴ₁₁を流れる電流Ｉ₁は５
５．２ｍＡ程度、トランジスタＴ₁₂を流れる電流Ｉ₂は
５８．０ｍＡ程度である。この結果も、上記２つの電流
値に十分な有意差があることを示している。

【００８４】（２）第１グランド端子ＧＮＤ１のボンデ
ィング不良のテスト（テスト３及び４）最初に、第１グランド端子ＧＮＤ１及び第２グランド端
子ＧＮＤ２の何れにもボンディング不良がない場合の動
作を図６を参照しながら説明する。

【００８５】先ず、テスト３では、上記通常動作状態か
らコントロール信号ＣＮＴ３が「０」から「１」に変化
した状態にセットされる。これにより、トランジスタＴ
₂₃がオフ、トランジスタＴ₂₄がオンにされる。その結
果、トランジスタＴ₂₁のゲートにはポジションＧ１の電
圧が印加されてトランジスタＴ₂₁はオンになる。この場
合、電流Ｉ₃は、ＶＤＤ１→Ｔ₂₁→ＧＮＤ１の経路で流
れる。なお、ＶＤＤ２からトランジスタＴ₂₁に流れ込む
電流は微少であるので無視できる。この電流Ｉ₃の値
は、上記電流計で測定される。

【００８６】次に、テスト４では、上記通常動作状態か
らコントロール信号ＣＮＴ４が「０」から「１」に変化
した状態にセットされる。これにより、トランジスタＴ
₂₅がオフ、トランジスタＴ₂₆がオンにされる。その結
果、トランジスタＴ₂₂のゲートにはポジションＧ２の電
圧が印加されるのでトランジスタＴ₂₂はオンになる。こ
の場合、電流Ｉ₄は、ＶＤＤ１→Ｔ₂₂→ＧＮＤ１の経路
で流れる。ＶＤＤ２からトランジスタＴ₂₂に流れ込む電
流は微少であるので無視できる。この電流Ｉ₄の値は、
上記電流計で測定される。

【００８７】ここで、ｐチャネルＭＯＳトランジスタに
流れる電流はゲートとソースとの電位差によって決定さ
れる。従って、トランジスタＴ₂₁に流れる電流はそのゲ
ートに印加されるポジションＧ１における電位とポジシ
ョンＶ１の電圧との差で決定される。同様に、トランジ
スタＴ₂₂に流れる電流はそのゲートに印加されるポジシ
ョンＧ２における電位とポジションＶ１の電圧との差で
決定される。従って、第１グランド端子ＧＮＤ１及び第
２グランド端子ＧＮＤ２にボンディング不良がなければ
ポジションＧ１における電位とポジションＧ２における
電位とは等しいので、上記電流計で計測される電流Ｉ₃
と電流Ｉ₄とは等しくなる。

【００８８】次に、第１グランド端子ＧＮＤ１にボンデ
ィング不良があり、第２グランド端子ＧＮＤ２にボンデ
ィング不良がない場合の動作を図７を参照しながら説明
する。

【００８９】先ず、テスト３において、コントロール信
号ＣＮＴ３が「０」から「１」に変化することにより、
トランジスタＴ₂₃がオフ、トランジスタＴ₂₄がオンにさ
れる。その結果、トランジスタＴ₂₁のゲートにはポジシ
ョンＧ１の電圧が印加されてトランジスタＴ₂₁はオンに
なる。この場合、電流Ｉ₃は、ＶＤＤ１→Ｔ₂₁→Ｒ₂→Ｇ
ＮＤ２の経路で流れる。この電流Ｉ₃の値は、上記電流
計で測定される。

【００９０】次に、テスト４では、コントロール信号Ｃ
ＮＴ４が「０」から「１」に変化することにより、トラ
ンジスタＴ₂₅がオフ、トランジスタＴ₂₆がオンにされ
る。その結果、トランジスタＴ₂₂のゲートにはポジショ
ンＧ２の電圧が印加されるのでトランジスタＴ₂₂はオン
になる。この場合、電流Ｉ₄は、ＶＤＤ１→Ｔ₂₂→Ｒ₂→
ＧＮＤ２の経路で流れる。この電流Ｉ₄の値は、上記電
流計で測定される。

【００９１】ここで、トランジスタＴ₂₁に流れる電流は
そのゲートに印加されるポジションＧ１における電位と
ポジションＶ１の電圧との差で決定され、トランジスタ
Ｔ₂₂に流れる電流はそのゲートに印加されるポジション
Ｇ２における電位とポジションＶ１の電圧との差で決定
される。ところが、ポジションＧ１における電位は、配
線抵抗Ｒ₂による電圧上昇のためにポジションＧ２にお
ける電位より高くなる。従って、トランジスタＴ₂₁に流
れる電流Ｉ₃はトランジスタＴ₂₂に流れる電流Ｉ₄より小
さくなる。

【００９２】次に、第１グランド端子ＧＮＤ１にボンデ
ィング不良がなく、第２グランド端子ＧＮＤ２にボンデ
ィング不良がある場合の動作を図８を参照しながら説明
する。

【００９３】先ず、テスト３において、コントロール信
号ＣＮＴ３が「０」から「１」に変化することにより、
トランジスタＴ₂₃がオフ、トランジスタＴ₂₄がオンにさ
れる。その結果、トランジスタＴ₂₁のゲートにはポジシ
ョンＧ１の電圧が印加されてトランジスタＴ₂₁はオンに
なる。この場合、電流Ｉ₃は、ＶＤＤ１→Ｔ₂₁→ＧＮＤ
１の経路で流れる。なお、この場合は、ＶＤＤ２からト
ランジスタＴ₂₁に流れ込む電流は微少であるので無視で
きる。この電流Ｉ₃の値は、上記電流計で測定される。

【００９４】次に、テスト４では、コントロール信号Ｃ
ＮＴ４が「０」から「１」に変化することにより、トラ
ンジスタＴ₂₅がオフ、トランジスタＴ₂₆がオンにされ
る。その結果、トランジスタＴ₂₂のゲートにはポジショ
ンＧ２の電圧が印加されるのでトランジスタＴ₂₂はオン
になる。この場合、電流Ｉ₄は、ＶＤＤ１→Ｔ₂₂→ＧＮ
Ｄ１の経路で流れる。この電流Ｉ₄の値は、上記電流計
で測定される。

【００９５】ここで、トランジスタＴ₂₁に流れる電流は
そのゲートに印加されるポジションＧ１の電圧とポジシ
ョンＶ１における電位との差で決定され、トランジスタ
Ｔ₂₂に流れる電流はそのゲートに印加されるポジション
Ｇ２の電圧とポジションＶ１における電位との差で決定
される。ところが、ポジションＧ１における電位は、配
線抵抗Ｒ₂に電流は流れないのでポジションＧ２におけ
る電位と等しくなる。従って、トランジスタＴ₂₁に流れ
る電流Ｉ₃とトランジスタＴ₂₂に流れる電流Ｉ₄とは等し
くなる。

【００９６】なお、第１電源端子ＶＤＤ１及び第２電源
端子ＶＤＤ２の何れか一方にボンディング不良がある場
合は、これらは外部のグランド配線で接続されているの
で、ポジションＶ１における電位は一定である。また、
第１電源端子ＶＤＤ１及び第２電源端子ＶＤＤ２の双方
にボンディング不良がある場合は電流が流れない。

【００９７】以上のように、テスト３を行って電流Ｉ₃
を計測し、テスト４を行って電流Ｉ₄を計測し、これら
計測結果が「電流Ｉ₃＜電流Ｉ₄」である場合は第１グラ
ンド端子ＧＮＤ１にボンディング不良が存在することが
判断される。また、テスト３及び４で電流が流れない場
合は、第１電源端子ＶＤＤ１及び第２電源端子ＶＤＤ２
の双方にボンディング不良があることが判断される。

【００９８】半導体デバイスの第１グランド端子ＧＮＤ
１にボンディング不良がある場合に、上述したオープン
検出回路によって得られる電流Ｉ₃及びＩ₄の値をシミュ
レーションにより求めた。図１８は、このシミュレーシ
ョンで使用したオープン検出回路の構成を示す。このシ
ミュレーションでは、グランド配線パターン１３の配線
抵抗Ｒ₂を２オームと仮定し、電源配線パターン１２の
配線抵抗は存在しないものとした。

【００９９】図１９は、トランジスタＴ₂₁及びＴ₂₂のゲ
ート長Ｌを０．６μｍ、ゲート幅Ｗを５００μｍ、電源
電圧を３．６Ｖ、周囲温度は２５゜Ｃとした場合のシミ
ュレーション結果を示す。このシミュレーション結果に
よれば、第１グランド端子ＧＮＤ１にボンディング不良
が存在する場合、トランジスタＴ₂₁を流れる電流Ｉ₃は
７０．４ｍＡ程度、トランジスタＴ₂₂を流れる電流Ｉ₄
は７６．０ｍＡ程度である。この結果は、同一製造プロ
セスで同一集積回路チップ上に作製された２つのトラン
ジスタＴ₂₁及びＴ₂₂の製造バラツキは無視できる程度で
あるから、上記２つの電流値に十分な有意差があること
を示している。

【０１００】図２０は、トランジスタＴ₂₁及びＴ₂₂のゲ
ート長Ｌを０．６μｍ、ゲート幅Ｗを３００μｍ、電源
電圧を３．６Ｖ、周囲温度は２５゜Ｃとした場合のシミ
ュレーション結果を示す。このシミュレーション結果に
よれば、第１グランド端子ＧＮＤ１にボンディング不良
が存在する場合、トランジスタＴ₂₁を流れる電流Ｉ₃は
４３．５ｍＡ程度、トランジスタＴ₂₂を流れる電流Ｉ₄
は４５．６ｍＡ程度である。この結果も、上記２つの電
流値に十分な有意差があることを示している。

【０１０１】（３）第２電源端子ＶＤＤ２及び第２グラ
ンド端子ＧＮＤ２のボンディング不良のテスト（テスト
５）このテストは、上述した第１電源端子ＶＤＤ１及び第１
グランド端子ＧＮＤ１の何れにもボンディング不良がな
いことを前提条件とし、テスト５として実施される。

【０１０２】最初に、第２電源端子ＶＤＤ１及び第２グ
ランド端子ＧＮＤ２の何れにもボンディング不良がない
場合の動作を図９を参照しながら説明する。

【０１０３】先ず、テスト５では、上記通常動作状態か
らコントロール信号ＣＮＴ５が「１」から「０」に変化
した状態にセットされる。これにより、トランジスタＴ
₃₂がオン、トランジスタＴ₃₁がオフにされる。その結
果、トランジスタＴ₃₁のゲートにはポジションＶ２の電
圧が印加されてトランジスタＴ₃₁はオンになる。この場
合、電流Ｉ₅は、ＶＤＤ２→Ｔ₃₁→ＧＮＤ２の経路で流
れる。なお、ＶＤＤ１からトランジスタＴ₃₁に流れ込む
電流は微少であるので無視できる。この電流Ｉ₅の値
は、上記電流計で測定される。この電流Ｉ₅を、上述し
たテスト１で測定された第１電源端子ＶＤＤ１にボンデ
ィング不良がない場合の電流Ｉ₁と比較すると、ポジシ
ョンＶ２における電位はポジションＶ１における電位と
等しいので、「電流Ｉ₅＝電流Ｉ₁」となる。

【０１０４】次に、第２電源端子ＶＤＤ２にボンディン
グ不良があり、第２グランド端子ＧＮＤ２にボンディン
グ不良がない場合、コントロール信号ＣＮＴ５が「１」
から「０」に変化すると、トランジスタＴ₃₂がオン、ト
ランジスタＴ₃₁がオフにされる。その結果、トランジス
タＴ₃₁のゲートにはポジションＶ２の電圧が印加されて
トランジスタＴ₃₁はオンになる。この場合、電流Ｉ
₅は、図１０に示すように、ＶＤＤ１→Ｒ₁→Ｔ₃₁→ＧＮ
Ｄ２の経路で流れる。この電流Ｉ₅の値は、上記電流計
で測定される。この電流Ｉ₅を、上述したテスト１で測
定された第１電源端子ＶＤＤ１にボンディング不良がな
い場合の電流Ｉ₁と比較すると、ポジションＶ２におけ
る電位はポジションＶ１における電位より低いので、
「電流Ｉ₅＜電流Ｉ₁」となる。

【０１０５】次に、第２電源端子ＶＤＤ２にボンディン
グ不良がなく、第２グランド端子ＧＮＤ２にボンディン
グ不良がある場合、コントロール信号ＣＮＴ５が「１」
から「０」に変化すると、トランジスタＴ₃₂がオン、ト
ランジスタＴ₃₁がオフにされる。その結果、トランジス
タＴ₃₁のゲートにはポジションＶ２の電圧が印加されて
トランジスタＴ₃₁はオンになる。この場合、電流Ｉ
₅は、図１１に示すように、ＶＤＤ２→Ｔ₃₁→Ｒ₂→ＧＮ
Ｄ１の経路で流れる。この電流Ｉ₅の値は、上記電流計
で測定される。この電流Ｉ₅を、上述したテスト１で測
定された第１電源端子ＶＤＤ１にボンディング不良がな
い場合の電流Ｉ₁と比較すると、ポジションＧ２におけ
る電位はポジションＧ１における電位より高いので、
「電流Ｉ₅＜電流Ｉ₁」となる。

【０１０６】以上のように、テスト５を行って電流Ｉ₅
を計測し、先に行ったテスト１で計測された第１電源端
子ＶＤＤ１にボンディング不良がない場合の電流Ｉ₁と
比較し、この比較結果が「電流Ｉ₁≠電流Ｉ₅」である場
合は第２電源端子ＶＤＤ２又は第２グランド端子ＧＮＤ
２にボンディング不良が存在することが判断される。こ
の場合、電流Ｉ₁と比較する代わりに、先に行ったテス
ト２で計測された第１電源端子ＶＤＤ１にボンディング
不良がない場合の電流Ｉ₂と比較するように構成しても
よい。

【０１０７】以上説明した実施の形態で使用されるトラ
ンジスタＴ₁₁、Ｔ₁₂及びＴ₃₁、並びにトランジスタＴ₂₁
及びＴ₂₂はそれぞれ同一のディメンジョンを有し、且つ
電流能力が大きい、つまりゲート幅Ｗが広いことが望ま
しい。しかしながら、電流能力を大きくするためには集
積回路チップ上で上記トランジスタが占有する面積が大
きくなり集積度が低下するという問題がある。

【０１０８】このような問題は、トランジスタＴ₁₁のデ
ィメンジョンよりトランジスタＴ₁₂及び３１のディメン
ジョンを小さくすると共に、トランジスタＴ₂₁のディメ
ンジョンよりトランジスタＴ₂₂のディメンジョンを小さ
くすることにより緩和できる。この場合、トランジスタ
Ｔ₁₁を流れる電流とトランジスタＴ₁₂を流れる電流との
比、トランジスタＴ₂₁を流れる電流とトランジスタＴ₂₂
を流れる電流の比、トランジスタＴ₁₁を流れる電流とト
ランジスタＴ₃₁を流れる電流の比をそれぞれ求めること
によりボンディング不良を検出できる。

【０１０９】例えば、トランジスタＴ₁₂及びＴ₃₁のディ
メンジョンをトランジスタＴ₁₁の半分の大きさにすれ
ば、第１電源端子ＶＤＤ１のテストでは、トランジスタ
Ｔ₁₂をオンにした時の電流がトランジスタＴ₁₁をオンに
した時の電流の半分程度であれば第１電源端子ＶＤＤ１
にボンディングは正常であり、半分程度より小さければ
第１電源端子ＶＤＤ１にボンディング不良があると判断
できる。この場合、判断の基準となる電流は、評価によ
り決定することができる。

【０１１０】また、上記の実施の形態では、オープン検
出回路を構成するトランジスタとしてＭＯＳ型トランジ
スタを使用したが、例えばバイポーラトランジスタ、電
界効果トランジスタといったその他のトランジスタを用
いて構成することもできる。この場合、半導体デバイス
を同一のプロセスで製造するために、オープン検出回路
は、内部回路と同じ種類のトランジスタを用いて構成す
ることが好ましい。

【０１１１】また、上記実施の形態では、２対の電源端
子及びグランド端子を有する半導体デバイスについて説
明したが、３対以上の電源端子及びグランド端子を有す
る半導体デバイスであってもボンディング不良を検出で
きる。この場合、第３対目以降の各電源端子及びグラン
ド端子の近傍に、第２検査回路７０と同様の検査回路が
設けられる。そしてこの検査回路を用いて上記第２検査
回路と同様の電流比較を行うえば、第３対目以降の電源
端子及びグランド端子のボンディング不良を検出でき
る。

【０１１２】

【発明の効果】以上詳述したように、本発明によれば、
複数の電源端子及びグランド端子を有する半導体デバイ
スにおいて複数のボンディング不良が存在してもそれを
確実に検出できる半導体デバイス及びそのオープン検出
方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体デバイスの電
気的な構成を示す図である。

【図２】本発明の実施の形態に係る半導体デバイスの集
積回路チップの構造を示す図である。

【図３】本発明の実施の形態に係る半導体デバイスの第
１電源端子のテストにおいて第１及び第２電源端子の何
れにもボンディング不良がない場合の動作を説明するた
めの図である。

【図４】本発明の実施の形態に係る半導体デバイスの第
１電源端子のテストにおいて第１電源端子にボンディン
グ不良がある場合の動作を説明するための図である。

【図５】本発明の実施の形態に係る半導体デバイスの第
１電源端子のテストにおいて第２電源端子にボンディン
グ不良がある場合の動作を説明するための図である。

【図６】本発明の実施の形態に係る半導体デバイスの第
１グランド端子のテストにおいて第１及び第２グランド
端子の何れにもボンディング不良がない場合の動作を説
明するための図である。

【図７】本発明の実施の形態に係る半導体デバイスの第
１グランド端子のテストにおいて第１グランド端子にボ
ンディング不良がある場合の動作を説明するための図で
ある。

【図８】本発明の実施の形態に係る半導体デバイスの第
１グランド端子のテストにおいて第２グランド端子にボ
ンディング不良がある場合の動作を説明するための図で
ある。

【図９】本発明の実施の形態に係る半導体デバイスの第
２電源端子及び第２グランド端子のテストにおいて、こ
れらの何れにもボンディング不良がない場合の動作を説
明するための図である。

【図１０】本発明の実施の形態に係る半導体デバイスの
第２電源端子及び第２グランド端子のテストにおいて第
２電源端子にボンディング不良がある場合の動作を説明
するための図である。

【図１１】本発明の実施の形態に係る半導体デバイスの
第２電源端子及び第２グランド端子のテストにおいて第
２グランド端子にボンディング不良がある場合の動作を
説明するための図である。

【図１２】本発明の実施の形態に係る半導体デバイスの
テスト時に使用されるコントロール信号を説明するため
の図である。

【図１３】図１２に示したコントロール信号を生成する
コントロール信号生成回路の構成を示すブロック図であ
る。

【図１４】図１２に示したコントロール信号を生成する
コントロール信号生成回路の動作を示すタイミングチャ
ートである。

【図１５】本発明の実施の形態に係る半導体デバイスの
第１電源端子にボンディング不良がある場合の動作をシ
ミュレーションするために使用した回路を示す図であ
る。

【図１６】図１５に示した回路でシミュレーションした
結果を示す図である。

【図１７】図１５に示した回路でシミュレーションした
他の結果を示す図である。

【図１８】本発明の実施の形態に係る半導体デバイスの
第１グランド端子にボンディング不良がある場合の動作
をシミュレーションするために使用した回路を示す図で
ある。

【図１９】図１８に示した回路でシミュレーションした
結果を示す図である。

【図２０】図１８に示した回路でシミュレーションした
他の結果を示す図である。

【図２１】従来の半導体デバイスの構造を示す図であ
る。

【図２２】従来の半導体デバイスのテストをするための
構成を示す図である。

【図２３】従来のテスト用回路を備えた集積回路装置の
等価回路を示す図である。

【図２４】従来のテスト用回路で検出できないボンディ
ング不良を説明するための図である。

【符号の説明】

１０集積回路チップ１１内部回路１２電源配線パターン１３グランド配線パターン１４パッド１５入力保護回路５０第１制御回路５１第２制御回路６０第３制御回路６１第４制御回路７０第２検査回路

Claims

【特許請求の範囲】

【請求項１】第１の基準電位が供給されるｎ個（ｎは２
以上の整数）の第１リードのそれぞれに接続されるｎ個
の第１電位端子及び該第１の基準電位と異なる第２の基
準電位が供給されるｎ個の第２リードのそれぞれに接続
されるｎ個の第２電位端子が形成された集積回路チップ
を有する半導体デバイスのオープン検出方法であって、前記ｎ個の第１リード同士を半導体デバイスの外部で接
続すると共に、前記ｎ個の第２リード同士を半導体デバ
イスの外部で接続する第１ステップと、所定の第１電位端子の電位に応じて電流値が制御される
第１電流経路の電流値と、他の第１電位端子の電位に応
じて電流値が制御される第２電流経路の電流値とを比較
する第２ステップと、該比較結果によって前記所定の第１電位端子がオープン
であるか否かを判定する第３ステップ、とを有する半導
体デバイスのオープン検出方法。
【請求項２】前記第２ステップでは、前記所定の第１電位端子に接続された所定の第１リード
から供給される電圧、又は前記他の第１電位端子に接続
された他の第１リードから供給される電圧が前記所定の
第１電位端子と前記他の第１電位端子とを結ぶ配線パタ
ーンの抵抗によって降圧された電圧が第１トランジスタ
のゲートに印加されることにより前記第１電流経路が形
成され、前記他の第１電位端子に接続された他の第１リードから
供給される電圧、又は前記所定の第１電位端子に接続さ
れた所定の第１リードから供給される電圧が前記抵抗に
よって降圧された電圧が第２トランジスタのゲートに印
加されることにより前記第２電流経路が形成される請求
項１に記載の半導体デバイスのオープン検出方法。
【請求項３】第１の基準電位が供給されるｎ個（ｎは２
以上の整数）の第１リードのそれぞれに接続されるｎ個
の第１電位端子及び該第１の基準電位と異なる第２の基
準電位が供給されるｎ個の第２リードのそれぞれに接続
されるｎ個の第２電位端子が形成された集積回路チップ
を有する半導体デバイスのオープン検出方法であって、前記ｎ個の第１リード同士を半導体デバイスの外部で接
続すると共に、前記ｎ個の第２リード同士を半導体デバ
イスの外部で接続する第４ステップと、所定の第２電位端子の電位に応じて電流値が制御される
第３電流経路の電流値と、他の第２電位端子の電位に応
じて電流値が制御される第４電流経路の電流値とを比較
する第５ステップと、該比較結果によって前記所定の第２電位端子がオープン
であるか否かを判定する第６ステップ、とを有する半導
体デバイスのオープン検出方法。
【請求項４】前記第５ステップでは、前記所定の第２電位端子に接続された所定の第２リード
から供給される電圧、又は前記他の第２電位端子に接続
された他の第２リードから供給される電圧が前記所定の
第２電位端子と前記他の第２電位端子とを結ぶ配線パタ
ーンの抵抗によって昇圧された電圧が第３トランジスタ
のゲートに印加されることにより前記第３電流経路が形
成され、前記他の第２電位端子に接続された他の第２リードから
供給される電圧、又は前記所定の第２電位端子に接続さ
れた所定の第２リードから供給される電圧が前記抵抗に
よって昇圧された電圧が第４トランジスタのゲートに印
加されることにより前記第４電流経路が形成される請求
項３に記載の半導体デバイスのオープン検出方法。
【請求項５】第１の基準電位が供給されるｎ個（ｎは２
以上の整数）の第１リードのそれぞれに接続されるｎ個
の第１電位端子及び該第１の基準電位と異なる第２の基
準電位が供給されるｎ個の第２リードのそれぞれに接続
されるｎ個の第２電位端子が形成された集積回路チップ
を有する半導体デバイスのオープン検出方法であって、前記ｎ個の第１リード同士を半導体デバイスの外部で接
続すると共に、前記ｎ個の第２リード同士を半導体デバ
イスの外部で接続する第１ステップと、所定の第１電位端子の電位によって電流値が制御される
第１電流経路の電流値と、他の第１電位端子の電位によ
って電流値が制御される第２電流経路の電流値とを比較
する第２ステップと、該比較結果によって前記所定の第１電位端子がオープン
であるか否かを判定する第３ステップと、所定の第２電位端子の電位によって電流値が制御される
第３電流経路の電流値と、他の第２電位端子の電位によ
って電流値が制御される第４電流経路の電流値とを比較
する第５ステップと、該比較結果によって前記所定の第２電位端子がオープン
であるか否かを判定する第６ステップ、とを有する半導
体デバイスのオープン検出方法。
【請求項６】前記第２ステップでは、前記所定の第１電位端子に接続された所定の第１リード
から供給される電圧、又は前記他の第１電位端子に接続
された他の第１リードから供給される電圧が前記所定の
第１電位端子と前記他の第１電位端子とを結ぶ配線パタ
ーンの抵抗によって降圧された電圧が第１トランジスタ
のゲートに印加されることにより前記第１電流経路が形
成され、前記他の第１電位端子に接続された他の第１リードから
供給される電圧、又は前記所定の第１電位端子に接続さ
れた所定の第１リードから供給される電圧が前記抵抗に
よって降圧された電圧が第２トランジスタのゲートに印
加されることにより前記第２電流経路が形成され、前記第５ステップでは、前記所定の第２電位端子に接続された所定の第２リード
から供給される電圧、又は前記他の第２電位端子に接続
された他の第２リードから供給される電圧が前記所定の
第２電位端子と前記他の第２電位端子とを結ぶ配線パタ
ーンの抵抗によって昇圧された電圧が第３トランジスタ
のゲートに印加されることにより前記第３電流経路が形
成され、前記他の第２電位端子に接続された他の第２リードから
供給される電圧、又は前記所定の第２電位端子に接続さ
れた所定の第２リードから供給される電圧が前記抵抗に
よって昇圧された電圧が第４トランジスタのゲートに印
加されることにより前記第４電流経路が形成される請求
項５に記載の半導体デバイスのオープン検出方法。
【請求項７】第１の基準電位が供給されるｎ個（ｎは２
以上の整数）の第１リードのそれぞれに接続されるｎ個
の第１電位端子及び該第１の基準電位と異なる第２の基
準電位が供給されるｎ個の第２リードのそれぞれに接続
されるｎ個の第２電位端子が形成された集積回路チップ
を有する半導体デバイスのオープン検出方法であって、前記ｎ個の第１リード同士を半導体デバイスの外部で接
続すると共に、前記ｎ個の第２リード同士を半導体デバ
イスの外部で接続する第１ステップと、所定の１対の第１電位端子及び第２電位端子がそれぞれ
オープンであるかどうかを検査する第１検査ステップ
と、該第１検査ステップで前記所定の１対の第１電位端子及
び第２電位端子が何れもオープンでないことが判定され
た場合に、該判定結果に基づいて他の１対の第１電位端
子及び第２電位端子がそれぞれオープンであるかどうか
を検査する第２検査ステップ、とを有する半導体デバイ
スのオープン検出方法。
【請求項８】前記第１検査ステップは、所定の１対を構成する第１電位端子の電位によって電流
値が制御される第１電流経路の電流値と、他の一対を構
成する第１電位端子の電位によって電流値が制御される
第２電流経路の電流値とを比較する第２ステップと、該比較結果によって前記所定の一対を構成する第１電位
端子がオープンであるか否かを判定する第３ステップ
と、所定の一対を構成する第２電位端子の電位によって電流
値が制御される第３電流経路の電流値と、他の一対を構
成する第２電位端子の電位によって電流値が制御される
第４電流経路の電流値とを比較する第５ステップと、該比較結果によって前記所定の一対を構成する第２電位
端子がオープンであるか否かを判定する第６ステップ、
とを有する請求項７に記載の半導体デバイスのオープン
検出方法。
【請求項９】前記第２ステップでは、前記所定の一対を構成する第１電位端子に接続された所
定の第１リードから供給される電圧、又は前記他の一対
を構成する第１電位端子に接続された他の第１リードか
ら供給される電圧が前記所定の一対を構成する第１電位
端子と前記他の一対を構成する第１電位端子とを結ぶ配
線パターンの抵抗によって降圧された電圧が第１トラン
ジスタのゲートに印加されることにより前記第１電流経
路が形成され、前記他の一対を構成する第１電位端子に接続された他の
第１リードから供給される電圧、又は前記所定の一対を
構成する第１電位端子に接続された所定の第１リードか
ら供給される電圧が前記抵抗によって降圧された電圧が
第２トランジスタのゲートに印加されることにより前記
第２電流経路が形成され、前記第５ステップでは、前記所定の一対を構成する第２電位端子に接続された所
定の第２リードから供給される電圧、又は前記他の一対
を構成する第２電位端子に接続された他の第２リードか
ら供給される電圧が前記所定の一対を構成する第２電位
端子と前記他の一対を構成する第２電位端子とを結ぶ配
線パターンの抵抗によって昇圧された電圧が第３トラン
ジスタのゲートに印加されることにより前記第３電流経
路が形成され、前記他の一対を構成する第２電位端子に接続された他の
第２リードから供給される電圧、又は前記所定の一対を
構成する第２電位端子に接続された所定の第２リードか
ら供給される電圧が前記抵抗によって昇圧された電圧が
第４トランジスタのゲートに印加されることにより前記
第４電流経路が形成される請求項８に記載の半導体デバ
イスのオープン検出方法。
【請求項１０】前記第２検査ステップは、前記他の一対を構成する第１電位端子の電位によって電
流値が制御される第５電流経路の電流値と、前記第１電
流経路、第２電流経路、第３電流経路又は第４電流経路
の電流値とを比較する第７ステップと、該比較結果によって前記他の一対を構成する第１電位端
子又は前記他の一対を構成する第２電位端子がオープン
であるか否かを判定する第８ステップ、とを有する請求
項８又は９に記載の半導体デバイスのオープン検出方
法。
【請求項１１】前記第７ステップでは、前記所定の一対
を構成する第１電位端子に接続された所定の第１リード
から供給される電圧が前記所定の一対を構成する第１電
位端子と前記他の一対を構成する第１電位端子とを結ぶ
配線パターンの抵抗によって降圧された電圧、又は前記
他の一対を構成する第１電位端子に接続された他の第１
リードから供給される電圧が第５トランジスタのゲート
に印加されることにより前記第５電流経路が形成される
請求項１０に記載の半導体デバイスのオープン検出方
法。
【請求項１２】第１の基準電位が供給されるｎ個（ｎは
２以上の整数）の第１電位端子と、前記第１の基準電位と異なる第２の基準電位が供給され
るｎ個の第２電位端子と、所定の第１電位端子と所定の第２電位端子との間に形成
された第１電流経路の電流値を前記所定の第１電位端子
からの電圧に応じて制御する第１電流制御回路と、前記所定の第１電位端子と前記所定の第２電位端子との
間に形成された第２電流経路の電流値を他の第１電位端
子からの電圧に応じて制御する第２電流制御回路、とを
有する集積回路チップを含む半導体デバイス。
【請求項１３】第１の基準電位が供給されるｎ個（ｎは
２以上の整数）の第１電位端子と、前記第１の基準電位と異なる第２の基準電位が供給され
るｎ個の第２電位端子と、所定の第１電位端子と所定の第２電位端子との間に形成
された第３電流経路の電流値を前記所定の第２電位端子
からの電圧に応じて制御する第３電流制御回路と、前記所定の第１電位端子と前記所定の第２電位端子との
間に形成された第４電流経路の電流値を他の第２電位端
子からの電圧に応じて制御する第４電流制御回路、とを
有する集積回路チップを含む半導体デバイス。
【請求項１４】第１の基準電位が供給されるｎ個（ｎは
２以上の整数）の第１電位端子と、前記第１の基準電位と異なる第２の基準電位が供給され
るｎ個の第２電位端子と、所定の第１電位端子と所定の第２電位端子との間に形成
された第１電流経路の電流値を前記所定の第１電位端子
からの電圧に応じて制御する第１電流制御回路と、前記所定の第１電位端子と前記所定の第２電位端子との
間に形成された第２電流経路の電流値を他の第１電位端
子からの電圧に応じて制御する第２電流制御回路、前記所定の第１電位端子と前記所定の第２電位端子との
間に形成された第３電流経路の電流値を前記所定の第２
電位端子からの電圧に応じて制御する第３電流制御回路
と、前記所定の第１電位端子と前記所定の第２電位端子との
間に形成された第４電流経路の電流値を他の第２電位端
子からの電圧に応じて制御する第４電流制御回路、とを
有する集積回路チップを含む半導体デバイス。
【請求項１５】前記第１電流制御回路は、前記所定の第
１電位端子から供給される電圧がゲートに印加される第
１のｎチャネルＭＯＳトランジスタで構成され、前記第２電流制御回路は、前記第１のｎチャンネルＭＯ
Ｓトランジスタと同一のディメンジョンで形成される第
２のｎチャネルＭＯＳトランジスタであって、前記他の
第１電位端子から供給される電圧がゲートに印加される
第２のｎチャネルＭＯＳトランジスタで構成され、前記第３電流制御回路は、前記所定の第２電位端子から
供給される電圧がゲートに印加される第１のｐチャネル
ＭＯＳトランジスタで構成され、前記第４電流制御回路は、前記第１のｐチャンネルＭＯ
Ｓトランジスタと同一のディメンジョンで形成される第
２のｐチャネルＭＯＳトランジスタであって、前記他の
第２電位端子から供給される電圧がゲートに印加される
第２のｐチャネルＭＯＳトランジスタで構成される請求
項１４に記載の半導体デバイス。
【請求項１６】前記他の第１電位端子と前記他の第２電
位端子との間に形成された第５電流経路の電流値を前記
他の第１電位端子からの電圧に応じて制御する第５電流
制御回路を更に有する請求項１４に記載の半導体デバイ
ス。
【請求項１７】前記第１電流制御回路は、前記所定の第
１電位端子から供給される電圧がゲートに印加される第
１のｎチャネルＭＯＳトランジスタで構成され、前記第２電流制御回路は、前記第１のｎチャンネルＭＯ
Ｓトランジスタと同一のディメンジョンで形成される第
２のｎチャネルＭＯＳトランジスタであって、前記他の
第１電位端子から供給される電圧がゲートに印加される
第２のｎチャネルＭＯＳトランジスタで構成され、前記第３電流制御回路は、前記所定の第２電位端子から
供給される電圧がゲートに印加される第１のｐチャネル
ＭＯＳトランジスタで構成され、前記第４電流制御回路は、前記第１のｐチャンネルＭＯ
Ｓトランジスタと同一のディメンジョンで形成される第
２のｐチャネルＭＯＳトランジスタであって、前記他の
第２電位端子から供給される電圧がゲートに印加される
第２のｐチャネルＭＯＳトランジスタで構成され、前記第５電流制御回路は、前記第１のｎチャンネルＭＯ
Ｓトランジスタ又は前記第２のｎチャンネルＭＯＳトラ
ンジスタと同一のディメンジョンで形成される第３のｎ
チャネルＭＯＳトランジスタであって、前記他の第１電
位端子から供給される電圧がゲートに印加される第３の
ｎチャネルＭＯＳトランジスタで構成される請求項１５
に記載の半導体デバイス。
【請求項１８】前記第１電流制御回路及び前記第２電流
制御回路は、前記他の第１電位端子からの距離が前記集
積回路チップ上で最大に近づくように配置される請求項
１２に記載の半導体デバイス。
【請求項１９】前記第３電流制御回路及び前記第４電流
制御回路は、前記他の第２電位端子からの距離が前記集
積回路チップ上で最大に近くなるように配置される請求
項１３に記載の半導体デバイス。
【請求項２０】前記第１電流制御回路及び前記第２電流
制御回路は、前記他の第１電位端子からの距離が前記集
積回路チップ上で最大に近くなるように配置され、前記第３電流制御回路及び前記第４電流制御回路は、前
記他の第２電位端子からの距離が前記集積回路チップ上
で最大に近くなるように配置される請求項１４乃至１７
の何れか１項に記載の半導体デバイス。
【請求項２１】前記第１電流制御回路及び第２電流制御
回路は、前記所定の第１電位端子及び第２電位端子の近
傍に配置され、前記第３制御回路、前記第４電流制御回路及び前記第５
制御回路は、前記他の第１電位端子及び他の第２電位端
子の近傍に配置される請求項２０に記載の半導体デバイ
ス。
【請求項２２】前記第１電流制御回路、第２電流制御回
路、前記第３制御回路、前記第４電流制御回路及び前記
第５制御回路は、前記集積回路チップ上に形成された信
号用パッドに対応して設けられる入力保護回路に相当す
る位置に配置される請求項２１に記載の半導体デバイ
ス。