JPH0354841A - ＢｉＣＭＯＳ半導体装置 - Google Patents
ＢｉＣＭＯＳ半導体装置Info
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- JPH0354841A JPH0354841A JP18996489A JP18996489A JPH0354841A JP H0354841 A JPH0354841 A JP H0354841A JP 18996489 A JP18996489 A JP 18996489A JP 18996489 A JP18996489 A JP 18996489A JP H0354841 A JPH0354841 A JP H0354841A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000872 buffer Substances 0.000 claims abstract description 39
- 239000002131 composite material Substances 0.000 claims description 12
- 230000002950 deficient Effects 0.000 abstract description 10
- 238000012360 testing method Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口既要Ｊ
ＢｉＣＭＯＳ半導体装置に係り、詳しくは内部ゲートが
ＣＭＯＳゲートのみで又はＢｉＣＭＯＳの複合ゲートで
構成され、出力バッファがＢｉＣＭＯＳの複合ゲートで
構戒された半導体装置に関し、 ＢｉＣＭＯＳ半導体装置内のＭＯＳ｝ランジスタのリー
ク電流を検出することができ、出荷時の試験の際に確実
に不良品を判別し取り除くことができるＢｉＣＭＯＳ半
導体装置を提供することを目的とし、 半導体チップ上に配置されたＢｉＣＭＯＳの複合ゲート
又はＣＭＯＳゲートにて横戒されている内部ゲートと、
内部ゲートの外側部に配置され、入力段がＭＯＳ｝ラン
ジスタにて構戒されるとともに、出力段がバイポーラト
ランジスタにて構成され内部ゲートからの入力信号をＴ
ＴＬレベルに変換して出力するＢｉＣＭＯＳ複合ゲート
よりなる？！数の出力バッファとを備えたＢ ｉ ＣＭ
ＯＳ半導体装置において、 配線を介して前記出力バッファに接続され、同バッファ
の出力段のバイポーラトランジスタをオフ状態に制御し
出力端子をフローティング状態にする制御信号を入力す
るコントロール端子を半導体チップ上に形戒した構戒に
した。
ＣＭＯＳゲートのみで又はＢｉＣＭＯＳの複合ゲートで
構成され、出力バッファがＢｉＣＭＯＳの複合ゲートで
構戒された半導体装置に関し、 ＢｉＣＭＯＳ半導体装置内のＭＯＳ｝ランジスタのリー
ク電流を検出することができ、出荷時の試験の際に確実
に不良品を判別し取り除くことができるＢｉＣＭＯＳ半
導体装置を提供することを目的とし、 半導体チップ上に配置されたＢｉＣＭＯＳの複合ゲート
又はＣＭＯＳゲートにて横戒されている内部ゲートと、
内部ゲートの外側部に配置され、入力段がＭＯＳ｝ラン
ジスタにて構戒されるとともに、出力段がバイポーラト
ランジスタにて構成され内部ゲートからの入力信号をＴ
ＴＬレベルに変換して出力するＢｉＣＭＯＳ複合ゲート
よりなる？！数の出力バッファとを備えたＢ ｉ ＣＭ
ＯＳ半導体装置において、 配線を介して前記出力バッファに接続され、同バッファ
の出力段のバイポーラトランジスタをオフ状態に制御し
出力端子をフローティング状態にする制御信号を入力す
るコントロール端子を半導体チップ上に形戒した構戒に
した。
［産業上の利用分野］
本発明はＢｉＣＭＯＳ半導体装置に係り、詳しくは内部
ゲートがＣＭＯＳゲートのみで又はＢｉＣＭＯＳの複合
ゲートで構戒され、出力バッファがＢｉＣＭＯＳの複合
ゲートでｔｉ或された半導体装置に関するものである。
ゲートがＣＭＯＳゲートのみで又はＢｉＣＭＯＳの複合
ゲートで構戒され、出力バッファがＢｉＣＭＯＳの複合
ゲートでｔｉ或された半導体装置に関するものである。
Ｂ ｉ ＣＭＯＳ半導体装置においてＣＭＯＳゲートに
動作電源を印加した場合には同ＭＯＳゲートに定常電流
は流れない、即ちノーマリオフが保証されていなければ
ならない。その結果、１３ｉｃＭＯＳ半導体装置の出荷
時に同半導体装置がノーマリオフか否かの試験（スタン
バイ電流測定試験）が要求されている。
動作電源を印加した場合には同ＭＯＳゲートに定常電流
は流れない、即ちノーマリオフが保証されていなければ
ならない。その結果、１３ｉｃＭＯＳ半導体装置の出荷
時に同半導体装置がノーマリオフか否かの試験（スタン
バイ電流測定試験）が要求されている。
［従来の技術］
従来、ＢｉＣＭＯＳ半導体装置においては内部ゲートが
ＣＭＯＳゲートのみで又はＢｉＣＭＯＳの複合ゲートで
構或され、出力バッファも同様にＢｉＣＭＯＳの複合ゲ
ートで構成されている。そして、スタンバイ電流測定を
行なうとすると、第４図に示す入力段１がＭＯＳ｝ラン
ジスタで、出力段２がバイポーラトランジスタで構成さ
れている出力バッファにおいて動作電源Ｖ ｃ ｃを入
出力段１．２にそれぞれ印加して出力端子３から流れる
定常電流を測定することが考えられる。
ＣＭＯＳゲートのみで又はＢｉＣＭＯＳの複合ゲートで
構或され、出力バッファも同様にＢｉＣＭＯＳの複合ゲ
ートで構成されている。そして、スタンバイ電流測定を
行なうとすると、第４図に示す入力段１がＭＯＳ｝ラン
ジスタで、出力段２がバイポーラトランジスタで構成さ
れている出力バッファにおいて動作電源Ｖ ｃ ｃを入
出力段１．２にそれぞれ印加して出力端子３から流れる
定常電流を測定することが考えられる。
この時、入力端子４は内部ゲートからハイレベルの信号
が出力されずローレベルの状態であることを前提として
測定していることから、入力段１においてそれぞれｐＭ
Ｏｓ｝ランジスタ５，７及びｎＭＯｓ｝ランジスタ６，
８から構成される２つのインバータ回路にて出力段２の
トランジスタ９はオフ状態に保持される。
が出力されずローレベルの状態であることを前提として
測定していることから、入力段１においてそれぞれｐＭ
Ｏｓ｝ランジスタ５，７及びｎＭＯｓ｝ランジスタ６，
８から構成される２つのインバータ回路にて出力段２の
トランジスタ９はオフ状態に保持される。
一方、ｐＭＯｓ｝ランジスタ１０及びｎＭＯｓトランジ
スタｌ１で構或されるインバータ回路にて出力段２のト
ランジスタ１２．１３はオン状態に保持されるゆ又、ｐ
ＭＯＳトランジスタｌ４及びｎＭＯＳ｝ランジスタ１５
で構戒されるインバータ回路にて出力段２のトランジス
タｌ６はオン状態に保持される。さらに、前記ｐＭＯＳ
｝ランジスタ５及びｎＭＯＳ｝ランジスタ６で構戒され
るインバータ回路にて次の段のｐＭＯＳトランジスタ１
７はオフ状態に保持される。
スタｌ１で構或されるインバータ回路にて出力段２のト
ランジスタ１２．１３はオン状態に保持されるゆ又、ｐ
ＭＯＳトランジスタｌ４及びｎＭＯＳ｝ランジスタ１５
で構戒されるインバータ回路にて出力段２のトランジス
タｌ６はオン状態に保持される。さらに、前記ｐＭＯＳ
｝ランジスタ５及びｎＭＯＳ｝ランジスタ６で構戒され
るインバータ回路にて次の段のｐＭＯＳトランジスタ１
７はオフ状態に保持される。
従って、この動作電源Ｖｃｃが印加された定常状態にお
いて入力段１の各インバータ回路はカットオフ状態に保
持され電流は流れないのに対し出力段２の出力端子３は
ハイレベルとなりトランジスタ１２．１３を介して定常
電流が流れる。
いて入力段１の各インバータ回路はカットオフ状態に保
持され電流は流れないのに対し出力段２の出力端子３は
ハイレベルとなりトランジスタ１２．１３を介して定常
電流が流れる。
［発明が解決しようとする諜題〕
しかしながら、この定常状態においてトランジスタ１２
．１３を介して定常電流が流れる一方で、例えば入力段
１のＭＯＳトランジスタの一部又は内部ゲートのＭＯＳ
トランジスタの一部に不良品があり、微小リーク電流が
流れている場合、そのリーク電流は定常電流に対して非
常に微小なことから検出が難しくスクンハイ電流の測定
は実質的に不可能であった。その結果、その不良製品が
出荷されてしまう虞があった。
．１３を介して定常電流が流れる一方で、例えば入力段
１のＭＯＳトランジスタの一部又は内部ゲートのＭＯＳ
トランジスタの一部に不良品があり、微小リーク電流が
流れている場合、そのリーク電流は定常電流に対して非
常に微小なことから検出が難しくスクンハイ電流の測定
は実質的に不可能であった。その結果、その不良製品が
出荷されてしまう虞があった。
本発明は上記問題点を解決するためになされたものであ
って、その目的はＢｉＣＭＯＳ半導体装置内のＭＯＳ｝
ランジスタのリーク電流を検出することができ、出荷時
の試験の際に確実に不良品を判別し取り除くことができ
るＢｉＣＭＯＳ半導体装置を提供することにある。
って、その目的はＢｉＣＭＯＳ半導体装置内のＭＯＳ｝
ランジスタのリーク電流を検出することができ、出荷時
の試験の際に確実に不良品を判別し取り除くことができ
るＢｉＣＭＯＳ半導体装置を提供することにある。
［課題を解決するための千段］
第１図は本発明の原理説明図である。
内部ゲート２０は半導体チップの中央部に配置され、Ｂ
ｉ ＣＭＯＳの複合ゲート又はＣＭＯＳゲートにて構
成されている。出力ハソファ２１は内部ゲート２０の外
側部に配置され、内部ゲート２０の出力信号を人力する
入力段はＭＯＳ｝ランジスタで構成され、その入力段の
出力信号をＴＴＬレベルに変換する出力段はバイポーラ
トランジスタで構成されている。
ｉ ＣＭＯＳの複合ゲート又はＣＭＯＳゲートにて構
成されている。出力ハソファ２１は内部ゲート２０の外
側部に配置され、内部ゲート２０の出力信号を人力する
入力段はＭＯＳ｝ランジスタで構成され、その入力段の
出力信号をＴＴＬレベルに変換する出力段はバイポーラ
トランジスタで構成されている。
半導体チップ上に形戒された試験時のみに使用されるコ
ントロール端子２２は同チップ上に形戒される配線層を
介して出力バッファ２１に接続され、同バッファ２１の
出力段のバイポーラトランジスタをオフ状態にして出力
端子がフローティング状態（ハイインピーダンス）とな
るように同バッフプ２１を制御する制御信号を入力する
。
ントロール端子２２は同チップ上に形戒される配線層を
介して出力バッファ２１に接続され、同バッファ２１の
出力段のバイポーラトランジスタをオフ状態にして出力
端子がフローティング状態（ハイインピーダンス）とな
るように同バッフプ２１を制御する制御信号を入力する
。
［作用］
出荷時にコントロール端子２２に制御信号を人力した状
態で、動作電源Ｖｃｃを半導体装置に印加すると、出力
バッファ２１の出力段のバイポーラトランジスタは制御
信号に基づいてオフ状態に制御されることから、出力バ
ッファ２１の出力端子は電気的にフローティング状Ｂ（
ハイインピーダンス）に制御される。その結果、出力バ
ッファ２１における出力段のバイポーラトランジスタに
は定常電流が流れないことになる。
態で、動作電源Ｖｃｃを半導体装置に印加すると、出力
バッファ２１の出力段のバイポーラトランジスタは制御
信号に基づいてオフ状態に制御されることから、出力バ
ッファ２１の出力端子は電気的にフローティング状Ｂ（
ハイインピーダンス）に制御される。その結果、出力バ
ッファ２１における出力段のバイポーラトランジスタに
は定常電流が流れないことになる。
従って、この状態で動作電源電流を測定すれば、バッフ
ァ２１のＭＯＳ｝ランジスタ又は内部ゲートのＭＯＳト
ランジスタの不良の有無を判別することが可能となる。
ァ２１のＭＯＳ｝ランジスタ又は内部ゲートのＭＯＳト
ランジスタの不良の有無を判別することが可能となる。
［実施例］
以下、本発明を具体化したー実施例を図面に従って説明
する。
する。
第２図は本発明の一実施例における半導体装置を示す概
略構戒図、第３図は本実施例の出力バッファを示す電気
回路図であり、第１．４図と同様の構戒については同一
の符号を付して説明する。
略構戒図、第３図は本実施例の出力バッファを示す電気
回路図であり、第１．４図と同様の構戒については同一
の符号を付して説明する。
第２図において、チップ３０の中央にはバイボーラ・Ｃ
ＭＯＳ複合ゲートよりなる内部ゲート２０が形成され、
同内部ゲート２０を囲むように出力バッファ２１及び入
力バッファ３２が形戒されている。そして、チップ３０
の外周寄りには入出力バッファ３２．２１を囲むように
複数のボンディングパソド３３が形成され、各バッファ
２１．３２に配線接続される。
ＭＯＳ複合ゲートよりなる内部ゲート２０が形成され、
同内部ゲート２０を囲むように出力バッファ２１及び入
力バッファ３２が形戒されている。そして、チップ３０
の外周寄りには入出力バッファ３２．２１を囲むように
複数のボンディングパソド３３が形成され、各バッファ
２１．３２に配線接続される。
ボンディングバソド３３の一例には１つのコントロール
端子２２が設けられ、同端子２２はアルミ配線３４を介
して前記出力バフファ２１に配線接続されているととも
に、プルアップ用抵抗３５を介して動作電源Ｖｃｃが印
加されるようになっている。
端子２２が設けられ、同端子２２はアルミ配線３４を介
して前記出力バフファ２１に配線接続されているととも
に、プルアップ用抵抗３５を介して動作電源Ｖｃｃが印
加されるようになっている。
次に、前記出力バッファ２１の詳細を第３図に基づいて
説明する。
説明する。
前記コントロール端子２２はＭＯＳ入カ段１に設けたｐ
ＭＯｓ及びｎＭＯｓトランジスタ３６．３７よりなるイ
ンバータ回路の入力端子に対して配線接続される。又、
コントロール端子２２はｐＭＯＳ及びｎＭＯｓ｝ランジ
スタ５．６よりなるインバータ回路のグランド側に設け
たｎＭＯｓ トランジスタ３８のゲート端子及び同イン
バータ回路の出力端子と動作電源投入ライン間に設けた
ｐＭＯＳトランジスタ３９のゲート端子にそれぞれ配線
接続されている。
ＭＯｓ及びｎＭＯｓトランジスタ３６．３７よりなるイ
ンバータ回路の入力端子に対して配線接続される。又、
コントロール端子２２はｐＭＯＳ及びｎＭＯｓ｝ランジ
スタ５．６よりなるインバータ回路のグランド側に設け
たｎＭＯｓ トランジスタ３８のゲート端子及び同イン
バータ回路の出力端子と動作電源投入ライン間に設けた
ｐＭＯＳトランジスタ３９のゲート端子にそれぞれ配線
接続されている。
前記ｐＭＯｓ及びｎＭＯｓ｝ランジスタ３６，３７より
なるインバータ回路の出力端子は、ｐＭＯＳ及びｎＭＯ
ｓトランジスタ１０．１１よりなるインバータ回路の動
作電源側に設けたｐＭＯｓトランジスタ４０のゲート端
子及び同インバータ回路の出力端子とグランドライン間
に設けたｎＭ○Ｓトランジスタ４１のゲート端子にそれ
ぞれ配線接続されている。
なるインバータ回路の出力端子は、ｐＭＯＳ及びｎＭＯ
ｓトランジスタ１０．１１よりなるインバータ回路の動
作電源側に設けたｐＭＯｓトランジスタ４０のゲート端
子及び同インバータ回路の出力端子とグランドライン間
に設けたｎＭ○Ｓトランジスタ４１のゲート端子にそれ
ぞれ配線接続されている。
上記のように構成した半導体装置のスタンバイ電流測定
を行なう際の作用について説明する。
を行なう際の作用について説明する。
今、半導体装置に動作電源Ｖｃｃのみを印加した状態で
は、各出力バフファ２１の入力端子４は不良品でない限
りローレベルの信号が入力している。この状態で前記コ
ントロール端子２２にローレベルの信号を入力すると、
前記ｎＭＯＳトランジスタ３８はオフし、ｐＭＯＳｌ−
ランジスタ３９はオンする。従って、ｐＭＯＳ｝ランジ
スタ１７はオフ状態になるとともに、ｐＭＯＳ及びｎＭ
○Ｓトランジスタ７，８よりなるインバータ回路の出力
端子はローレベルとなる．その結果、バイポーラトラン
ジスタ９はオフ状態となる。
は、各出力バフファ２１の入力端子４は不良品でない限
りローレベルの信号が入力している。この状態で前記コ
ントロール端子２２にローレベルの信号を入力すると、
前記ｎＭＯＳトランジスタ３８はオフし、ｐＭＯＳｌ−
ランジスタ３９はオンする。従って、ｐＭＯＳ｝ランジ
スタ１７はオフ状態になるとともに、ｐＭＯＳ及びｎＭ
○Ｓトランジスタ７，８よりなるインバータ回路の出力
端子はローレベルとなる．その結果、バイポーラトラン
ジスタ９はオフ状態となる。
一方、ｐＭＯｓ及びｎＭＯｓトランジスタ３６，３７よ
りなるインバータ回路の出力端子はハイレベルとなる。
りなるインバータ回路の出力端子はハイレベルとなる。
この時、ｐＭＯｓ｝ランジスタ４０はオフし、ｎＭＯｓ
トランジスタ４１はオンするので、パイポーラトラン
ジスタｌ２のベース電位はローレベルとなりバイポーラ
トランジスタ１２．１３がオフする． 従って、バイポーラトランジスタ９．１２．１３がオフ
するため、出力端子３は電気的にフローティング状態と
なり、動作電ｉ１ｆＶｃｃよりバイポーラトランジスタ
１２．１３を介して定常電流が流れることはない。又、
ｎＭＯｓ｝ランジスタ１１．１５．３８及びｐＭＯＳト
ランジスタ７．４０がオフであるため、定常ではＭＯＳ
人カ段１を介して動作電源側からグランド側に電流が流
れることはない。
トランジスタ４１はオンするので、パイポーラトラン
ジスタｌ２のベース電位はローレベルとなりバイポーラ
トランジスタ１２．１３がオフする． 従って、バイポーラトランジスタ９．１２．１３がオフ
するため、出力端子３は電気的にフローティング状態と
なり、動作電ｉ１ｆＶｃｃよりバイポーラトランジスタ
１２．１３を介して定常電流が流れることはない。又、
ｎＭＯｓ｝ランジスタ１１．１５．３８及びｐＭＯＳト
ランジスタ７．４０がオフであるため、定常ではＭＯＳ
人カ段１を介して動作電源側からグランド側に電流が流
れることはない。
この状態において、動作電［Ｖｃｃの印加に基づく電流
の有無を測定し電流を測定した時、その電流は出力バッ
ファ２１のＭＯＳ人カ段１又は内部ゲート２０のリーク
電流と判別することができ、不良品を取り除くことがで
きる。
の有無を測定し電流を測定した時、その電流は出力バッ
ファ２１のＭＯＳ人カ段１又は内部ゲート２０のリーク
電流と判別することができ、不良品を取り除くことがで
きる。
又、コントロール端子２２は半導体装置の出荷時には絶
縁層にて被覆され使用不能にするようになっているので
、通常の使用時にはプルアップ用抵抗３５を介して常に
ハイレベルに保持されているため、出力バフファ２ｌの
通常の動作を保証することができるようになっている。
縁層にて被覆され使用不能にするようになっているので
、通常の使用時にはプルアップ用抵抗３５を介して常に
ハイレベルに保持されているため、出力バフファ２ｌの
通常の動作を保証することができるようになっている。
尚、本実施例では全出力バッファ２１を１つのコントロ
ール端子２２に接続したが、コントロール端子を複数設
けてそれぞれの出力バッファに割り当てて実施してもよ
い。
ール端子２２に接続したが、コントロール端子を複数設
けてそれぞれの出力バッファに割り当てて実施してもよ
い。
又、前記出力バッファ２１の回路構戒に限定されるもの
ではなく、要はコンｌ・ロール端子２２からの制御信号
が人力されたとき、バイポーラトランジスタ９，１２．
１３がオフし、出力端子３がフローティング状態になる
回路構或であればよい。
ではなく、要はコンｌ・ロール端子２２からの制御信号
が人力されたとき、バイポーラトランジスタ９，１２．
１３がオフし、出力端子３がフローティング状態になる
回路構或であればよい。
［発明の効果］
以上詳述したように、本発明によればＢｉＣＭＯＳ半導
体装置内のＭＯＳ｝ランジスタのリーク電流を検出する
ことができ、出荷時の試験の際に確実に不良品を判別し
取り除くことができる優れた効果を有する。
体装置内のＭＯＳ｝ランジスタのリーク電流を検出する
ことができ、出荷時の試験の際に確実に不良品を判別し
取り除くことができる優れた効果を有する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例における半導体装置を示す概
略構或図、 第３図は本実施例の出力バッファを示す電気回路図、 第４図は従来の出力バ・７ファを示す電気回路図である
。 図において、 ２０は内部ゲート、 ２１は出力バッファ、 ２２はコントロール端子である． 第１図 本発明の原ｙ１ｍ明図 コントロール鰭子 第２図 本発明の一実層例における半導体装置を示す［略檎成図
］ｎ
略構或図、 第３図は本実施例の出力バッファを示す電気回路図、 第４図は従来の出力バ・７ファを示す電気回路図である
。 図において、 ２０は内部ゲート、 ２１は出力バッファ、 ２２はコントロール端子である． 第１図 本発明の原ｙ１ｍ明図 コントロール鰭子 第２図 本発明の一実層例における半導体装置を示す［略檎成図
］ｎ
Claims (1)
- 【特許請求の範囲】 １ 半導体チップ上に配置されたＢｉＣＭＯＳの複合ゲ
ート又はＣＭＯＳゲートにて構成されている内部ゲート
（２０）と、 内部ゲート（２０）の外側部に配置され、入力段がＭＯ
Ｓトランジスタにて構成されるとともに、出力段がバイ
ポーラトランジスタにて構成され内部ゲート（２０）か
らの入力信号をＴＴＬレベルに変換して出力するＢｉＣ
ＭＯＳ複合ゲートよりなる複数の出力バッファ（２１）
と を備えたＢｉＣＭＯＳ半導体装置において、配線を介し
て前記出力バッファ（２１）に接続され、同バッファ（
２１）の出力段のバイポーラトランジスタをオフ状態に
制御し出力端子をフローティング状態にする制御信号を
入力するコントロール端子（２２）を半導体チップ上に
形成したことを特徴とするＢｉＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18996489A JPH0354841A (ja) | 1989-07-21 | 1989-07-21 | ＢｉＣＭＯＳ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18996489A JPH0354841A (ja) | 1989-07-21 | 1989-07-21 | ＢｉＣＭＯＳ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354841A true JPH0354841A (ja) | 1991-03-08 |
Family
ID=16250134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18996489A Pending JPH0354841A (ja) | 1989-07-21 | 1989-07-21 | ＢｉＣＭＯＳ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354841A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06102309A (ja) * | 1992-08-04 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ集積回路の試験検出・遮断回路および方法 |
| KR100370956B1 (ko) * | 2000-07-22 | 2003-02-06 | 주식회사 하이닉스반도체 | 누설전류 측정용 테스트 패턴 |
| US6785106B2 (en) | 2001-01-16 | 2004-08-31 | Denso Corporation | Integrate circuit device |
| KR20150035348A (ko) | 2012-07-13 | 2015-04-06 | 세미텍 가부시키가이샤 | 박막 서미스터 소자 및 그 제조 방법 |
| JP2017517141A (ja) * | 2014-04-08 | 2017-06-22 | ウィリアム・マーシュ・ライス・ユニバーシティ | 電子装置における可撓性で導電性の薄膜および無機層の製造と使用 |
-
1989
- 1989-07-21 JP JP18996489A patent/JPH0354841A/ja active Pending
Cited By (5)
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|---|---|---|---|---|
| JPH06102309A (ja) * | 1992-08-04 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ集積回路の試験検出・遮断回路および方法 |
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