JP2008187066A - パワートランジスタ - Google Patents

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Abstract

【課題】簡単な回路構成でパワートランジスタのボンディングワイヤの断線を検出する。
【解決手段】ゲート電極13に与えられる信号に応じてソース電極11とドレイン電極12の間の導通状態が制御される複数のトランジスタと、これらのトランジスタのソース電極とソース端子Sとの間をそれぞれ接続する複数のボンディングワイヤ51と、ドレイン電極とドレイン端子Dとの間をそれぞれ接続する複数のボンディングワイヤ52を備えたパワートランジスタにおいて、これらのトランジスタのソース電極11とドレイン電極12をそれぞれプルダウンする複数の抵抗31と、ソース端子Sとドレイン端子Dに所定の電圧VDDを印加したときに、これらのトランジスタのソース電極11とドレイン電極12に発生する電圧に基づいてボンディングワイヤ51,52が正常に接続されているか否かを判定するインバータ32及びOR33による論理回路を設ける。
【選択図】図1

Description

本発明は、パワートランジスタ、特に並列に複数配置される素子のバッドと入出力端子間のボンディングワイヤの断線検出に関するものである。
図2は、下記特許文献3に記載された従来のパワートランジスタの構成図である。
このパワートランジスタ1は、シリコンチップSi上に形成され、平行に配置された3つのソース電極2a,2b,2cを有している。ソース電極2a,2b,2cは、それぞれパッド3a,3b,3cに接続されると共に、これらのパッド間が配線4によって共通に接続されている。また、ソース電極2b,2cを挟んでドレイン電極5a,5b,5cが平行に配置され、これらのドレイン電極5a,5b,5cは、それぞれパッド6a,6b,6cに接続されると共に、これらのパッド間が配線7によって共通に接続されている。
パッド3a,3b,3cは、それぞれボンディングワイヤ8a,8b,8cによって、第1の共通端子であるリードフレームのソース端子Sに接続され、パッド6a,6b,6cは、それぞれボンディングワイヤ9a,9b,9cによって、第2の共通端子であるリードフレームのドレイン端子Dに接続されている。
このように、パワートランジスタ1の複数のソース電極2a〜2cとソース端子Sとの間を複数の金属細線、いわゆるボンディングワイヤ8a〜8cで接続し、ドレイン電極5a〜5cとドレイン端子Dとの間を複数のボンディングワイヤ9a〜9cで接続することにより、ボンディングワイヤによる抵抗を少なくして、大電流を効率よく流すようにしている。
しかし、ボンディングワイヤの接続不良や断線が生ずると、残りのボンディングワイヤに電流が集中し、場合によっては残りのボンディングワイヤが溶断してパワートランジスタとして機能しなくなるおそれがある。このような問題を解決するために、下記特許文献3には、複数のパッド3a〜3c,6a〜6cの電圧を複数の電圧検出回路でそれぞれ検出し、検出された電圧を判定回路で判定することにより、各電圧の変化に基づいてボンディングワイヤの断線を検出する技術が提案されている。
特開平9−8075号公報 特開平9−266226号公報 特開2006−47006号公報
しかしながら、前記特許文献3に記載されたパワートランジスタでは、電圧検出回路でかなり大きな電流を流すことにより数mV〜数十mVの電圧を検出し、更に、その検出した微弱な電圧をウインドウコンパレータ等の複雑な回路を用いた判定回路で判定することにより、ボンディングワイヤの断線を検出している。このため、シリコンチップSi上に占める断線検出回路の面積が大きくなるという課題があった。
本発明は、簡単な回路構成でパワートランジスタのボンディングワイヤの断線を検出することを目的としている。
本発明は、制御電極に与えられる信号に応じて第1の電極と第2の電極の間の導通状態が制御される複数のトランジスタと、該複数のトランジスタの第1の電極と共通の第1の端子との間をそれぞれ接続する複数の第1のボンディングワイヤと、該複数のトランジスタの第2の電極と共通の第2の端子との間をそれぞれ接続する複数の第2のボンディングワイヤとを備えたパワートランジスタにおいて、前記複数のトランジスタの第1及び第2の電極をそれぞれプルアップまたはプルダウンする複数の抵抗手段と、前記複数のトランジスタの第1及び第2の電極に発生する電圧に基づいて前記第1及び第2のボンディングワイヤが正常に接続されているか否かを判定する断線検出回路を設けたことを特徴としている。
本発明では、パワートランジスタを構成する複数のトランジスタの第1及び第2の各電極をプルアップまたはプルダウンするための抵抗手段を設けると共に、これらの第1及び第2の電極の電圧の論理レベルに基づいて、これらの第1及び第2の各電極と共通の第1及び第2の端子の間を接続するボンディングワイヤの接続状態を判定する断線検出回路を設けている。これにより、簡単な回路構成でパワートランジスタのボンディングワイヤの断線を容易に検出することができるという効果がある。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図1は、本発明の実施例1を示すパワートランジスタの構成図である。
このパワートランジスタは、基体としてのシリコンチップSi上にパワーMOSトランジスタが形成されたトランジスタ領域10を有すると共に、断線検出回路30が設けられている。
トランジスタ領域10には、3本のソース電極11a,11b,11cが平行に配置され、このソース電極11b,11cを挟んで3本のドレイン電極12a,12b,12cが平行に配置されている。更に、これらのソース電極11a〜11cとドレイン電極12a〜12cの間には、ゲート電極13a,13b,13c,13d,13eが形成されている。
ソース電極11a〜11cは、トランジスタ領域10の外まで張り出して形成され、シリコンチップSi上に形成されたソース用のパッド21a,21b,21cにそれぞれ接続されている。ドレイン電極12a〜12cも同様に、トランジスタ領域10の外まで張り出して形成され、シリコンチップSi上に形成されたドレイン用のパッド22a,22b,22cにそれぞれ接続されている。一方、ゲート電極13a〜13eは、トランジスタ領域10外のシリコンチップSi上に形成されたゲート用のパッド23に共通接続されている。
パッド21a〜21cは、それぞれボンディングワイヤ51a,51b,51cを介してリードフレームのソース端子Sに接続され、パッド22a〜22cは、それぞれボンディングワイヤ52a,52b,52cを介してリードフレームのドレイン端子Dに接続されている。また、パッド23は、ボンディングワイヤ53によってリードフレームのゲート端子Gに接続されている。
一方、断線検出回路30は、ソース電極11a〜11cをそれぞれ共通電位GNDに接続するプルダウン用の抵抗31a,31b,31cと、ドレイン電極12a〜12cをそれぞれ共通電位GNDに接続するプルダウン用の抵抗31d,31e,31fを有している。更に、ソース電極11a〜11cは、それぞれインバータ32a,32b,32cを介して6入力の論理和ゲート(以下、「OR」という)33の入力側に接続され、ドレイン電極12a〜12cは、インバータ32d,32e,32fを介してこのOR33の入力側に接続されている。
そして、OR33の出力側が、検出結果OUTを出力するためのパッド34に接続されている。なお、これらのインバータ32a〜32fとOR33に対する電源は、電源電位VDD用のパッド35と、共通電位GND用のパッド36から与えられるようになっている。
次に、このパワートランジスタにおけるボンディングワイヤ51a〜51c,52a〜52cの断線検出方法を説明する。
先ず、断線検出回路30のパッド35,36間に、インバータ32a〜32fとOR33を動作させるための電源電圧VDD(例えば、5V)を供給する。次に、リードフレームのソース端子Sとドレイン端子Dに、同じ電源電圧VDDを印加する。また、このパワートランジスタのゲート端子Gには、このパワートランジスタがオフする電圧(例えば、5V)を印加する。
これにより、ソース端子Sとソース用のパッド21a〜21cの間のボンディングワイヤ51a〜51cが正常に接続されていれば、これらのパッド21a〜21cに接続されるソース電極11a〜11cの電位はVDDとなる。もしも、ボンディングワイヤが正常に接続されていなかったり断線したりしていれば、そのソース電極の電位は、プルダウン用の抵抗により、GND(接地電圧、0V)となる。
同様に、ドレイン端子Dとドレイン用のパッド22a〜22cの間のボンディングワイヤ52a〜52cが正常に接続されていれば、これらのパッド22a〜22cに接続されるドレイン電極12a〜12cの電位はVDDとなる。もしも、ボンディングワイヤが正常に接続されていなかったり断線したりしていれば、そのドレイン電極の電位は、プルダウン用の抵抗により、GNDとなる。
ソース電極11a〜11cの電位は、それぞれインバータ32a〜32cで反転され、ドレイン電極12a〜12cの電位は、それぞれインバータ32d〜32fで反転されてOR33に入力される。従って、すべてのボンディングワイヤが正常であれば、OR33から出力される検出結果OUTはレベル“L”となり、ボンディングワイヤが1本でも断線していれば、検出結果OUTはレベル“H”となる。これにより、ボンディングワイヤの断線を検出することができる。
以上のように、この実施例1のパワートランジスタは、ソース用のパッド21a〜21cを、それぞれボンディングワイヤ51a〜51cによって、リードフレームのソース端子Sに接続し、ドレイン用のパッド22a〜22cを、それぞれボンディングワイヤ52a〜52cによって、リードフレームのドレイン端子Dに接続し、更にこれらのパッド21a〜21c,22a〜22cの電位(“L”または“H”)を調べることにより、断線の有無を検出する断線検出回路30を備えている。これにより、簡単な構成で容易にボンディングワイヤの断線を検出することができるという利点がある。
図3は、本発明の実施例2を示すパワートランジスタの構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
このパワートランジスタは、図1中の断線検出回路30に代えて、機能が追加された断線検出回路30Aを設けたものである。
断線検出回路30Aは、断線検出回路30と同様の抵抗31a〜31f、インバータ32a〜32f、及びOR33に加えて、このOR33から出力される検出結果OUTを保持する手段としてのフリップフロップ(以下、「FF」という)37を有している。FF37は、パッド38に与えられるイネーブル信号ENAが“L”から“H”に立ち上がったときに、OR33から出力される検出結果OUTを保持して出力するものである。
FF37の出力端子Qは、インバータ39を介して2入力の論理積ゲート(以下、「AND」という)40の第1の入力側に接続されている。AND40の第2の入力側には、イネーブル信号ENAが与えられ、このAND40の出力側は、PチャネルMOSトランジスタ(以下、「PMOS」という)41のゲートに接続されている。PMOS41のソースは電源電位VDDに接続され、ドレインはトランジスタ領域10のゲート(パッド23)に接続されている。なお、この断線検出回路30Aのパッド35,36,38は、それぞれ外部接続用の電源端子POW、共通端子COM、及びイネーブル端子ENに接続されている。
次に動作を説明する。なお、ここでは、実施例1と同様に、トランジスタ領域10に、パワーPMOSが形成されているものとする。
先ず、電源端子POWと共通端子COMに、それぞれ電源電圧VDDと接地電圧GNDが供給された状態で、イネーブル端子ENに“L”のイネーブル信号ENAを与える。そして、実施例1と同様に、ソース端子Sとドレイン端子Dに、同じ電源電圧VDDを印加する。
これにより、実施例1で説明したように、すべてのボンディングワイヤが正常であれば、OR33から出力される検出結果OUTは“L”となり、ボンディングワイヤが1本でも断線していれば、検出結果OUTは“H”となる。
次に、イネーブル信号ENAを“L”から“H”に立ち上げる。これにより、検出結果OUTは、FF37に保持されてインバータ39に出力され、このインバータ39で反転された後、AND40に第1の入力側に与えられる。このとき、AND40の第2の入力側には、“H”のイネーブル信号ENAが与えられているので、このAND40から出力される信号は、検出結果OUTを反転したものとなる。
ここで、すべてのボンディングワイヤが正常であれば検出結果OUTは“L”であるので、AND40から“H”が出力され、PMOS41はオフ状態となる。これにより、トランジスタ領域10のパワーPMOSのゲートは、電源電圧VDDから切り離され、通常の動作が可能になる。
一方、ボンディングワイヤが1本でも断線していれば検出結果OUTは“H”であるので、AND40から“L”が出力され、PMOS41はオン状態となる。これにより、トランジスタ領域10のパワーPMOSのゲートには電源電圧VDDが印加され、強制的にオフ状態に設定されてその通常動作が禁止される。
なお、この説明では、トランジスタ領域10にパワーPMOSが形成されている場合を説明したが、パワーNチャネルMOSトランジスタ(以下、「NMOS」という)が形成されている場合は、AND40とPMOS41に代えて否定的論理積ゲート(以下、「NAND」という)とNMOSを設け、検出結果OUTが“H”のときに、このNMOSを介してパワーNMOSのゲートを強制的に接地電位GNDにするように構成すれば良い。
以上のように、この実施例2のパワートランジスタは、イネーブル信号ENAに従ってボンディングワイヤが正常であるか否かの検出結果OUTを保持して、ボンディングワイヤが正常でない場合にはトランジスタ領域10のパワートランジスタを強制的に非動作状態にする断線検出回路30Aを有している。これにより、断線の有無の検出結果OUTを出力するテスト端子を設けずに、ボンディングワイヤが断線した不良品を、確実に不良として処理することができるという利点がある。
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) 断線検出回路30の構成は図1に例示したものに限定されない。例えば、インバータ32a〜32fとOR33からなる回路を、6入力のNANDに代えても同様の機能となる。また、抵抗31a〜31fを電源電位VDDにプルアップし、OR33に代えて6入力のANDを用いても良い。この場合、断線チェック時にソース端子Sとドレイン端子Dを接地電位GNDに接続し、検出結果OUTが“H”であれば正常、“L”であれば断線ありと判定される。更に、インバータ32a〜32fとOR33からなる回路を6入力のORに代え、抵抗31a〜31fを電源電位VDDにプルアップしても良い。この場合も、断線チェック時にソース端子Sとドレイン端子Dを接地電位GNDに接続し、検出結果OUTが“H”であれば正常、“L”であれば断線ありと判定される。
(b) トランジスタ領域10に並列に形成されるトランジスタの数は任意である。その場合、断線検出回路30,30Aは、トランジスタ領域10に形成された各ソース電極とドレイン電極の状態を判定するように構成すれば良い。
(c) トランジスタ領域10に形成するパワートランジスタは、MOSトランジスタに限らず、バイポーラトランジスタでも良い。
(d) プルアップまたはプルダウン抵抗41a〜31fは、常時オン状態にしたMOSトランジスタを用いて実現しても良い。
本発明の実施例1を示すパワートランジスタの構成図である。 従来のパワートランジスタの構成図である。 本発明の実施例2を示すパワートランジスタの構成図である。
符号の説明
D ドレイン端子
G ゲート端子
S ソース端子
10 トランジスタ領域
11 ソース電極
12 ドレイン電極
13 ゲート電極
21,22,23 パッド
30,30A 断線検出回路
31 抵抗
32,39 インバータ
33 OR
37 FF
40 AND
41 PMOS
51,52,53 ボンディングワイヤ

Claims (3)

  1. 制御電極に与えられる信号に応じて第1の電極と第2の電極の間の導通状態が制御される複数のトランジスタと、該複数のトランジスタの第1の電極と共通の第1の端子との間をそれぞれ接続する複数の第1のボンディングワイヤと、該複数のトランジスタの第2の電極と共通の第2の端子との間をそれぞれ接続する複数の第2のボンディングワイヤとを備えたパワートランジスタにおいて、
    前記複数のトランジスタの第1及び第2の電極をそれぞれプルアップまたはプルダウンする複数の抵抗手段と、
    前記複数のトランジスタの第1及び第2の電極に発生する電圧に基づいて前記第1及び第2のボンディングワイヤが正常に接続されているか否かを判定する断線検出回路とを、
    設けたことを特徴とするパワートランジスタ。
  2. 前記断線検出回路によって前記第1及び第2のボンディングワイヤが正常に接続されていないことが判定されたときに、前記パワートランジスタの制御電極にこのパワートランジスタの動作を強制的に停止させるための信号を印加するように構成したことを特徴とする請求項1記載のパワートランジスタ。
  3. 前記断線検出回路は、前記第1及び第2の電極に発生する電圧の論理レベルに従って前記第1及び第2のボンディングワイヤの接続状態を判定するように構成したことを特徴とする請求項1または2記載のパワートランジスタ。
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