JP2008187066A

JP2008187066A - パワートランジスタ

Info

Publication number: JP2008187066A
Application number: JP2007020334A
Authority: JP
Inventors: Hisao Otake; 久雄大竹
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2008-08-14

Abstract

【課題】簡単な回路構成でパワートランジスタのボンディングワイヤの断線を検出する。
【解決手段】ゲート電極１３に与えられる信号に応じてソース電極１１とドレイン電極１２の間の導通状態が制御される複数のトランジスタと、これらのトランジスタのソース電極とソース端子Ｓとの間をそれぞれ接続する複数のボンディングワイヤ５１と、ドレイン電極とドレイン端子Ｄとの間をそれぞれ接続する複数のボンディングワイヤ５２を備えたパワートランジスタにおいて、これらのトランジスタのソース電極１１とドレイン電極１２をそれぞれプルダウンする複数の抵抗３１と、ソース端子Ｓとドレイン端子Ｄに所定の電圧ＶＤＤを印加したときに、これらのトランジスタのソース電極１１とドレイン電極１２に発生する電圧に基づいてボンディングワイヤ５１，５２が正常に接続されているか否かを判定するインバータ３２及びＯＲ３３による論理回路を設ける。
【選択図】図１

Description

本発明は、パワートランジスタ、特に並列に複数配置される素子のバッドと入出力端子間のボンディングワイヤの断線検出に関するものである。

図２は、下記特許文献３に記載された従来のパワートランジスタの構成図である。
このパワートランジスタ１は、シリコンチップＳｉ上に形成され、平行に配置された３つのソース電極２ａ，２ｂ，２ｃを有している。ソース電極２ａ，２ｂ，２ｃは、それぞれパッド３ａ，３ｂ，３ｃに接続されると共に、これらのパッド間が配線４によって共通に接続されている。また、ソース電極２ｂ，２ｃを挟んでドレイン電極５ａ，５ｂ，５ｃが平行に配置され、これらのドレイン電極５ａ，５ｂ，５ｃは、それぞれパッド６ａ，６ｂ，６ｃに接続されると共に、これらのパッド間が配線７によって共通に接続されている。

パッド３ａ，３ｂ，３ｃは、それぞれボンディングワイヤ８ａ，８ｂ，８ｃによって、第１の共通端子であるリードフレームのソース端子Ｓに接続され、パッド６ａ，６ｂ，６ｃは、それぞれボンディングワイヤ９ａ，９ｂ，９ｃによって、第２の共通端子であるリードフレームのドレイン端子Ｄに接続されている。

このように、パワートランジスタ１の複数のソース電極２ａ〜２ｃとソース端子Ｓとの間を複数の金属細線、いわゆるボンディングワイヤ８ａ〜８ｃで接続し、ドレイン電極５ａ〜５ｃとドレイン端子Ｄとの間を複数のボンディングワイヤ９ａ〜９ｃで接続することにより、ボンディングワイヤによる抵抗を少なくして、大電流を効率よく流すようにしている。

しかし、ボンディングワイヤの接続不良や断線が生ずると、残りのボンディングワイヤに電流が集中し、場合によっては残りのボンディングワイヤが溶断してパワートランジスタとして機能しなくなるおそれがある。このような問題を解決するために、下記特許文献３には、複数のパッド３ａ〜３ｃ，６ａ〜６ｃの電圧を複数の電圧検出回路でそれぞれ検出し、検出された電圧を判定回路で判定することにより、各電圧の変化に基づいてボンディングワイヤの断線を検出する技術が提案されている。

特開平９−８０７５号公報特開平９−２６６２２６号公報特開２００６−４７００６号公報

しかしながら、前記特許文献３に記載されたパワートランジスタでは、電圧検出回路でかなり大きな電流を流すことにより数ｍＶ〜数十ｍＶの電圧を検出し、更に、その検出した微弱な電圧をウインドウコンパレータ等の複雑な回路を用いた判定回路で判定することにより、ボンディングワイヤの断線を検出している。このため、シリコンチップＳｉ上に占める断線検出回路の面積が大きくなるという課題があった。

本発明は、簡単な回路構成でパワートランジスタのボンディングワイヤの断線を検出することを目的としている。

本発明は、制御電極に与えられる信号に応じて第１の電極と第２の電極の間の導通状態が制御される複数のトランジスタと、該複数のトランジスタの第１の電極と共通の第１の端子との間をそれぞれ接続する複数の第１のボンディングワイヤと、該複数のトランジスタの第２の電極と共通の第２の端子との間をそれぞれ接続する複数の第２のボンディングワイヤとを備えたパワートランジスタにおいて、前記複数のトランジスタの第１及び第２の電極をそれぞれプルアップまたはプルダウンする複数の抵抗手段と、前記複数のトランジスタの第１及び第２の電極に発生する電圧に基づいて前記第１及び第２のボンディングワイヤが正常に接続されているか否かを判定する断線検出回路を設けたことを特徴としている。

本発明では、パワートランジスタを構成する複数のトランジスタの第１及び第２の各電極をプルアップまたはプルダウンするための抵抗手段を設けると共に、これらの第１及び第２の電極の電圧の論理レベルに基づいて、これらの第１及び第２の各電極と共通の第１及び第２の端子の間を接続するボンディングワイヤの接続状態を判定する断線検出回路を設けている。これにより、簡単な回路構成でパワートランジスタのボンディングワイヤの断線を容易に検出することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すパワートランジスタの構成図である。
このパワートランジスタは、基体としてのシリコンチップＳｉ上にパワーＭＯＳトランジスタが形成されたトランジスタ領域１０を有すると共に、断線検出回路３０が設けられている。

トランジスタ領域１０には、３本のソース電極１１ａ，１１ｂ，１１ｃが平行に配置され、このソース電極１１ｂ，１１ｃを挟んで３本のドレイン電極１２ａ，１２ｂ，１２ｃが平行に配置されている。更に、これらのソース電極１１ａ〜１１ｃとドレイン電極１２ａ〜１２ｃの間には、ゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅが形成されている。

ソース電極１１ａ〜１１ｃは、トランジスタ領域１０の外まで張り出して形成され、シリコンチップＳｉ上に形成されたソース用のパッド２１ａ，２１ｂ，２１ｃにそれぞれ接続されている。ドレイン電極１２ａ〜１２ｃも同様に、トランジスタ領域１０の外まで張り出して形成され、シリコンチップＳｉ上に形成されたドレイン用のパッド２２ａ，２２ｂ，２２ｃにそれぞれ接続されている。一方、ゲート電極１３ａ〜１３ｅは、トランジスタ領域１０外のシリコンチップＳｉ上に形成されたゲート用のパッド２３に共通接続されている。

パッド２１ａ〜２１ｃは、それぞれボンディングワイヤ５１ａ，５１ｂ，５１ｃを介してリードフレームのソース端子Ｓに接続され、パッド２２ａ〜２２ｃは、それぞれボンディングワイヤ５２ａ，５２ｂ，５２ｃを介してリードフレームのドレイン端子Ｄに接続されている。また、パッド２３は、ボンディングワイヤ５３によってリードフレームのゲート端子Ｇに接続されている。

一方、断線検出回路３０は、ソース電極１１ａ〜１１ｃをそれぞれ共通電位ＧＮＤに接続するプルダウン用の抵抗３１ａ，３１ｂ，３１ｃと、ドレイン電極１２ａ〜１２ｃをそれぞれ共通電位ＧＮＤに接続するプルダウン用の抵抗３１ｄ，３１ｅ，３１ｆを有している。更に、ソース電極１１ａ〜１１ｃは、それぞれインバータ３２ａ，３２ｂ，３２ｃを介して６入力の論理和ゲート(以下、「ＯＲ」という)３３の入力側に接続され、ドレイン電極１２ａ〜１２ｃは、インバータ３２ｄ，３２ｅ，３２ｆを介してこのＯＲ３３の入力側に接続されている。

そして、ＯＲ３３の出力側が、検出結果ＯＵＴを出力するためのパッド３４に接続されている。なお、これらのインバータ３２ａ〜３２ｆとＯＲ３３に対する電源は、電源電位ＶＤＤ用のパッド３５と、共通電位ＧＮＤ用のパッド３６から与えられるようになっている。

次に、このパワートランジスタにおけるボンディングワイヤ５１ａ〜５１ｃ，５２ａ〜５２ｃの断線検出方法を説明する。

先ず、断線検出回路３０のパッド３５，３６間に、インバータ３２ａ〜３２ｆとＯＲ３３を動作させるための電源電圧ＶＤＤ（例えば、５Ｖ）を供給する。次に、リードフレームのソース端子Ｓとドレイン端子Ｄに、同じ電源電圧ＶＤＤを印加する。また、このパワートランジスタのゲート端子Ｇには、このパワートランジスタがオフする電圧（例えば、５Ｖ）を印加する。

これにより、ソース端子Ｓとソース用のパッド２１ａ〜２１ｃの間のボンディングワイヤ５１ａ〜５１ｃが正常に接続されていれば、これらのパッド２１ａ〜２１ｃに接続されるソース電極１１ａ〜１１ｃの電位はＶＤＤとなる。もしも、ボンディングワイヤが正常に接続されていなかったり断線したりしていれば、そのソース電極の電位は、プルダウン用の抵抗により、ＧＮＤ（接地電圧、０Ｖ）となる。

同様に、ドレイン端子Ｄとドレイン用のパッド２２ａ〜２２ｃの間のボンディングワイヤ５２ａ〜５２ｃが正常に接続されていれば、これらのパッド２２ａ〜２２ｃに接続されるドレイン電極１２ａ〜１２ｃの電位はＶＤＤとなる。もしも、ボンディングワイヤが正常に接続されていなかったり断線したりしていれば、そのドレイン電極の電位は、プルダウン用の抵抗により、ＧＮＤとなる。

ソース電極１１ａ〜１１ｃの電位は、それぞれインバータ３２ａ〜３２ｃで反転され、ドレイン電極１２ａ〜１２ｃの電位は、それぞれインバータ３２ｄ〜３２ｆで反転されてＯＲ３３に入力される。従って、すべてのボンディングワイヤが正常であれば、ＯＲ３３から出力される検出結果ＯＵＴはレベル“Ｌ”となり、ボンディングワイヤが１本でも断線していれば、検出結果ＯＵＴはレベル“Ｈ”となる。これにより、ボンディングワイヤの断線を検出することができる。

以上のように、この実施例１のパワートランジスタは、ソース用のパッド２１ａ〜２１ｃを、それぞれボンディングワイヤ５１ａ〜５１ｃによって、リードフレームのソース端子Ｓに接続し、ドレイン用のパッド２２ａ〜２２ｃを、それぞれボンディングワイヤ５２ａ〜５２ｃによって、リードフレームのドレイン端子Ｄに接続し、更にこれらのパッド２１ａ〜２１ｃ，２２ａ〜２２ｃの電位（“Ｌ”または“Ｈ”）を調べることにより、断線の有無を検出する断線検出回路３０を備えている。これにより、簡単な構成で容易にボンディングワイヤの断線を検出することができるという利点がある。

図３は、本発明の実施例２を示すパワートランジスタの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このパワートランジスタは、図１中の断線検出回路３０に代えて、機能が追加された断線検出回路３０Ａを設けたものである。

断線検出回路３０Ａは、断線検出回路３０と同様の抵抗３１ａ〜３１ｆ、インバータ３２ａ〜３２ｆ、及びＯＲ３３に加えて、このＯＲ３３から出力される検出結果ＯＵＴを保持する手段としてのフリップフロップ（以下、「ＦＦ」という）３７を有している。ＦＦ３７は、パッド３８に与えられるイネーブル信号ＥＮＡが“Ｌ”から“Ｈ”に立ち上がったときに、ＯＲ３３から出力される検出結果ＯＵＴを保持して出力するものである。

ＦＦ３７の出力端子Ｑは、インバータ３９を介して２入力の論理積ゲート（以下、「ＡＮＤ」という）４０の第１の入力側に接続されている。ＡＮＤ４０の第２の入力側には、イネーブル信号ＥＮＡが与えられ、このＡＮＤ４０の出力側は、ＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)４１のゲートに接続されている。ＰＭＯＳ４１のソースは電源電位ＶＤＤに接続され、ドレインはトランジスタ領域１０のゲート（パッド２３）に接続されている。なお、この断線検出回路３０Ａのパッド３５，３６，３８は、それぞれ外部接続用の電源端子ＰＯＷ、共通端子ＣＯＭ、及びイネーブル端子ＥＮに接続されている。

次に動作を説明する。なお、ここでは、実施例１と同様に、トランジスタ領域１０に、パワーＰＭＯＳが形成されているものとする。

先ず、電源端子ＰＯＷと共通端子ＣＯＭに、それぞれ電源電圧ＶＤＤと接地電圧ＧＮＤが供給された状態で、イネーブル端子ＥＮに“Ｌ”のイネーブル信号ＥＮＡを与える。そして、実施例１と同様に、ソース端子Ｓとドレイン端子Ｄに、同じ電源電圧ＶＤＤを印加する。

これにより、実施例１で説明したように、すべてのボンディングワイヤが正常であれば、ＯＲ３３から出力される検出結果ＯＵＴは“Ｌ”となり、ボンディングワイヤが１本でも断線していれば、検出結果ＯＵＴは“Ｈ”となる。

次に、イネーブル信号ＥＮＡを“Ｌ”から“Ｈ”に立ち上げる。これにより、検出結果ＯＵＴは、ＦＦ３７に保持されてインバータ３９に出力され、このインバータ３９で反転された後、ＡＮＤ４０に第１の入力側に与えられる。このとき、ＡＮＤ４０の第２の入力側には、“Ｈ”のイネーブル信号ＥＮＡが与えられているので、このＡＮＤ４０から出力される信号は、検出結果ＯＵＴを反転したものとなる。

ここで、すべてのボンディングワイヤが正常であれば検出結果ＯＵＴは“Ｌ”であるので、ＡＮＤ４０から“Ｈ”が出力され、ＰＭＯＳ４１はオフ状態となる。これにより、トランジスタ領域１０のパワーＰＭＯＳのゲートは、電源電圧ＶＤＤから切り離され、通常の動作が可能になる。

一方、ボンディングワイヤが１本でも断線していれば検出結果ＯＵＴは“Ｈ”であるので、ＡＮＤ４０から“Ｌ”が出力され、ＰＭＯＳ４１はオン状態となる。これにより、トランジスタ領域１０のパワーＰＭＯＳのゲートには電源電圧ＶＤＤが印加され、強制的にオフ状態に設定されてその通常動作が禁止される。

なお、この説明では、トランジスタ領域１０にパワーＰＭＯＳが形成されている場合を説明したが、パワーＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）が形成されている場合は、ＡＮＤ４０とＰＭＯＳ４１に代えて否定的論理積ゲート（以下、「ＮＡＮＤ」という）とＮＭＯＳを設け、検出結果ＯＵＴが“Ｈ”のときに、このＮＭＯＳを介してパワーＮＭＯＳのゲートを強制的に接地電位ＧＮＤにするように構成すれば良い。

以上のように、この実施例２のパワートランジスタは、イネーブル信号ＥＮＡに従ってボンディングワイヤが正常であるか否かの検出結果ＯＵＴを保持して、ボンディングワイヤが正常でない場合にはトランジスタ領域１０のパワートランジスタを強制的に非動作状態にする断線検出回路３０Ａを有している。これにより、断線の有無の検出結果ＯＵＴを出力するテスト端子を設けずに、ボンディングワイヤが断線した不良品を、確実に不良として処理することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）断線検出回路３０の構成は図１に例示したものに限定されない。例えば、インバータ３２ａ〜３２ｆとＯＲ３３からなる回路を、６入力のＮＡＮＤに代えても同様の機能となる。また、抵抗３１ａ〜３１ｆを電源電位ＶＤＤにプルアップし、ＯＲ３３に代えて６入力のＡＮＤを用いても良い。この場合、断線チェック時にソース端子Ｓとドレイン端子Ｄを接地電位ＧＮＤに接続し、検出結果ＯＵＴが“Ｈ”であれば正常、“Ｌ”であれば断線ありと判定される。更に、インバータ３２ａ〜３２ｆとＯＲ３３からなる回路を６入力のＯＲに代え、抵抗３１ａ〜３１ｆを電源電位ＶＤＤにプルアップしても良い。この場合も、断線チェック時にソース端子Ｓとドレイン端子Ｄを接地電位ＧＮＤに接続し、検出結果ＯＵＴが“Ｈ”であれば正常、“Ｌ”であれば断線ありと判定される。
（ｂ）トランジスタ領域１０に並列に形成されるトランジスタの数は任意である。その場合、断線検出回路３０，３０Ａは、トランジスタ領域１０に形成された各ソース電極とドレイン電極の状態を判定するように構成すれば良い。
（ｃ）トランジスタ領域１０に形成するパワートランジスタは、ＭＯＳトランジスタに限らず、バイポーラトランジスタでも良い。
（ｄ）プルアップまたはプルダウン抵抗４１ａ〜３１ｆは、常時オン状態にしたＭＯＳトランジスタを用いて実現しても良い。

本発明の実施例１を示すパワートランジスタの構成図である。従来のパワートランジスタの構成図である。本発明の実施例２を示すパワートランジスタの構成図である。

符号の説明

Ｄドレイン端子
Ｇゲート端子
Ｓソース端子
１０トランジスタ領域
１１ソース電極
１２ドレイン電極
１３ゲート電極
２１，２２，２３パッド
３０，３０Ａ断線検出回路
３１抵抗
３２，３９インバータ
３３ＯＲ
３７ＦＦ
４０ＡＮＤ
４１ＰＭＯＳ
５１，５２，５３ボンディングワイヤ

Claims

制御電極に与えられる信号に応じて第１の電極と第２の電極の間の導通状態が制御される複数のトランジスタと、該複数のトランジスタの第１の電極と共通の第１の端子との間をそれぞれ接続する複数の第１のボンディングワイヤと、該複数のトランジスタの第２の電極と共通の第２の端子との間をそれぞれ接続する複数の第２のボンディングワイヤとを備えたパワートランジスタにおいて、
前記複数のトランジスタの第１及び第２の電極をそれぞれプルアップまたはプルダウンする複数の抵抗手段と、
前記複数のトランジスタの第１及び第２の電極に発生する電圧に基づいて前記第１及び第２のボンディングワイヤが正常に接続されているか否かを判定する断線検出回路とを、
設けたことを特徴とするパワートランジスタ。
前記断線検出回路によって前記第１及び第２のボンディングワイヤが正常に接続されていないことが判定されたときに、前記パワートランジスタの制御電極にこのパワートランジスタの動作を強制的に停止させるための信号を印加するように構成したことを特徴とする請求項１記載のパワートランジスタ。
前記断線検出回路は、前記第１及び第２の電極に発生する電圧の論理レベルに従って前記第１及び第２のボンディングワイヤの接続状態を判定するように構成したことを特徴とする請求項１または２記載のパワートランジスタ。