JPH0823074A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0823074A JPH0823074A JP6153713A JP15371394A JPH0823074A JP H0823074 A JPH0823074 A JP H0823074A JP 6153713 A JP6153713 A JP 6153713A JP 15371394 A JP15371394 A JP 15371394A JP H0823074 A JPH0823074 A JP H0823074A
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- resistor
- semiconductor device
- substrate
- bonding pad
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板上で半導体デバイスのボンディングパッ
ドから基板上の信号線にわたる間の断線検出を可能とす
る。 【構成】 基板１上の信号線４にて相互に接続された半
導体デバイス２，３のうち、一方の半導体デバイス３の
内部に、そのボンディングパッド１２と低電位源ＶSSと
の間を、途中にプルダウン抵抗１７を介在させた低電位
側電源ノード１８にて接続すると共に、ボンディングパ
ッド１２に接続してレベルモニタ回路５を設け、また基
板１上の信号線４と高電位源ＶCCとの間を、途中にプル
アップ抵抗１５を介在させた高電位側電源ノード１６に
て接続する。
ドから基板上の信号線にわたる間の断線検出を可能とす
る。 【構成】 基板１上の信号線４にて相互に接続された半
導体デバイス２，３のうち、一方の半導体デバイス３の
内部に、そのボンディングパッド１２と低電位源ＶSSと
の間を、途中にプルダウン抵抗１７を介在させた低電位
側電源ノード１８にて接続すると共に、ボンディングパ
ッド１２に接続してレベルモニタ回路５を設け、また基
板１上の信号線４と高電位源ＶCCとの間を、途中にプル
アップ抵抗１５を介在させた高電位側電源ノード１６に
て接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスを基板
に実装した状態でそのボンディングパッド部から基板上
の信号線に至る間の断線の有無の検出を可能とした半導
体集積装置に関する。
に実装した状態でそのボンディングパッド部から基板上
の信号線に至る間の断線の有無の検出を可能とした半導
体集積装置に関する。
【０００２】
【従来の技術】断線検出技術として、従来電源電圧に接
続されたプルアップ抵抗とシュミット回路を有する信号
入力手段との間を結ぶ配線の断線を検出すべく、出力手
段のオープンコレクタの出力端に設けたプルダウン抵抗
とプルアップ抵抗とによる分圧と電源電圧から予め定め
た電圧とを比較器で比較する技術がある（特開昭６１−
２６０３０２号公報）。
続されたプルアップ抵抗とシュミット回路を有する信号
入力手段との間を結ぶ配線の断線を検出すべく、出力手
段のオープンコレクタの出力端に設けたプルダウン抵抗
とプルアップ抵抗とによる分圧と電源電圧から予め定め
た電圧とを比較器で比較する技術がある（特開昭６１−
２６０３０２号公報）。
【０００３】
【発明が解決しようとする課題】ところが上記した従来
技術は、オープンコレクタ出力部と電源部との間の断線
検出手段として、前者にプルダウン抵抗を、後者にプル
アップ抵抗及び断線検出のためのシュミット回路及び比
較回路を必要とするため、回路構成が複雑となることは
勿論、予めこれら抵抗，シュミット回路，比較回路等を
備えている機器間の断線検出は可能であるが、これらを
備えない機器間での断線検出が出来ないという問題があ
った。
技術は、オープンコレクタ出力部と電源部との間の断線
検出手段として、前者にプルダウン抵抗を、後者にプル
アップ抵抗及び断線検出のためのシュミット回路及び比
較回路を必要とするため、回路構成が複雑となることは
勿論、予めこれら抵抗，シュミット回路，比較回路等を
備えている機器間の断線検出は可能であるが、これらを
備えない機器間での断線検出が出来ないという問題があ
った。
【０００４】本発明は斯かる事情に鑑みなされたもので
あって、その目的とするところは、予めプルアップ抵抗
又はプルダウン抵抗を内蔵していないデバイス間又はデ
バイスと配線間において、基板上で容易に、しかも高い
信頼性で断線検出を可能とした半導体集積装置を提供す
るにある。
あって、その目的とするところは、予めプルアップ抵抗
又はプルダウン抵抗を内蔵していないデバイス間又はデ
バイスと配線間において、基板上で容易に、しかも高い
信頼性で断線検出を可能とした半導体集積装置を提供す
るにある。
【０００５】
【課題を解決するための手段】第１の発明は、基板上に
実装された半導体デバイスと、前記基板に配設され、前
記半導体デバイスのボンディングパッドに接続された配
線とを有する半導体集積装置において、前記半導体デバ
イスの内部に前記ボンディングパッドと接続して設けら
れたプルアップ抵抗又はプルダウン抵抗と、前記基板に
前記配線に接続して設けられたプルダウン抵抗又はプル
アップ抵抗と、前記半導体デバイス内部に、そのボンデ
ィングパッドと接続して設けられ、前記プルアップ抵抗
とプルダウン抵抗とにより抵抗分割された電圧レベルを
モニタするモニタ回路とを具備することを特徴とする。
実装された半導体デバイスと、前記基板に配設され、前
記半導体デバイスのボンディングパッドに接続された配
線とを有する半導体集積装置において、前記半導体デバ
イスの内部に前記ボンディングパッドと接続して設けら
れたプルアップ抵抗又はプルダウン抵抗と、前記基板に
前記配線に接続して設けられたプルダウン抵抗又はプル
アップ抵抗と、前記半導体デバイス内部に、そのボンデ
ィングパッドと接続して設けられ、前記プルアップ抵抗
とプルダウン抵抗とにより抵抗分割された電圧レベルを
モニタするモニタ回路とを具備することを特徴とする。
【０００６】第２の発明は、基板上に実装された半導体
デバイスと、前記基板に配設され、前記半導体デバイス
のボンディングパッドに接続された配線とを有する半導
体集積装置において、前記基板に前記配線に接続して設
けられたプルダウン抵抗及びプルアップ抵抗と、前記半
導体デバイス内部に、そのボンディングパッドと接続し
て設けられ、前記プルアップ抵抗とプルダウン抵抗とに
より抵抗分割された電圧レベルをモニタするモニタ回路
とを具備することを特徴とする。
デバイスと、前記基板に配設され、前記半導体デバイス
のボンディングパッドに接続された配線とを有する半導
体集積装置において、前記基板に前記配線に接続して設
けられたプルダウン抵抗及びプルアップ抵抗と、前記半
導体デバイス内部に、そのボンディングパッドと接続し
て設けられ、前記プルアップ抵抗とプルダウン抵抗とに
より抵抗分割された電圧レベルをモニタするモニタ回路
とを具備することを特徴とする。
【０００７】第３の発明は、基板上に実装された２個の
半導体デバイスと、前記基板に配設され、前記両半導体
デバイスのボンディングパッド間を接続する配線とを有
する半導体集積装置において、前記一の半導体デバイス
の内部に前記ボンディングパッドを接続して設けられた
プルアップ抵抗及びプルダウン抵抗と、前記半導体デバ
イス内部に、そのボンディングパッドと接続して設けら
れ、前記プルアップ抵抗とプルダウン抵抗とにより抵抗
分割された電圧レベルをモニタするモニタ回路とを具備
することを特徴とする。
半導体デバイスと、前記基板に配設され、前記両半導体
デバイスのボンディングパッド間を接続する配線とを有
する半導体集積装置において、前記一の半導体デバイス
の内部に前記ボンディングパッドを接続して設けられた
プルアップ抵抗及びプルダウン抵抗と、前記半導体デバ
イス内部に、そのボンディングパッドと接続して設けら
れ、前記プルアップ抵抗とプルダウン抵抗とにより抵抗
分割された電圧レベルをモニタするモニタ回路とを具備
することを特徴とする。
【０００８】第４の発明は、モニタ回路は閾値の異なる
２つのインバータ及び両インバータの出力を入力とする
論理回路とを備えることを特徴とする。
２つのインバータ及び両インバータの出力を入力とする
論理回路とを備えることを特徴とする。
【０００９】第５の発明は、モニタ回路はＡ／Ｄ変換器
で構成されていることを特徴とする。
で構成されていることを特徴とする。
【００１０】
【作用】第１の発明は、基板上の配線に接続したプルア
ップ抵抗又はプルダウン抵抗を設けることで、これと半
導体デバイス内のプルアップ抵抗又はプルダウン抵抗に
て分割された電圧レベルを半導体デバイス内部に設けた
モニタ回路にて、モニタすることで、実装状態のもとで
の断線の有無が正確に検出可能となる。
ップ抵抗又はプルダウン抵抗を設けることで、これと半
導体デバイス内のプルアップ抵抗又はプルダウン抵抗に
て分割された電圧レベルを半導体デバイス内部に設けた
モニタ回路にて、モニタすることで、実装状態のもとで
の断線の有無が正確に検出可能となる。
【００１１】第２の発明にあっては、基板上の配線にプ
ルアップ抵抗及びプルダウン抵抗を接続することで、モ
ニタ回路を内蔵する半導体デバイスとの間で配線の断線
を検出することが可能となる。
ルアップ抵抗及びプルダウン抵抗を接続することで、モ
ニタ回路を内蔵する半導体デバイスとの間で配線の断線
を検出することが可能となる。
【００１２】第３の発明にあっては、一の半導体デバイ
スにプルアップ抵抗及びプルダウン抵抗を、また他の半
導体デバイス内にモニタ回路を夫々設けることで、各半
導体デバイスの設計，製作上の負担が均一化される。
スにプルアップ抵抗及びプルダウン抵抗を、また他の半
導体デバイス内にモニタ回路を夫々設けることで、各半
導体デバイスの設計，製作上の負担が均一化される。
【００１３】第４の発明にあっては、モニタ回路を設け
た半導体デバイスと、プルアップ抵抗，プルダウン抵抗
を設けた半導体デバイスとに分散することで設計上，製
造上の負担が均一化される。
た半導体デバイスと、プルアップ抵抗，プルダウン抵抗
を設けた半導体デバイスとに分散することで設計上，製
造上の負担が均一化される。
【００１４】第５の発明にあっては、Ａ／Ｄ変換器を設
けた半導体デバイスと、プルアップ抵抗，プルダウン抵
抗を設けた半導体デバイスとに分散することで、設計
上，製造上の負担が均一化される。
けた半導体デバイスと、プルアップ抵抗，プルダウン抵
抗を設けた半導体デバイスとに分散することで、設計
上，製造上の負担が均一化される。
【００１５】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。
具体的に説明する。
【００１６】（実施例１）図１は実施例１の構成を示す
模式的断面図、図２はその等価回路図である。図１にお
いて、１は基板、２，３は基板１上に実装された半導体
デバイス、４は信号線を示している。半導体デバイス
２，３は、夫々チップ１１上のボンディングパッド１２
同士が夫々ワイヤ１３，リード１４及び基板１上の信号
線４を介して相互に接続されている。
模式的断面図、図２はその等価回路図である。図１にお
いて、１は基板、２，３は基板１上に実装された半導体
デバイス、４は信号線を示している。半導体デバイス
２，３は、夫々チップ１１上のボンディングパッド１２
同士が夫々ワイヤ１３，リード１４及び基板１上の信号
線４を介して相互に接続されている。
【００１７】いま半導体デバイス３におけるチップ１１
−ボンディングパッド１２−ワイヤ１３−リード１４−
信号線４の間に断線が存在するか否かを検出する場合、
基板１上の信号線４と高電位源電位Ｖccとの間に途中に
プルアップ抵抗１５を介装した高電位側電源ノード１６
を設け、また図２に示す如く半導体デバイス３のチップ
１１内に前記ボンディングパッド１２と低電位源Ｖ
SS（接地レベル）との間に途中にプルダウン抵抗１７を
介在させた低電位側電源ノード１８を設けると共に、レ
ベルモニタ回路５を設ける。両抵抗１５，１７の抵抗値
は同じである。
−ボンディングパッド１２−ワイヤ１３−リード１４−
信号線４の間に断線が存在するか否かを検出する場合、
基板１上の信号線４と高電位源電位Ｖccとの間に途中に
プルアップ抵抗１５を介装した高電位側電源ノード１６
を設け、また図２に示す如く半導体デバイス３のチップ
１１内に前記ボンディングパッド１２と低電位源Ｖ
SS（接地レベル）との間に途中にプルダウン抵抗１７を
介在させた低電位側電源ノード１８を設けると共に、レ
ベルモニタ回路５を設ける。両抵抗１５，１７の抵抗値
は同じである。
【００１８】レベルモニタ回路５は、並列接続した２個
のインバータ２１，２２のカソード側を前記ボンディン
グパッド１２に接続し、夫々のアノード側は２入力のＥ
Ｘ−ＯＲゲート２３の各入力端に接続し、ＥＸ−ＯＲゲ
ート２３の出力端からの信号を図示しないマイクロコン
ピュータへ導き、その出力から診断データを得るように
してある。インバータ２１，２２のうち、インバータ２
１の閾値は低く（Ｖth＝Ｌ（ｖ））、一方インバータ２
２の閾値は高く（Ｖth＝Ｈ（ｖ））してある。
のインバータ２１，２２のカソード側を前記ボンディン
グパッド１２に接続し、夫々のアノード側は２入力のＥ
Ｘ−ＯＲゲート２３の各入力端に接続し、ＥＸ−ＯＲゲ
ート２３の出力端からの信号を図示しないマイクロコン
ピュータへ導き、その出力から診断データを得るように
してある。インバータ２１，２２のうち、インバータ２
１の閾値は低く（Ｖth＝Ｌ（ｖ））、一方インバータ２
２の閾値は高く（Ｖth＝Ｈ（ｖ））してある。
【００１９】図３はレベルモニタ回路５の動作を示す波
形図である。正常時、即ち断線のない場合はプルアップ
抵抗１５，プルダウン抵抗１７による抵抗分割の結果、
レベルモニタ回路５への入力電圧はＬ（ｖ）〜Ｈ（ｖ）
の中間電位となり、従って出力電圧はＶCCレベル、即ち
インバータ２１は「０」を、またインバータ２２は
「１」を夫々出力し、出力電圧は「１」となる。
形図である。正常時、即ち断線のない場合はプルアップ
抵抗１５，プルダウン抵抗１７による抵抗分割の結果、
レベルモニタ回路５への入力電圧はＬ（ｖ）〜Ｈ（ｖ）
の中間電位となり、従って出力電圧はＶCCレベル、即ち
インバータ２１は「０」を、またインバータ２２は
「１」を夫々出力し、出力電圧は「１」となる。
【００２０】一方異常時、例えば図１に示すリード１４
と信号線４とを接続する半田が外れたとすると図２から
明らかなようにボンディングパッド１２においては中間
電位Ｌ（ｖ）〜Ｈ（ｖ）を保持出来なくなり、入力電圧
のレベルはプルダウンされ、入力電圧はＬ（ｖ）以下、
又はＨ（ｖ）以上となって、出力電圧は接地レベル、即
ちインバータ２１，２２からは共に「１」が出力され、
ＥＸ−ＯＲゲート２３の出力は「０」となり、異常が検
出される。つまり出力電圧が「０」になるのは入力電圧
のレベルが変動してＬ（ｖ）〜Ｈ（ｖ）の範囲外となっ
たことに依るものであり、いずれも信号線４等に異常が
発生したことを意味する。
と信号線４とを接続する半田が外れたとすると図２から
明らかなようにボンディングパッド１２においては中間
電位Ｌ（ｖ）〜Ｈ（ｖ）を保持出来なくなり、入力電圧
のレベルはプルダウンされ、入力電圧はＬ（ｖ）以下、
又はＨ（ｖ）以上となって、出力電圧は接地レベル、即
ちインバータ２１，２２からは共に「１」が出力され、
ＥＸ−ＯＲゲート２３の出力は「０」となり、異常が検
出される。つまり出力電圧が「０」になるのは入力電圧
のレベルが変動してＬ（ｖ）〜Ｈ（ｖ）の範囲外となっ
たことに依るものであり、いずれも信号線４等に異常が
発生したことを意味する。
【００２１】図４は、実施例１の他の態様を示す模式的
断面図、図５は同じくその等価回路図である。この例で
は図４に示す如く半導体デバイス２，３との間を結ぶ基
板１上の信号線４と低電位源ＶSSとの間にプルダウン抵
抗２４を介装した低電位側電源ノード２５を設け、一方
図５に示す如く半導体デバイス３のチップ１１内にはボ
ンディングパッド１２と高電位源ＶCCとの間に前記抵抗
２４と同一の抵抗値を持つプルアップ抵抗２６を介装し
た高電位側電源ノード２７を設けた構成としてある。
断面図、図５は同じくその等価回路図である。この例で
は図４に示す如く半導体デバイス２，３との間を結ぶ基
板１上の信号線４と低電位源ＶSSとの間にプルダウン抵
抗２４を介装した低電位側電源ノード２５を設け、一方
図５に示す如く半導体デバイス３のチップ１１内にはボ
ンディングパッド１２と高電位源ＶCCとの間に前記抵抗
２４と同一の抵抗値を持つプルアップ抵抗２６を介装し
た高電位側電源ノード２７を設けた構成としてある。
【００２２】このような実施例１にあっては、半導体デ
バイス２，３を基板１に実装した状態でそのボンディン
グパッド１２から信号線４までの断線検出を容易に、し
かも正確に行い得て、高い信頼性が得られる。
バイス２，３を基板１に実装した状態でそのボンディン
グパッド１２から信号線４までの断線検出を容易に、し
かも正確に行い得て、高い信頼性が得られる。
【００２３】（実施例２）図６は、実施例２の構成を示
す等価回路図である。この実施例２では、図２に示す実
施例１において、レベルモニタ回路５をＡ／Ｄ（アナロ
グ／ディジタル）変換器６に置換したのと実質的に同じ
構成となっている。他の構成及び作用は実施例１と実質
的に同じであり、対応する部分には同じ番号を付して説
明を省略する。
す等価回路図である。この実施例２では、図２に示す実
施例１において、レベルモニタ回路５をＡ／Ｄ（アナロ
グ／ディジタル）変換器６に置換したのと実質的に同じ
構成となっている。他の構成及び作用は実施例１と実質
的に同じであり、対応する部分には同じ番号を付して説
明を省略する。
【００２４】このような実施例２では、プルアップ抵抗
１５，プルダウン抵抗１７による抵抗分割の結果得られ
る中間電位レベルを期待値とし、この値とＡ／Ｄ変換器
６へ入力される電圧レべル値とをＡ／Ｄ変換器内蔵のマ
イクロコンピュータでモニタし、Ａ／Ｄ変換結果と期待
値とが一致すれば正常、不一致の場合は断線有りと判断
する。なお、マイクロコンピュータがＡ／Ｄ変換器を内
蔵しない場合には他のＡ／Ｄ変換器にて診断を行う。図
７は実施例２の他の態様を示す等価回路図であり、この
例では図５に示す実施例１の等価回路においてレベルモ
ニタ回路５をＡ／Ｄ変換器６に置換したのと実質的に同
じ構成である。他の構成及び作用は図６に示す実施例２
と実質的に同じであり、対応する部分には同じ番号を付
して説明を省略する。
１５，プルダウン抵抗１７による抵抗分割の結果得られ
る中間電位レベルを期待値とし、この値とＡ／Ｄ変換器
６へ入力される電圧レべル値とをＡ／Ｄ変換器内蔵のマ
イクロコンピュータでモニタし、Ａ／Ｄ変換結果と期待
値とが一致すれば正常、不一致の場合は断線有りと判断
する。なお、マイクロコンピュータがＡ／Ｄ変換器を内
蔵しない場合には他のＡ／Ｄ変換器にて診断を行う。図
７は実施例２の他の態様を示す等価回路図であり、この
例では図５に示す実施例１の等価回路においてレベルモ
ニタ回路５をＡ／Ｄ変換器６に置換したのと実質的に同
じ構成である。他の構成及び作用は図６に示す実施例２
と実質的に同じであり、対応する部分には同じ番号を付
して説明を省略する。
【００２５】（実施例３）図８は実施例３の構成を示す
模式的断面図、図９は同じくその等価回路図である。こ
の実施例３では、図２に示す実施例１では半導体デバイ
ス３内に設けてあったプルダウン抵抗１７を半導体デバ
イス３の外部、即ち基板１上に移し、基板１上に配され
る信号線４と、低電圧源ＶSSとの間を結ぶ低電位側電源
ノード１８の途中に夫々同じ抵抗値を持つプルダウン抵
抗１７を介装してある。他の構成及び作用は図２に示す
実施例１のそれと実質的に同じであり、対応する部分に
は同じ番号を付して説明を省略する。
模式的断面図、図９は同じくその等価回路図である。こ
の実施例３では、図２に示す実施例１では半導体デバイ
ス３内に設けてあったプルダウン抵抗１７を半導体デバ
イス３の外部、即ち基板１上に移し、基板１上に配され
る信号線４と、低電圧源ＶSSとの間を結ぶ低電位側電源
ノード１８の途中に夫々同じ抵抗値を持つプルダウン抵
抗１７を介装してある。他の構成及び作用は図２に示す
実施例１のそれと実質的に同じであり、対応する部分に
は同じ番号を付して説明を省略する。
【００２６】（実施例４）図１０は、実施例４の構成を
示す等価回路図であり、この実施例４は、図９に示す実
施例３において、レベルモニタ回路５をＡ／Ｄ変換器６
に置換したのと実質的に同じ構成となっている。他の構
成及び作用は実施例３のそれと実質的に同じであり、対
応する部分には同じ番号を付して説明を省略する。
示す等価回路図であり、この実施例４は、図９に示す実
施例３において、レベルモニタ回路５をＡ／Ｄ変換器６
に置換したのと実質的に同じ構成となっている。他の構
成及び作用は実施例３のそれと実質的に同じであり、対
応する部分には同じ番号を付して説明を省略する。
【００２７】（実施例５）図１１は、実施例５の構成を
示す模式的断面図、図１２は同じその等価回路図であ
る。実施例５では基板１上の信号線４で接続された半導
体デバイス２，３の内部に高電圧源ＶCC，低電圧源ＶSS
と夫々のボンディングパッド１２，１２との間に、途中
にプルアップ抵抗３１，プルダウン抵抗１７を介在させ
た高電位側電源ノード３２、低電位側電源ノード１８を
設けた構成としてある。図１３は実施例５の他の例を示
す等価回路図である。この実施例５は半導体デバイス２
内にそのボンディングパッド１２と低電位源ＶSSとの間
を、途中にプルダウン抵抗３３を介在させた低電位側電
源ノード３４にて接続し、また半導体デバイス３内にそ
のボンディングパッド１２と高電位源ＶCCとの間を途中
にプルアップ抵抗２６を介在させた高電位側電源ノード
２７にて接続してある。他の構成及び作用は図１２に示
す実施例５のそれと実質的に同じであり、対応する部分
に同じ符号を付して説明を省略する。
示す模式的断面図、図１２は同じその等価回路図であ
る。実施例５では基板１上の信号線４で接続された半導
体デバイス２，３の内部に高電圧源ＶCC，低電圧源ＶSS
と夫々のボンディングパッド１２，１２との間に、途中
にプルアップ抵抗３１，プルダウン抵抗１７を介在させ
た高電位側電源ノード３２、低電位側電源ノード１８を
設けた構成としてある。図１３は実施例５の他の例を示
す等価回路図である。この実施例５は半導体デバイス２
内にそのボンディングパッド１２と低電位源ＶSSとの間
を、途中にプルダウン抵抗３３を介在させた低電位側電
源ノード３４にて接続し、また半導体デバイス３内にそ
のボンディングパッド１２と高電位源ＶCCとの間を途中
にプルアップ抵抗２６を介在させた高電位側電源ノード
２７にて接続してある。他の構成及び作用は図１２に示
す実施例５のそれと実質的に同じであり、対応する部分
に同じ符号を付して説明を省略する。
【００２８】（実施例６）図１４は、実施例６の構成を
示す等価回路図である。この実施例６は図１２に示す実
施例５においてレベルモニタ回路５をＡ／Ｄ変換器６に
置換したのと実質的に同じ構成である。他の構成及び作
用は実施例５のそれと実質的には同じであり、対応する
部分に同じ番号を付して説明を省略する。
示す等価回路図である。この実施例６は図１２に示す実
施例５においてレベルモニタ回路５をＡ／Ｄ変換器６に
置換したのと実質的に同じ構成である。他の構成及び作
用は実施例５のそれと実質的には同じであり、対応する
部分に同じ番号を付して説明を省略する。
【００２９】図１５は、実施例６の他の例を示す等価回
路図であり、この実施例６は図１３に示す実施例５にお
いてレベルモニタ回路５をＡ／Ｄ変換器６に置換したの
と実質的に同じ構成である。他の構成及び作用は実施例
５のそれと実質的には同じであり、対応する部分には同
じ番号を付して説明を省略する。
路図であり、この実施例６は図１３に示す実施例５にお
いてレベルモニタ回路５をＡ／Ｄ変換器６に置換したの
と実質的に同じ構成である。他の構成及び作用は実施例
５のそれと実質的には同じであり、対応する部分には同
じ番号を付して説明を省略する。
【００３０】（実施例７）図１６は、実施例７の構成を
示す等価回路図であり、この実施例７は半導体デバイス
２内に夫々ボンディングパッド１２と高電位源ＶCC，低
電位源ＶSSとの間に途中にプルアップ抵抗３１，プルダ
ウン抵抗３３を介在させた高電位側電源ノード３２，低
電位側電源ノード３４を設け、半導体デバイス３内には
そのボンディングパッド１２と接続したレベルモニタ回
路５のみを設けた構成としてある。他の構成及び作用は
実施例５のそれと実質的に同じであり、対応する部分に
同じ番号を付して説明を省略する。
示す等価回路図であり、この実施例７は半導体デバイス
２内に夫々ボンディングパッド１２と高電位源ＶCC，低
電位源ＶSSとの間に途中にプルアップ抵抗３１，プルダ
ウン抵抗３３を介在させた高電位側電源ノード３２，低
電位側電源ノード３４を設け、半導体デバイス３内には
そのボンディングパッド１２と接続したレベルモニタ回
路５のみを設けた構成としてある。他の構成及び作用は
実施例５のそれと実質的に同じであり、対応する部分に
同じ番号を付して説明を省略する。
【００３１】図１７は、実施例７の他の例を示す等価回
路図であり、図１６に示す実施例におけるレベルモニタ
回路５をＡ／Ｄ変換器６で構成したのと実質的に同じ構
成となっている。他の構成及び作用は実施例１のそれと
実質的には同じであり、対応する部分には同じ番号を付
して説明を省略する。
路図であり、図１６に示す実施例におけるレベルモニタ
回路５をＡ／Ｄ変換器６で構成したのと実質的に同じ構
成となっている。他の構成及び作用は実施例１のそれと
実質的には同じであり、対応する部分には同じ番号を付
して説明を省略する。
【００３２】なお、このような実施例１〜７は、信号線
４又はこれと接続された半導体デバイスのボンディング
パッドと高電位源ＶCC又は低電位源ＶSSとの間に抵抗１
５，１７，２４，２６，３１，３３を設けるから電圧レ
ベルが変化するため、アナログ回路には適用出来ない
が、「１」，「０」のみのディジタル回路であれば全て
に適用可能である。
４又はこれと接続された半導体デバイスのボンディング
パッドと高電位源ＶCC又は低電位源ＶSSとの間に抵抗１
５，１７，２４，２６，３１，３３を設けるから電圧レ
ベルが変化するため、アナログ回路には適用出来ない
が、「１」，「０」のみのディジタル回路であれば全て
に適用可能である。
【００３３】
【発明の効果】以上のようにこの第１の発明にあって
は、半導体デバイスを実装した基板上で信号線にプルア
ップ抵抗又はプルダウン抵抗を設けることで断線の検出
が可能となり、断線検出対象が広く、しかも半導体デバ
イスの設計，製造上の負担が軽減され、また構成も簡単
で基板も狭くて安価に作ることが出来、しかも高い信頼
性が得られる。
は、半導体デバイスを実装した基板上で信号線にプルア
ップ抵抗又はプルダウン抵抗を設けることで断線の検出
が可能となり、断線検出対象が広く、しかも半導体デバ
イスの設計，製造上の負担が軽減され、また構成も簡単
で基板も狭くて安価に作ることが出来、しかも高い信頼
性が得られる。
【００３４】第２の発明にあっては、基板の配線にプル
アップ抵抗及びプルダウン抵抗を設けることで、半導体
デバイスの設計，製造上の負担が一層軽減されると共
に、断線検出対象も広範囲に設定出来る。
アップ抵抗及びプルダウン抵抗を設けることで、半導体
デバイスの設計，製造上の負担が一層軽減されると共
に、断線検出対象も広範囲に設定出来る。
【００３５】第３の発明にあっては、プルアップ抵抗、
プルダウン抵抗を一の半導体デバイスに、またモニタ回
路を他の半導体デバイスに夫々組み込んであるから、基
板上に新たな回路等を追加する必要がなく、しかも両半
導体デバイスに分散することで各半導体デバイスの設
計，製造上の負担が軽減される。
プルダウン抵抗を一の半導体デバイスに、またモニタ回
路を他の半導体デバイスに夫々組み込んであるから、基
板上に新たな回路等を追加する必要がなく、しかも両半
導体デバイスに分散することで各半導体デバイスの設
計，製造上の負担が軽減される。
【００３６】第４の発明にあっては、閾値の異なるイン
バータを用いることでモニタのための回路構成が著しく
簡単となり、半導体デバイスの設計，製造上の負担が軽
減される。
バータを用いることでモニタのための回路構成が著しく
簡単となり、半導体デバイスの設計，製造上の負担が軽
減される。
【００３７】第５の発明にあっては、レベルモニタ回路
としてＡ／Ｄ変換器を用いるから例えばマイクロコンピ
ュータにＡ／Ｄ変換器を内蔵させてある場合には電位レ
ベルをモニタすることで、特別なハードウェア，ソフト
ウェアを要することなく断線検出が可能となる。
としてＡ／Ｄ変換器を用いるから例えばマイクロコンピ
ュータにＡ／Ｄ変換器を内蔵させてある場合には電位レ
ベルをモニタすることで、特別なハードウェア，ソフト
ウェアを要することなく断線検出が可能となる。
【図１】 実施例１の構成を示す模式的断面図である。
【図２】 図１の等価回路図である。
【図３】 図２に示すレベルモニタ回路の動作を示す波
形図である。
形図である。
【図４】 実施例１の他の構成を示す模式的断面図であ
る。
る。
【図５】 図４の等価回路図である。
【図６】 実施例２の構成を示す等価回路図である。
【図７】 実施例２の他の構成を示す等価回路図であ
る。
る。
【図８】 実施例３の構成を示す模式的断面図である。
【図９】 図８の等価回路図である。
【図１０】 実施例４の構成を示す等価回路図である。
【図１１】 実施例５の構成を示す模式的断面図であ
る。
る。
【図１２】 実施例５の等価回路図である。
【図１３】 実施例５の他の例を示す等価回路図であ
る。
る。
【図１４】 実施例６の構成を示す等価回路図である。
【図１５】 実施例６の他の例を示す等価回路図であ
る。
る。
【図１６】 実施例７の構成を示す等価回路図である。
【図１７】 実施例７の他の例を示す等価回路図であ
る。
る。
１ 基板、２，３ 半導体デバイス、４ 信号線、５
レベルモニタ回路、６ Ａ／Ｄ変換器、１１ チップ、
１２ ボンディングパッド、１３ ワイヤ、１４ リー
ド、１５，１７，２４，２６，３１，３３ 抵抗、１
６，２７，３２ 高電位側電源ノード、１８，２５，３
４ 低電位側電源ノード。
レベルモニタ回路、６ Ａ／Ｄ変換器、１１ チップ、
１２ ボンディングパッド、１３ ワイヤ、１４ リー
ド、１５，１７，２４，２６，３１，３３ 抵抗、１
６，２７，３２ 高電位側電源ノード、１８，２５，３
４ 低電位側電源ノード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7514−4Ｍ
Claims (5)
- 【請求項１】 基板上に実装された半導体デバイスと、
前記基板に配設され、前記半導体デバイスのボンディン
グパッドに接続された配線とを有する半導体集積装置に
おいて、 前記半導体デバイスの内部に前記ボンディングパッドと
接続して設けられたプルアップ抵抗又はプルダウン抵抗
と、前記基板に前記配線に接続して設けられたプルダウ
ン抵抗又はプルアップ抵抗と、前記半導体デバイス内部
に、そのボンディングパッドと接続して設けられ、前記
プルアップ抵抗とプルダウン抵抗とにより抵抗分割され
た電圧レベルをモニタするモニタ回路とを具備すること
を特徴とする半導体集積装置。 - 【請求項２】 基板上に実装された半導体デバイスと、
前記基板に配設され、前記半導体デバイスのボンディン
グパッドに接続された配線とを有する半導体集積装置に
おいて、 前記基板に、前記配線に接続して設けられたプルダウン
抵抗及びプルアップ抵抗と、前記半導体デバイス内部
に、そのボンディングパッドと接続して設けられ、前記
プルアップ抵抗とプルダウン抵抗とにより抵抗分割され
た電圧レベルをモニタするモニタ回路とを具備すること
を特徴とする半導体集積装置。 - 【請求項３】 基板上に実装された２個の半導体デバイ
スと、前記基板に配設され、前記両半導体デバイスのボ
ンディングパッド間を接続する配線とを有する半導体集
積装置において、 前記一の半導体デバイスの内部に前記ボンディングパッ
ドと接続して設けられたプルアップ抵抗及びプルダウン
抵抗と、前記半導体デバイス内部に、そのボンディング
パッドと接続して設けられ、前記プルアップ抵抗とプル
ダウン抵抗とにより抵抗分割された電圧レベルをモニタ
するモニタ回路とを具備することを特徴とする半導体集
積装置。 - 【請求項４】 モニタ回路は閾値の異なる２つのインバ
ータ及び両インバータの出力を入力とする論理回路とを
備えることを特徴とする請求項１〜３のいずれかに記載
の半導体集積装置。 - 【請求項５】 モニタ回路はＡ／Ｄ変換器で構成されて
いることを特徴とする請求項１〜３のいずれかに記載の
半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153713A JPH0823074A (ja) | 1994-07-05 | 1994-07-05 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153713A JPH0823074A (ja) | 1994-07-05 | 1994-07-05 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823074A true JPH0823074A (ja) | 1996-01-23 |
Family
ID=15568477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153713A Pending JPH0823074A (ja) | 1994-07-05 | 1994-07-05 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823074A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
| EP1139226A1 (en) * | 2000-01-14 | 2001-10-04 | Microchip Technology Inc. | Method of emulating an attachment and detachment of a USB device |
| JP2005322768A (ja) * | 2004-05-10 | 2005-11-17 | Nec Electronics Corp | 半導体集積回路 |
| WO2006081881A1 (de) * | 2005-02-01 | 2006-08-10 | Siemens Aktiengesellschaft | Verfahren und schaltungsanordnung zum überprüfen von elektrischen kontaktierungen zwischen einem ersten ausgangspin eines ersten leistungsschalters einer leistungsschaltvorrichtung und einem externen knoten und einem zweiten ausgangspin eines zweiten leistungsschalters der leistungsschaltvorrichtung und dem knoten |
| JP2008187066A (ja) * | 2007-01-31 | 2008-08-14 | Oki Electric Ind Co Ltd | パワートランジスタ |
| JP2011127986A (ja) * | 2009-12-17 | 2011-06-30 | Nec Computertechno Ltd | 断線検出方法及び電子機器 |
| US8648610B2 (en) | 2011-01-11 | 2014-02-11 | Denso Corporation | Signal input circuit and integrated circuit |
| JP2016119608A (ja) * | 2014-12-22 | 2016-06-30 | 株式会社デンソー | 電子制御装置 |
-
1994
- 1994-07-05 JP JP6153713A patent/JPH0823074A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
| EP1139226A1 (en) * | 2000-01-14 | 2001-10-04 | Microchip Technology Inc. | Method of emulating an attachment and detachment of a USB device |
| JP2005322768A (ja) * | 2004-05-10 | 2005-11-17 | Nec Electronics Corp | 半導体集積回路 |
| WO2006081881A1 (de) * | 2005-02-01 | 2006-08-10 | Siemens Aktiengesellschaft | Verfahren und schaltungsanordnung zum überprüfen von elektrischen kontaktierungen zwischen einem ersten ausgangspin eines ersten leistungsschalters einer leistungsschaltvorrichtung und einem externen knoten und einem zweiten ausgangspin eines zweiten leistungsschalters der leistungsschaltvorrichtung und dem knoten |
| JP2008528979A (ja) * | 2005-02-01 | 2008-07-31 | シーメンス アクチエンゲゼルシヤフト | 電力スイッチ装置の第１電力スイッチの第１出力ピンと、外部ノードと、前記電力スイッチ装置の第２電力スイッチの第２出力ピンと、ノードとの間の電気的接触接続を検査するための方法および回路装置 |
| US7719286B2 (en) | 2005-02-01 | 2010-05-18 | Siemens Aktiengesellschaft | Method and circuit arrangement for verifying electrical contacts between a first output pin of a first power switch of a power switch device and an external node and a second output pin of a second power switch of said power switch device and said node |
| JP2008187066A (ja) * | 2007-01-31 | 2008-08-14 | Oki Electric Ind Co Ltd | パワートランジスタ |
| JP2011127986A (ja) * | 2009-12-17 | 2011-06-30 | Nec Computertechno Ltd | 断線検出方法及び電子機器 |
| US8648610B2 (en) | 2011-01-11 | 2014-02-11 | Denso Corporation | Signal input circuit and integrated circuit |
| JP2016119608A (ja) * | 2014-12-22 | 2016-06-30 | 株式会社デンソー | 電子制御装置 |
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