JPH06350092A - Ｍｏｓパワーデバイス用高信頼性集積回路構造 - Google Patents
Ｍｏｓパワーデバイス用高信頼性集積回路構造Info
- Publication number
- JPH06350092A JPH06350092A JP6085838A JP8583894A JPH06350092A JP H06350092 A JPH06350092 A JP H06350092A JP 6085838 A JP6085838 A JP 6085838A JP 8583894 A JP8583894 A JP 8583894A JP H06350092 A JPH06350092 A JP H06350092A
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- JP
- Japan
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- integrated circuit
- circuit structure
- gate
- mos
- power device
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 不良状態が起きても集積回路の適切な動作を
可能にする。 【構成】 複数のセル５により構成され，各セル５が，
少なくともひとつの，ゲート端子Ｇ，ソース端子Ｓおよ
びドレイン端子Ｄを有するＭＯＳトランジスタ２を有し
ているタイプで，該複数のセル５のそれぞれのソース端
子Ｓが相互に接続されており，それぞれのドレイン端子
Ｄも相互に接続されており，それぞれのゲート端子Ｇは
構造的に相互に独立しており，独自にアドレス可能な構
成を採用したことを特徴とする。
可能にする。 【構成】 複数のセル５により構成され，各セル５が，
少なくともひとつの，ゲート端子Ｇ，ソース端子Ｓおよ
びドレイン端子Ｄを有するＭＯＳトランジスタ２を有し
ているタイプで，該複数のセル５のそれぞれのソース端
子Ｓが相互に接続されており，それぞれのドレイン端子
Ｄも相互に接続されており，それぞれのゲート端子Ｇは
構造的に相互に独立しており，独自にアドレス可能な構
成を採用したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は，ＭＯＳ技術によりパワ
ーデバイスを組み込んだＭＯＳパワーデバイス用高信頼
性集積回路構造に関するものである。
ーデバイスを組み込んだＭＯＳパワーデバイス用高信頼
性集積回路構造に関するものである。
【０００２】
【従来の技術】公知のように，ＭＯＳまたはＣＭＯＳ技
術により製造されたパワーデバイスは，それぞれ少なく
とも１つのＭＯＳトランジスタを含んでいるセルを非常
に多数，並列に接続することによって構成されている。
術により製造されたパワーデバイスは，それぞれ少なく
とも１つのＭＯＳトランジスタを含んでいるセルを非常
に多数，並列に接続することによって構成されている。
【０００３】図５は，従来におけるパワー回路構造を示
す説明図であり，図５には，複数のセル２５により構成
され，各セルが少なくとも１つのＭＯＳパワートランジ
スタ２２を有している，従来における回路構造１０が図
示されている。セル２５のすべてのＭＯＳパワートラン
ジスタ２２は相互に並列に接続されている。各ＭＯＳパ
ワートランジスタ２２はそれぞれゲートＧ’，ソース
Ｓ’およびドレインＤ’端子を有している。
す説明図であり，図５には，複数のセル２５により構成
され，各セルが少なくとも１つのＭＯＳパワートランジ
スタ２２を有している，従来における回路構造１０が図
示されている。セル２５のすべてのＭＯＳパワートラン
ジスタ２２は相互に並列に接続されている。各ＭＯＳパ
ワートランジスタ２２はそれぞれゲートＧ’，ソース
Ｓ’およびドレインＤ’端子を有している。
【０００４】また，ダイオード２３は各ＭＯＳパワート
ランジスタ２２と組み合わされて，ドレインＤ’および
ソースＳ’端子の間に接続されている。ＭＯＳパワート
ランジスタ２２のすべてのゲート端子Ｇ’は相互に接続
されており，“ＧＡＴＥ”と表示されている１つの接触
点に接続されている。同様に，すべてのソース端子Ｓ’
は相互に接続され，“ＳＯＵＲＣＥ”と表示された接触
点にＳＥＴＵＺＯＫＵされ，また，すべてのドレイン端
子Ｄ’は“ＤＲＡＩＮ”と表示される接触点に接続され
ている。
ランジスタ２２と組み合わされて，ドレインＤ’および
ソースＳ’端子の間に接続されている。ＭＯＳパワート
ランジスタ２２のすべてのゲート端子Ｇ’は相互に接続
されており，“ＧＡＴＥ”と表示されている１つの接触
点に接続されている。同様に，すべてのソース端子Ｓ’
は相互に接続され，“ＳＯＵＲＣＥ”と表示された接触
点にＳＥＴＵＺＯＫＵされ，また，すべてのドレイン端
子Ｄ’は“ＤＲＡＩＮ”と表示される接触点に接続され
ている。
【０００５】
【発明が解決しようとする課題】しかしながら，例え
ば，いずれか１つの電子トランジスタのゲートおよびソ
ース端子間の短絡など，そのような装置の故障や誤動作
が予想される。１つのセルによりもたらされる，このよ
うな種類の不良状態が発生した場合には，装置全体の動
作が停止してしまう。
ば，いずれか１つの電子トランジスタのゲートおよびソ
ース端子間の短絡など，そのような装置の故障や誤動作
が予想される。１つのセルによりもたらされる，このよ
うな種類の不良状態が発生した場合には，装置全体の動
作が停止してしまう。
【０００６】特に，パワーデバイスが集積回路に組み込
まれているような場合，こうした故障のもつ重大性は明
白である。このような場合，パワーデバイスの誤動作が
集積回路全体の機能性や有効性を容易に損なってしまう
場合があり得る。さらに，ＭＯＳタイプのパワーデバイ
スを採用している集積回路の場合，上記のような不良は
診断用回路を用いての故障追跡手順によっては発見され
得ない場合がある。
まれているような場合，こうした故障のもつ重大性は明
白である。このような場合，パワーデバイスの誤動作が
集積回路全体の機能性や有効性を容易に損なってしまう
場合があり得る。さらに，ＭＯＳタイプのパワーデバイ
スを採用している集積回路の場合，上記のような不良は
診断用回路を用いての故障追跡手順によっては発見され
得ない場合がある。
【０００７】上記問題点を，図６を用いて，さらに具体
的に説明する。図６は，上記図５に示した回路構造にお
いて不良状態が発生した場合を示すものであり，例え
ば，１つのセル２５のゲート酸化物の不良から発生する
故障状態が図示されている。こうした不良は，１つのＭ
ＯＳパワートランジスタ２２のゲートＧ’およびソース
Ｓ’端子間に，抵抗値が数百オーム程度の抵抗性経路を
つくりだす場合がある。こうした不良の存在は，上記端
子Ｇ’およびＳ’間に接続された抵抗２４により図示さ
れている。
的に説明する。図６は，上記図５に示した回路構造にお
いて不良状態が発生した場合を示すものであり，例え
ば，１つのセル２５のゲート酸化物の不良から発生する
故障状態が図示されている。こうした不良は，１つのＭ
ＯＳパワートランジスタ２２のゲートＧ’およびソース
Ｓ’端子間に，抵抗値が数百オーム程度の抵抗性経路を
つくりだす場合がある。こうした不良の存在は，上記端
子Ｇ’およびＳ’間に接続された抵抗２４により図示さ
れている。
【０００８】周知であるため，ここでは図示しないが，
駆動回路は回路構造１０と組み合わされており，この駆
動回路はすべてのトランジスタのゲートに予め決められ
た値のＤＣ電流を供給している。抵抗２４は，この予め
設定された電流値を変化させてしまい，セル２５内の不
良トランジスタ，すなわち，それに関連した抵抗２４を
有するトランジスタの正常な動作を損なう。
駆動回路は回路構造１０と組み合わされており，この駆
動回路はすべてのトランジスタのゲートに予め決められ
た値のＤＣ電流を供給している。抵抗２４は，この予め
設定された電流値を変化させてしまい，セル２５内の不
良トランジスタ，すなわち，それに関連した抵抗２４を
有するトランジスタの正常な動作を損なう。
【０００９】その結果，上記トランジスタは，予期しな
い状態となり，加えて，すべてのゲートは相互に接続さ
れていることから，この不良は回路構造１０全体が適切
に動作するのを妨げてしまうという問題点があった。例
えば，抵抗２４によって，駆動回路からの信号がトラン
ジスタ２２のすべてのゲート端子Ｇ’をＯＮするには不
十分なものとなってしまう可能性もある。
い状態となり，加えて，すべてのゲートは相互に接続さ
れていることから，この不良は回路構造１０全体が適切
に動作するのを妨げてしまうという問題点があった。例
えば，抵抗２４によって，駆動回路からの信号がトラン
ジスタ２２のすべてのゲート端子Ｇ’をＯＮするには不
十分なものとなってしまう可能性もある。
【００１０】この発明は，上記に鑑みてなされたもので
あって，技術的影響を及ぼす上記のような問題点を克服
し，不良状態が起きても集積回路の適切な動作を可能に
するような構造的，機能的特徴を有するＭＯＳパワーデ
バイス用高信頼性集積回路構造を得ることを目的とす
る。
あって，技術的影響を及ぼす上記のような問題点を克服
し，不良状態が起きても集積回路の適切な動作を可能に
するような構造的，機能的特徴を有するＭＯＳパワーデ
バイス用高信頼性集積回路構造を得ることを目的とす
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に，請求項１に係る発明は，複数のセルにより構成さ
れ，各セルが，少なくとも１つの，ゲート，ソースおよ
びドレイン端子を有するＭＯＳトランジスタを有してい
るタイプであり，該複数のセルのそれぞれのソース端子
が相互に接続されており，それぞれのドレイン端子も相
互に接続されているが，それぞれのゲート端子は構造的
に相互に独立しているものである。
に，請求項１に係る発明は，複数のセルにより構成さ
れ，各セルが，少なくとも１つの，ゲート，ソースおよ
びドレイン端子を有するＭＯＳトランジスタを有してい
るタイプであり，該複数のセルのそれぞれのソース端子
が相互に接続されており，それぞれのドレイン端子も相
互に接続されているが，それぞれのゲート端子は構造的
に相互に独立しているものである。
【００１２】また，請求項２に係る発明は，前記ソース
端子が集積回路内において共有されているものである。
端子が集積回路内において共有されているものである。
【００１３】また，請求項３に係る発明は，前記ドレイ
ン端子が集積回路内において共有されているものであ
る。
ン端子が集積回路内において共有されているものであ
る。
【００１４】また，請求項４に係る発明は，前記各ゲー
ト端子がそれぞれ独自にアドレス可能なものである。
ト端子がそれぞれ独自にアドレス可能なものである。
【００１５】また，請求項５に係る発明は，それぞれ集
積回路内部の接続を介して対応するゲート端子に接続さ
れた，一組のアドレシング接点を含んでいるものであ
る。
積回路内部の接続を介して対応するゲート端子に接続さ
れた，一組のアドレシング接点を含んでいるものであ
る。
【００１６】また，請求項６に係る発明は，前記回路構
造に駆動回路が接続されているものである。
造に駆動回路が接続されているものである。
【００１７】また，請求項７に係る発明は，前記駆動回
路が，複数の並列接続抵抗によって構成されており，各
抵抗の一端がその接点群内の対応する接点に接続されて
おり，他端が残りの抵抗の他端と共にインバータの出力
端子に接続されているものである。
路が，複数の並列接続抵抗によって構成されており，各
抵抗の一端がその接点群内の対応する接点に接続されて
おり，他端が残りの抵抗の他端と共にインバータの出力
端子に接続されているものである。
【００１８】また，請求項８に係る発明は，前記駆動回
路が複数の並列接続インバータにより構成されており，
各インバータの出力端子が該接点群の中の対応する１つ
の接点に接続されており，また，すべてのインバータの
入力端子が１つの，そして同じ駆動回路に接続されてい
るものである。
路が複数の並列接続インバータにより構成されており，
各インバータの出力端子が該接点群の中の対応する１つ
の接点に接続されており，また，すべてのインバータの
入力端子が１つの，そして同じ駆動回路に接続されてい
るものである。
【００１９】また，請求項９に係る発明は，相互に電気
的に分離されている複数のゲート制御ノードと，それぞ
れゲート，ソースおよびドレイン端子を有するＭＯＳト
ランジスタを含んでおり，ソース端子のそれぞれが相互
に接続されており，ドレイン端子のそれぞれが相互に接
続されており，ゲート端子のそれぞれがゲート端子が相
互に電気的に分離されるように，前記複数のゲート制御
ノードの対応する１つに接続されている，複数のセルと
によって構成されているものである。
的に分離されている複数のゲート制御ノードと，それぞ
れゲート，ソースおよびドレイン端子を有するＭＯＳト
ランジスタを含んでおり，ソース端子のそれぞれが相互
に接続されており，ドレイン端子のそれぞれが相互に接
続されており，ゲート端子のそれぞれがゲート端子が相
互に電気的に分離されるように，前記複数のゲート制御
ノードの対応する１つに接続されている，複数のセルと
によって構成されているものである。
【００２０】また，請求項１０に係る発明は，さらに，
複数の導線を含んでおり，各導線が前記複数のゲ ート
制御ノードの１つとゲート端子の１つとの間で接続され
ており，そして各ゲート端子が，複数の導線の１つによ
って独自にアドレス可能なものである。
複数の導線を含んでおり，各導線が前記複数のゲ ート
制御ノードの１つとゲート端子の１つとの間で接続され
ており，そして各ゲート端子が，複数の導線の１つによ
って独自にアドレス可能なものである。
【００２１】また，請求項１１に係る発明は，前記複数
のゲート制御ノード，複数のセルおよび複数の導線が一
体的に集積されているものである。
のゲート制御ノード，複数のセルおよび複数の導線が一
体的に集積されているものである。
【００２２】また，請求項１２に係る発明は，さらに，
複数の並列抵抗を含んでおり，各抵抗が前記複数のゲー
ト制御ノードの１つとゲート端子の１つとの間で接続さ
れており，前記複数のセルの１つにおける不良状態を，
前記複数の抵抗の電圧を測定することにより判定するも
のである。
複数の並列抵抗を含んでおり，各抵抗が前記複数のゲー
ト制御ノードの１つとゲート端子の１つとの間で接続さ
れており，前記複数のセルの１つにおける不良状態を，
前記複数の抵抗の電圧を測定することにより判定するも
のである。
【００２３】また，請求項１３に係る発明は，さらに，
一端が前記複数のゲート制御ノードのそれぞれと接続さ
れ，他端が共通駆動端子と接続されているインバータを
含むものである。
一端が前記複数のゲート制御ノードのそれぞれと接続さ
れ，他端が共通駆動端子と接続されているインバータを
含むものである。
【００２４】また，請求項１４に係る発明は，前記複数
のセルのうちの不良状態を含む１つを，ゲート端子の１
つから電気的に切り離すことができるものである。
のセルのうちの不良状態を含む１つを，ゲート端子の１
つから電気的に切り離すことができるものである。
【００２５】また，請求項１５に係る発明は，複数の並
列インバータを含み，各インバータが複数のノードの１
つとゲート端子の１つとの間で接続されており，そし
て，前記複数のゲート制御ノードが共用駆動端子に接続
されているものである。
列インバータを含み，各インバータが複数のノードの１
つとゲート端子の１つとの間で接続されており，そし
て，前記複数のゲート制御ノードが共用駆動端子に接続
されているものである。
【００２６】また，請求項１６に係る発明は，前記複数
のセルのそれぞれが各ＭＯＳトランジスタのソースおよ
びドレイン端子の間で結合されたダイオードを含んでい
るものである。
のセルのそれぞれが各ＭＯＳトランジスタのソースおよ
びドレイン端子の間で結合されたダイオードを含んでい
るものである。
【００２７】また，請求項１７に係る発明は，前記複数
のセルがそれぞれＣＭＯＳトランジスタを含んでいるも
のである。
のセルがそれぞれＣＭＯＳトランジスタを含んでいるも
のである。
【００２８】
【作用】この発明に係るＭＯＳパワーデバイス用高信頼
性集積回路構造（請求項１）は，それぞれのゲート端子
は構造的に相互に独立しているので，１つのセルに短絡
が起きても，装置全体の正しい動作を維持できる。
性集積回路構造（請求項１）は，それぞれのゲート端子
は構造的に相互に独立しているので，１つのセルに短絡
が起きても，装置全体の正しい動作を維持できる。
【００２９】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項２）は，ソース端子が集積
回路内において共有されているので，回路の小型化を図
れる。
信頼性集積回路構造（請求項２）は，ソース端子が集積
回路内において共有されているので，回路の小型化を図
れる。
【００３０】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項３）は，ドレイン端子が集
積回路内において共有されているので，回路の小型化を
図れる。
信頼性集積回路構造（請求項３）は，ドレイン端子が集
積回路内において共有されているので，回路の小型化を
図れる。
【００３１】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項４）は，各ゲート端子がそ
れぞれ独自にアドレス可能なものなので，１つのセルに
短絡が起きても，装置全体の正しい動作を維持できる。
信頼性集積回路構造（請求項４）は，各ゲート端子がそ
れぞれ独自にアドレス可能なものなので，１つのセルに
短絡が起きても，装置全体の正しい動作を維持できる。
【００３２】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項５）は，それぞれ集積回路
内部の接続を介して対応するゲート端子に接続された，
一組のアドレシング接点を含んでいるので，１つのセル
に短絡が起きても，装置全体の正しい動作を維持でき
る。
信頼性集積回路構造（請求項５）は，それぞれ集積回路
内部の接続を介して対応するゲート端子に接続された，
一組のアドレシング接点を含んでいるので，１つのセル
に短絡が起きても，装置全体の正しい動作を維持でき
る。
【００３３】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項６）は，回路構造に駆動回
路が接続されているので，該駆動回路の信頼性を向上さ
せることができる。
信頼性集積回路構造（請求項６）は，回路構造に駆動回
路が接続されているので，該駆動回路の信頼性を向上さ
せることができる。
【００３４】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項７）は，駆動回路が，複数
の並列接続抵抗によって構成されており，各抵抗の一端
がその接点群内の対応する接点に接続されており，他端
が残りの抵抗の他端と共にインバータの出力端子に接続
されているので，故障発生を容易に検知することができ
る。
信頼性集積回路構造（請求項７）は，駆動回路が，複数
の並列接続抵抗によって構成されており，各抵抗の一端
がその接点群内の対応する接点に接続されており，他端
が残りの抵抗の他端と共にインバータの出力端子に接続
されているので，故障発生を容易に検知することができ
る。
【００３５】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項８）は駆動回路が複数の並
列接続インバータにより構成されており，各インバータ
の出力端子が該接点群の中の対応する１つの接点に接続
されており，また，すべてのインバータの入力端子が１
つの，そして同じ駆動回路に接続されているので，故障
発生を容易に検知することができる。
信頼性集積回路構造（請求項８）は駆動回路が複数の並
列接続インバータにより構成されており，各インバータ
の出力端子が該接点群の中の対応する１つの接点に接続
されており，また，すべてのインバータの入力端子が１
つの，そして同じ駆動回路に接続されているので，故障
発生を容易に検知することができる。
【００３６】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項９）は，相互に電気的に分
離されている複数のゲート制御ノードと，それぞれゲー
ト，ソースおよびドレイン端子を有するＭＯＳトランジ
スタを含んでおり，ソース端子のそれぞれが相互に接続
されており，ドレイン端子のそれぞれが相互に接続され
ており，ゲート端子のそれぞれがゲート端子が相互に電
気的に分離されるように，複数のゲート制御ノードの対
応する１つに接続されている，複数のセルとによって構
成されているので，１つのセルに短絡が起きても，装置
全体の正しい動作を維持できると同時に，故障発生を知
らせることができる。
信頼性集積回路構造（請求項９）は，相互に電気的に分
離されている複数のゲート制御ノードと，それぞれゲー
ト，ソースおよびドレイン端子を有するＭＯＳトランジ
スタを含んでおり，ソース端子のそれぞれが相互に接続
されており，ドレイン端子のそれぞれが相互に接続され
ており，ゲート端子のそれぞれがゲート端子が相互に電
気的に分離されるように，複数のゲート制御ノードの対
応する１つに接続されている，複数のセルとによって構
成されているので，１つのセルに短絡が起きても，装置
全体の正しい動作を維持できると同時に，故障発生を知
らせることができる。
【００３７】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１０）は，さらに，複数の
導線を含んでおり，各導線が複数のゲート制御ノードの
１つとゲート端子の１つとの間で接続されており，そし
て各ゲート端子が，複数の導線の１つによって独自にア
ドレス可能なものなので，１つのセルに短絡が起きて
も，装置全体の正しい動作を維持できる。
信頼性集積回路構造（請求項１０）は，さらに，複数の
導線を含んでおり，各導線が複数のゲート制御ノードの
１つとゲート端子の１つとの間で接続されており，そし
て各ゲート端子が，複数の導線の１つによって独自にア
ドレス可能なものなので，１つのセルに短絡が起きて
も，装置全体の正しい動作を維持できる。
【００３８】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１１）は，複数のゲート制
御ノード，複数のセルおよび複数の導線が一体的に集積
されているので，回路の小型化を図れる。
信頼性集積回路構造（請求項１１）は，複数のゲート制
御ノード，複数のセルおよび複数の導線が一体的に集積
されているので，回路の小型化を図れる。
【００３９】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１２）は，さらに，複数の
並列抵抗を含んでおり，各抵抗が複数のゲート制御ノー
ドの１つとゲート端子の１つとの間で接続されており，
複数のセルの１つにおける不良状態を，複数の抵抗の電
圧を測定することにより判定するので，故障発生を容易
に検知することができる。
信頼性集積回路構造（請求項１２）は，さらに，複数の
並列抵抗を含んでおり，各抵抗が複数のゲート制御ノー
ドの１つとゲート端子の１つとの間で接続されており，
複数のセルの１つにおける不良状態を，複数の抵抗の電
圧を測定することにより判定するので，故障発生を容易
に検知することができる。
【００４０】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１３）は，さらに，一端が
複数のゲート制御ノードのそれぞれと接続され，他端が
共通駆動端子と接続されているインバータを含むので，
回路の信頼性を向上させることができる。
信頼性集積回路構造（請求項１３）は，さらに，一端が
複数のゲート制御ノードのそれぞれと接続され，他端が
共通駆動端子と接続されているインバータを含むので，
回路の信頼性を向上させることができる。
【００４１】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１４）は 複数のセルのう
ちの不良状態を含む１つを，ゲート端子の１つから電気
的に切り離すことができるので，装置全体の正しい動作
を維持できる。
信頼性集積回路構造（請求項１４）は 複数のセルのう
ちの不良状態を含む１つを，ゲート端子の１つから電気
的に切り離すことができるので，装置全体の正しい動作
を維持できる。
【００４２】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１５）は，複数の並列イン
バータを含み，各インバータが複数のノードの１つとゲ
ート端子の１つとの間で接続されており，そして，複数
のゲート制御ノードが共用駆動端子に接続されているの
で，回路の信頼性を向上させることができる。
信頼性集積回路構造（請求項１５）は，複数の並列イン
バータを含み，各インバータが複数のノードの１つとゲ
ート端子の１つとの間で接続されており，そして，複数
のゲート制御ノードが共用駆動端子に接続されているの
で，回路の信頼性を向上させることができる。
【００４３】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１６）は，複数のセルのそ
れぞれが各ＭＯＳトランジスタのソースおよびドレイン
端子の間で結合されたダイオードを含んでいるので，回
路の信頼性を向上させることができる。
信頼性集積回路構造（請求項１６）は，複数のセルのそ
れぞれが各ＭＯＳトランジスタのソースおよびドレイン
端子の間で結合されたダイオードを含んでいるので，回
路の信頼性を向上させることができる。
【００４４】この発明に係るＭＯＳパワーデバイス用高
信頼性集積回路構造（請求項１７）は，複数のセルがそ
れぞれＣＭＯＳトランジスタを含んでいるので，回路の
信頼性を向上させることができる。
信頼性集積回路構造（請求項１７）は，複数のセルがそ
れぞれＣＭＯＳトランジスタを含んでいるので，回路の
信頼性を向上させることができる。
【００４５】すなわち，本発明は，複数のセルにより構
成され，各セルが少なくとも１つの，ゲート，ソースお
よびドレイン端子を有するＭＯＳトランジスタを有して
いるタイプの，ＭＯＳ技術により製造されたパワーデバ
イス用の高信頼性回路構造を提供するものであり，本発
明は，１つのセルに短絡が起きても，装置全体の正しい
動作を維持できると同時に，故障発生を知らせることが
できるような冗長回路構造を提供するものである。
成され，各セルが少なくとも１つの，ゲート，ソースお
よびドレイン端子を有するＭＯＳトランジスタを有して
いるタイプの，ＭＯＳ技術により製造されたパワーデバ
イス用の高信頼性回路構造を提供するものであり，本発
明は，１つのセルに短絡が起きても，装置全体の正しい
動作を維持できると同時に，故障発生を知らせることが
できるような冗長回路構造を提供するものである。
【００４６】また，本発明による回路構造の特徴と利点
は，例として示されるものであって，本発明を限定する
ものではない以下の本発明に係る実施例の詳細な説明
と，関連図面を参照することによって明らかになる。
は，例として示されるものであって，本発明を限定する
ものではない以下の本発明に係る実施例の詳細な説明
と，関連図面を参照することによって明らかになる。
【００４７】
【実施例】本発明に係るＭＯＳパワーデバイス用高信頼
性集積回路構造の実施例を図面に基づいて説明する。図
１〜図４は，本発明を具体化したパワートランジスタ２
を含むＭＯＳ構造を図示している。この回路構造１は，
好ましくは，駆動回路１２も含む集積回路と一体化され
ている。
性集積回路構造の実施例を図面に基づいて説明する。図
１〜図４は，本発明を具体化したパワートランジスタ２
を含むＭＯＳ構造を図示している。この回路構造１は，
好ましくは，駆動回路１２も含む集積回路と一体化され
ている。
【００４８】図１は，本発明を具体化した回路構造１を
図示している。この回路構造１においては，セル５はそ
れぞれ対応するＭＯＳパワートランジスタ２のソースＳ
およびドレインＤ端子を介してのみ相互接続されてい
る。個々のＭＯＳパワートランジスタ２のゲート端子Ｇ
は，反対に，構造的に相互に独立のままである。なお，
３はダイオードである。
図示している。この回路構造１においては，セル５はそ
れぞれ対応するＭＯＳパワートランジスタ２のソースＳ
およびドレインＤ端子を介してのみ相互接続されてい
る。個々のＭＯＳパワートランジスタ２のゲート端子Ｇ
は，反対に，構造的に相互に独立のままである。なお，
３はダイオードである。
【００４９】この回路構造１を組み込んでいる集積回路
には，一方の側ではすべてのソース端子Ｓが，他方の側
にはすべてのドレイン端子Ｄが接続されている２つの接
続経路あるいは“フィンガー”が設けられている。要す
るに，その一方の側にはすべてのソース端子Ｓが共通に
配置され，あるいは一緒に接続されており，他方の側で
は，同様に，ドレイン端子Ｄが接続されている。
には，一方の側ではすべてのソース端子Ｓが，他方の側
にはすべてのドレイン端子Ｄが接続されている２つの接
続経路あるいは“フィンガー”が設けられている。要す
るに，その一方の側にはすべてのソース端子Ｓが共通に
配置され，あるいは一緒に接続されており，他方の側で
は，同様に，ドレイン端子Ｄが接続されている。
【００５０】ゲート端子Ｇに関しては，そのそれぞれに
対して独自の方法でアドレスすることが可能である。こ
の目的のために，一組のアドレス用接点，ゲート１，ゲ
ート２，ゲート３・・・，ゲートＮが設けられており，
それぞれ，集積回路内部に導線または接続“フィンガ
ー”８を設けることによって，対応するゲート端子Ｇに
接続されている。
対して独自の方法でアドレスすることが可能である。こ
の目的のために，一組のアドレス用接点，ゲート１，ゲ
ート２，ゲート３・・・，ゲートＮが設けられており，
それぞれ，集積回路内部に導線または接続“フィンガ
ー”８を設けることによって，対応するゲート端子Ｇに
接続されている。
【００５１】図１および図２は，集積回路に実施された
形態の，本発明によるパワーデバイスの等価電気回路を
示している。特に，図２は，ＭＯＳパワートランジスタ
２’のゲートＧおよびソースＳ端子間の抵抗４の存在に
より示されるような，構造１の不良状態を図示してい
る。上記したように，この抵抗４の存在は，その対応ト
ランジスタのゲート酸化物の故障と同じ状態となる。こ
のように，１つのセルが短絡した場合に，“フィンガ
ー”８（および特定の不良トランジスタ２’）が正常な
動作を停止するだけで，回路構造全体の動作には何ら影
響が及ばない。
形態の，本発明によるパワーデバイスの等価電気回路を
示している。特に，図２は，ＭＯＳパワートランジスタ
２’のゲートＧおよびソースＳ端子間の抵抗４の存在に
より示されるような，構造１の不良状態を図示してい
る。上記したように，この抵抗４の存在は，その対応ト
ランジスタのゲート酸化物の故障と同じ状態となる。こ
のように，１つのセルが短絡した場合に，“フィンガ
ー”８（および特定の不良トランジスタ２’）が正常な
動作を停止するだけで，回路構造全体の動作には何ら影
響が及ばない。
【００５２】都合の良いことに，本発明の回路構造１
は，駆動回路１２と組み合わされている。図３に示され
ている該駆動回路１２の第１の実施例は，それぞれ，そ
の一端が一連の接点６の中の対応する接点に接続されて
いる，複数の，並列に接続された抵抗７を含んでいる。
すべての抵抗７の反対側は，相互に接続されると同時
に，インバータ１１の出力端子に接続されている。この
インバータ１１は駆動端子１３に接続された入力端子を
有している。こうした集積回路の公知の使用方法にした
がってＭＯＳパワートランジスタ２を制御するため，選
択された信号が駆動端子１３に供給される。
は，駆動回路１２と組み合わされている。図３に示され
ている該駆動回路１２の第１の実施例は，それぞれ，そ
の一端が一連の接点６の中の対応する接点に接続されて
いる，複数の，並列に接続された抵抗７を含んでいる。
すべての抵抗７の反対側は，相互に接続されると同時
に，インバータ１１の出力端子に接続されている。この
インバータ１１は駆動端子１３に接続された入力端子を
有している。こうした集積回路の公知の使用方法にした
がってＭＯＳパワートランジスタ２を制御するため，選
択された信号が駆動端子１３に供給される。
【００５３】図４は，駆動回路１２の第２の実施例を示
すものである。並列に接続された複数のインバータ９
は，それぞれ，接点群６の対応する接点に接続された出
力端子を有している。すべてのインバータ９の入力端子
は，駆動端子１３に接続されている。本発明の構造にお
いては，パワーデバイスのどのような部分的な故障も明
確にすることができる。事実，ここに説明するような適
切な測定システムを用いて，不良状態を検出することが
可能となる。
すものである。並列に接続された複数のインバータ９
は，それぞれ，接点群６の対応する接点に接続された出
力端子を有している。すべてのインバータ９の入力端子
は，駆動端子１３に接続されている。本発明の構造にお
いては，パワーデバイスのどのような部分的な故障も明
確にすることができる。事実，ここに説明するような適
切な測定システムを用いて，不良状態を検出することが
可能となる。
【００５４】ゲート端子に入る電流は，静止状態におい
てはゼロで，その場合，図３に示した抵抗７の電圧はゼ
ロでなければならない。また，トランジスタ２の駆動回
路１２とゲート端子間の接続“フィンガー”において不
良状態が発生した場合，抵抗４によって，ゼロ以外の電
流が発生し，これは図において，ゲート酸化における不
良として示される。それに伴って起きる抵抗４における
電圧降下は不良状態の発生をもたらし，これは，当業者
に公知の電圧測定手段によって容易に検知，測定するこ
とができる。
てはゼロで，その場合，図３に示した抵抗７の電圧はゼ
ロでなければならない。また，トランジスタ２の駆動回
路１２とゲート端子間の接続“フィンガー”において不
良状態が発生した場合，抵抗４によって，ゼロ以外の電
流が発生し，これは図において，ゲート酸化における不
良として示される。それに伴って起きる抵抗４における
電圧降下は不良状態の発生をもたらし，これは，当業者
に公知の電圧測定手段によって容易に検知，測定するこ
とができる。
【００５５】図４に示した例においては，インバータ１
１の出力インピーダンスは，各トランジスタのゲート端
子により電圧測定を行うのに十分な程度の大きさである
ことが想定される。また，したがって，この場合，ゲー
ト端子の近くで電圧降下を測定することによって，どの
ような不良状態も検出することができる。抵抗７の値
は，不良トランジスタ２’以外のすべてのトランジスタ
２のゲートの電圧がそれぞれ対応するトランジスタを動
作させるに足るだけの十分な値である。抵抗７にとって
受け入れられる抵抗値は１メガオームから数百あるいは
数千メガオームの範囲である。
１の出力インピーダンスは，各トランジスタのゲート端
子により電圧測定を行うのに十分な程度の大きさである
ことが想定される。また，したがって，この場合，ゲー
ト端子の近くで電圧降下を測定することによって，どの
ような不良状態も検出することができる。抵抗７の値
は，不良トランジスタ２’以外のすべてのトランジスタ
２のゲートの電圧がそれぞれ対応するトランジスタを動
作させるに足るだけの十分な値である。抵抗７にとって
受け入れられる抵抗値は１メガオームから数百あるいは
数千メガオームの範囲である。
【００５６】同様に，インバータ９は，集積回路接続状
態にある１つ，あるいは複数の不良トランジスタ２’が
存在したとしても，回路構造１が動作を続けることがで
きるように，駆動端子に接続している電気経路からトラ
ンジスタ２を動作させるための駆動端子１３に接続して
いる電気経路を不良トランジスタ２’から切り離す。し
たがって，本発明の構造は従来技術の問題点を解消し，
例えば，１つの，または複数のセルが不良であっても正
常に動作する能力など，多くの効果が得られる。さら
に，上記した通り，この回路構造１は部分的な故障状態
に関する警告を与えてくれる。
態にある１つ，あるいは複数の不良トランジスタ２’が
存在したとしても，回路構造１が動作を続けることがで
きるように，駆動端子に接続している電気経路からトラ
ンジスタ２を動作させるための駆動端子１３に接続して
いる電気経路を不良トランジスタ２’から切り離す。し
たがって，本発明の構造は従来技術の問題点を解消し，
例えば，１つの，または複数のセルが不良であっても正
常に動作する能力など，多くの効果が得られる。さら
に，上記した通り，この回路構造１は部分的な故障状態
に関する警告を与えてくれる。
【００５７】他の実施例において，不良状態を是正する
ための追加ステップを設けることが望ましい。この別の
実施例においては，不良ＭＯＳパワートランジスタ２
は，それが望ましい場合，その不良ＭＯＳパワートラン
ジスタと駆動端子１３間の接続リンクだけを切り離すこ
とによって，その回路から完全に取り除くことができ
る。例えば，抵抗７の一端または両端にある接触ポイン
ト６の接続線８，または，不良なそのトランジスタ２の
ためだけのインバータ接続９を切り離すことによって，
これを行うことができる。これによって，回路から不良
トランジスタが取り除かれ，その回路の正常な動作が回
復する。
ための追加ステップを設けることが望ましい。この別の
実施例においては，不良ＭＯＳパワートランジスタ２
は，それが望ましい場合，その不良ＭＯＳパワートラン
ジスタと駆動端子１３間の接続リンクだけを切り離すこ
とによって，その回路から完全に取り除くことができ
る。例えば，抵抗７の一端または両端にある接触ポイン
ト６の接続線８，または，不良なそのトランジスタ２の
ためだけのインバータ接続９を切り離すことによって，
これを行うことができる。これによって，回路から不良
トランジスタが取り除かれ，その回路の正常な動作が回
復する。
【００５８】なお，ここに説明，図示されている回路構
造に対しては，上記の特許請求の範囲に定義されている
ような発明の範囲内で，変更および修正が可能である。
造に対しては，上記の特許請求の範囲に定義されている
ような発明の範囲内で，変更および修正が可能である。
【００５９】
【発明の効果】以上説明した通り，この発明に係るＭＯ
Ｓパワーデバイス用高信頼性集積回路構造（請求項１）
は，それぞれのゲート端子は構造的に相互に独立してい
るため，１つのセルに短絡が起きても，装置全体の正し
い動作を維持できる。
Ｓパワーデバイス用高信頼性集積回路構造（請求項１）
は，それぞれのゲート端子は構造的に相互に独立してい
るため，１つのセルに短絡が起きても，装置全体の正し
い動作を維持できる。
【００６０】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項２）は，ソース端子
が集積回路内において共有されているため，回路の小型
化を図れる。
ス用高信頼性集積回路構造（請求項２）は，ソース端子
が集積回路内において共有されているため，回路の小型
化を図れる。
【００６１】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項３）は，ドレイン端
子が集積回路内において共有されているため，回路の小
型化を図れる。
ス用高信頼性集積回路構造（請求項３）は，ドレイン端
子が集積回路内において共有されているため，回路の小
型化を図れる。
【００６２】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項４）は，各ゲート端
子がそれぞれ独自にアドレス可能なものであるため，１
つのセルに短絡が起きても，装置全体の正しい動作を維
持できる。
ス用高信頼性集積回路構造（請求項４）は，各ゲート端
子がそれぞれ独自にアドレス可能なものであるため，１
つのセルに短絡が起きても，装置全体の正しい動作を維
持できる。
【００６３】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項５）は，それぞれ集
積回路内部の接続を介して対応するゲート端子に接続さ
れた，一組のアドレシング接点を含んでいるため，１つ
のセルに短絡が起きても，装置全体の正しい動作を維持
できる。
ス用高信頼性集積回路構造（請求項５）は，それぞれ集
積回路内部の接続を介して対応するゲート端子に接続さ
れた，一組のアドレシング接点を含んでいるため，１つ
のセルに短絡が起きても，装置全体の正しい動作を維持
できる。
【００６４】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項６）は，回路構造に
駆動回路が接続されているため，該駆動回路の信頼性を
向上させることができる。
ス用高信頼性集積回路構造（請求項６）は，回路構造に
駆動回路が接続されているため，該駆動回路の信頼性を
向上させることができる。
【００６５】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項７）は，駆動回路
が，複数の並列接続抵抗によって構成されており，各抵
抗の一端がその接点群内の対応する接点に接続されてお
り，他端が残りの抵抗の他端と共にインバータの出力端
子に接続されているため，故障発生を容易に検知するこ
とができる。
ス用高信頼性集積回路構造（請求項７）は，駆動回路
が，複数の並列接続抵抗によって構成されており，各抵
抗の一端がその接点群内の対応する接点に接続されてお
り，他端が残りの抵抗の他端と共にインバータの出力端
子に接続されているため，故障発生を容易に検知するこ
とができる。
【００６６】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項８）は駆動回路が複
数の並列接続インバータにより構成されており，各イン
バータの出力端子が該接点群の中の対応する１つの接点
に接続されており，また，すべてのインバータの入力端
子が１つの，そして同じ駆動回路に接続されているた
め，故障発生を容易に検知することができる。
ス用高信頼性集積回路構造（請求項８）は駆動回路が複
数の並列接続インバータにより構成されており，各イン
バータの出力端子が該接点群の中の対応する１つの接点
に接続されており，また，すべてのインバータの入力端
子が１つの，そして同じ駆動回路に接続されているた
め，故障発生を容易に検知することができる。
【００６７】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項９）は，相互に電気
的に分離されている複数のゲート制御ノードと，それぞ
れゲート，ソースおよびドレイン端子を有するＭＯＳト
ランジスタを含んでおり，ソース端子のそれぞれが相互
に接続されており，ドレイン端子のそれぞれが相互に接
続されており，ゲート端子のそれぞれがゲート端子が相
互に電気的に分離されるように，複数のゲート制御ノー
ドの対応する１つに接続されている，複数のセルとによ
って構成されているため，１つのセルに短絡が起きて
も，装置全体の正しい動作を維持できると同時に，故障
発生を知らせることができる。
ス用高信頼性集積回路構造（請求項９）は，相互に電気
的に分離されている複数のゲート制御ノードと，それぞ
れゲート，ソースおよびドレイン端子を有するＭＯＳト
ランジスタを含んでおり，ソース端子のそれぞれが相互
に接続されており，ドレイン端子のそれぞれが相互に接
続されており，ゲート端子のそれぞれがゲート端子が相
互に電気的に分離されるように，複数のゲート制御ノー
ドの対応する１つに接続されている，複数のセルとによ
って構成されているため，１つのセルに短絡が起きて
も，装置全体の正しい動作を維持できると同時に，故障
発生を知らせることができる。
【００６８】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１０）は，さらに，
複数の導線を含んでおり，各導線が複数のゲート制御ノ
ードの１つとゲート端子の１つとの間で接続されてお
り，そして各ゲート端子が，複数の導線の１つによって
独自にアドレス可能なものであるため，１つのセルに短
絡が起きても，装置全体の正しい動作を維持できる。
ス用高信頼性集積回路構造（請求項１０）は，さらに，
複数の導線を含んでおり，各導線が複数のゲート制御ノ
ードの１つとゲート端子の１つとの間で接続されてお
り，そして各ゲート端子が，複数の導線の１つによって
独自にアドレス可能なものであるため，１つのセルに短
絡が起きても，装置全体の正しい動作を維持できる。
【００６９】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１１）は，複数のゲ
ート制御ノード，複数のセルおよび複数の導線が一体的
に集積されているため，回路の小型化を図れる。
ス用高信頼性集積回路構造（請求項１１）は，複数のゲ
ート制御ノード，複数のセルおよび複数の導線が一体的
に集積されているため，回路の小型化を図れる。
【００７０】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１２）は，さらに，
複数の並列抵抗を含んでおり，各抵抗が複数のゲート制
御ノードの１つとゲート端子の１つとの間で接続されて
おり，複数のセルの１つにおける不良状態を，複数の抵
抗の電圧を測定することにより判定するため，故障発生
を容易に検知することができる。
ス用高信頼性集積回路構造（請求項１２）は，さらに，
複数の並列抵抗を含んでおり，各抵抗が複数のゲート制
御ノードの１つとゲート端子の１つとの間で接続されて
おり，複数のセルの１つにおける不良状態を，複数の抵
抗の電圧を測定することにより判定するため，故障発生
を容易に検知することができる。
【００７１】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１３）は，さらに，
一端が複数のゲート制御ノードのそれぞれと接続され，
他端が共通駆動端子と接続されているインバータを含む
ため，回路の信頼性を向上させることができる。
ス用高信頼性集積回路構造（請求項１３）は，さらに，
一端が複数のゲート制御ノードのそれぞれと接続され，
他端が共通駆動端子と接続されているインバータを含む
ため，回路の信頼性を向上させることができる。
【００７２】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１４）は 複数のセ
ルのうちの不良状態を含む１つを，ゲート端子の１つか
ら電気的に切り離すことができるため，装置全体の正し
い動作を維持できる。
ス用高信頼性集積回路構造（請求項１４）は 複数のセ
ルのうちの不良状態を含む１つを，ゲート端子の１つか
ら電気的に切り離すことができるため，装置全体の正し
い動作を維持できる。
【００７３】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１５）は，複数の並
列インバータを含み，各インバータが複数のノードの１
つとゲート端子の１つとの間で接続されており，そし
て，複数のゲート制御ノードが共用駆動端子に接続され
ているため，回路の信頼性を向上させることができる。
ス用高信頼性集積回路構造（請求項１５）は，複数の並
列インバータを含み，各インバータが複数のノードの１
つとゲート端子の１つとの間で接続されており，そし
て，複数のゲート制御ノードが共用駆動端子に接続され
ているため，回路の信頼性を向上させることができる。
【００７４】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１６）は，複数のセ
ルのそれぞれが各ＭＯＳトランジスタのソースおよびド
レイン端子の間で結合されたダイオードを含んでいるた
め，回路の信頼性を向上させることができる。
ス用高信頼性集積回路構造（請求項１６）は，複数のセ
ルのそれぞれが各ＭＯＳトランジスタのソースおよびド
レイン端子の間で結合されたダイオードを含んでいるた
め，回路の信頼性を向上させることができる。
【００７５】また，この発明に係るＭＯＳパワーデバイ
ス用高信頼性集積回路構造（請求項１７）は，複数のセ
ルがそれぞれＣＭＯＳトランジスタを含んでいるため，
回路の信頼性を向上させることができる。
ス用高信頼性集積回路構造（請求項１７）は，複数のセ
ルがそれぞれＣＭＯＳトランジスタを含んでいるため，
回路の信頼性を向上させることができる。
【図１】本発明に係るＭＯＳパワーデバイス用高信頼性
集積回路の構造を示す説明図である。
集積回路の構造を示す説明図である。
【図２】図２に示した回路構造において不良状態が発生
した場合の状態を示す説明図である。
した場合の状態を示す説明図である。
【図３】図２に示した回路構造と対応する駆動回路と組
み合わせた状態を示す説明図である。
み合わせた状態を示す説明図である。
【図４】図２に示した回路構造と対応する他のタイプの
駆動回路と組み合わせた状態を示す説明図である。
駆動回路と組み合わせた状態を示す説明図である。
【図５】従来における電源回路構造を示す説明図であ
る。
る。
【図６】図５に示した回路構造において不良状態が発生
した場合の状態を示す説明図である。
した場合の状態を示す説明図である。
１ ＭＯＳ構造（回路構造） ２ ＭＯＳパワートランジスタ ３ ダイオード ４ 抵抗 ５ セル ６ 接点 ７ 抵抗 ８ フィンガー ９ インバータ １１ インバータ １２ 駆動回路 １３ 駆動端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｈ (72)発明者 ブルノ ムラリ イタリア国，イ−20052 ミラノ，モンツ ァ，ビア アルディゴ，１ (72)発明者 ファビオ マルキオ イタリア国，イ−20018 ミラノ，セドリ アノ，ビア サン レミジオ，６／ビ
Claims (17)
- 【請求項１】 複数のセルにより構成され，各セルが，
少なくとも１つの，ゲート，ソースおよびドレイン端子
を有するＭＯＳトランジスタを有しているタイプであ
り，該複数のセルのそれぞれのソース端子が相互に接続
されており，それぞれのドレイン端子も相互に接続され
ているが，それぞれのゲート端子は構造的に相互に独立
していることを特徴とするＭＯＳパワーデバイス用高信
頼性集積回路構造。 - 【請求項２】 前記ソース端子が集積回路内において共
有されていることを特徴とする請求項１記載のＭＯＳパ
ワーデバイス用高信頼性集積回路構造。 - 【請求項３】 前記ドレイン端子が集積回路内において
共有されていることを特徴とする請求項１記載のＭＯＳ
パワーデバイス用高信頼性集積回路構造。 - 【請求項４】 前記各ゲート端子がそれぞれ独自にアド
レス可能であることを特徴とする請求項１記載のＭＯＳ
パワーデバイス用高信頼性集積回路構造。 - 【請求項５】 それぞれ集積回路内部の接続を介して対
応するゲート端子に接続された，一組のアドレシング接
点を含んでいることを特徴とする請求項４記載のＭＯＳ
パワーデバイス用高信頼性集積回路構造。 - 【請求項６】 前記回路構造に駆動回路が接続されてい
ることを特徴とする請求項１記載のＭＯＳパワーデバイ
ス用高信頼性集積回路構造。 - 【請求項７】 前記駆動回路が，複数の並列接続抵抗に
よって構成されており，各抵抗の一端がその接点群内の
対応する接点に接続されており，他端が残りの抵抗の他
端と共にインバータの出力端子に接続されていることを
特徴とする請求項６記載のＭＯＳパワーデバイス用高信
頼性集積回路構造。 - 【請求項８】 前記駆動回路が複数の並列接続インバー
タにより構成されており，各インバータの出力端子が該
接点群の中の対応する１つの接点に接続されており，ま
た，すべてのインバータの入力端子が１つの，そして同
じ駆動回路に接続されていることを特徴とする請求項６
記載のＭＯＳパワーデバイス用高信頼性集積回路構造。 - 【請求項９】 相互に電気的に分離されている複数のゲ
ート制御ノードと，それぞれゲート，ソースおよびドレ
イン端子を有するＭＯＳトランジスタを含んでおり，ソ
ース端子のそれぞれが相互に接続されており，ドレイン
端子のそれぞれが相互に接続されており，ゲート端子の
それぞれがゲート端子が相互に電気的に分離されるよう
に，前記複数のゲート制御ノードの対応する１つに接続
されている，複数のセルとによって構成されていること
を特徴とする電源を供給するためのＭＯＳパワーデバイ
ス用高信頼性集積回路構造。 - 【請求項１０】 さらに，複数の導線を含んでおり，各
導線が前記複数のゲート制御ノードの１つとゲート端子
の１つとの間で接続されており，そして各ゲート端子
が，複数の導線の１つによって独自にアドレス可能であ
ることを特徴とする請求項９記載のＭＯＳパワーデバイ
ス用高信頼性集積回路構造。 - 【請求項１１】 前記複数のゲート制御ノード，複数の
セルおよび複数の導線が一体的に集積されていることを
特徴とする請求項１０記載のＭＯＳパワーデバイス用高
信頼性集積回路構造。 - 【請求項１２】 さらに，複数の並列抵抗を含んでお
り，各抵抗が前記複数のゲート制御ノードの１つとゲー
ト端子の１つとの間で接続されており，前記複数のセル
の１つにおける不良状態を，前記複数の抵抗の電圧を測
定することにより判定することを特徴とする請求項９記
載のＭＯＳパワーデバイス用高信頼性集積回路構造。 - 【請求項１３】 さらに，一端が前記複数のゲート制御
ノードのそれぞれと接続され，他端が共通駆動端子と接
続されているインバータを含むことを特徴とする請求項
１２記載のＭＯＳパワーデバイス用高信頼性集積回路構
造。 - 【請求項１４】 前記複数のセルのうちの不良状態を含
む１つを，ゲート端子の１つから電気的に切り離すこと
ができることを特徴とする請求項１２記載のＭＯＳパワ
ーデバイス用高信頼性集積回路構造。 - 【請求項１５】 複数の並列インバータを含み，各イン
バータが複数のノードの１つとゲート端子の１つとの間
で接続されており，そして，前記複数のゲート制御ノー
ドが共用駆動端子に接続されていることを特徴とする請
求項９記載のＭＯＳパワーデバイス用高信頼性集積回路
構造。 - 【請求項１６】 前記複数のセルのそれぞれが各ＭＯＳ
トランジスタのソースおよびドレイン端子の間で結合さ
れたダイオードを含んでいることを特徴とする請求項９
記載のＭＯＳパワーデバイス用高信頼性集積回路構造。 - 【請求項１７】 前記複数のセルがそれぞれＣＭＯＳト
ランジスタを含んでいることを特徴とする請求項９記載
のＭＯＳパワーデバイス用高信頼性集積回路構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830130.6 | 1993-03-31 | ||
| EP93830130A EP0618679A1 (en) | 1993-03-31 | 1993-03-31 | High reliable integrated circuit structure for MOS power devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350092A true JPH06350092A (ja) | 1994-12-22 |
Family
ID=8215139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6085838A Pending JPH06350092A (ja) | 1993-03-31 | 1994-03-31 | Ｍｏｓパワーデバイス用高信頼性集積回路構造 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0618679A1 (ja) |
| JP (1) | JPH06350092A (ja) |
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1993
- 1993-03-31 EP EP93830130A patent/EP0618679A1/en not_active Withdrawn
-
1994
- 1994-03-31 JP JP6085838A patent/JPH06350092A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0618679A1 (en) | 1994-10-05 |
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