CN101026156A

CN101026156A - 半导体器件

Info

Publication number: CN101026156A
Application number: CNA200710004231XA
Authority: CN
Inventors: 太田修策; 濑川启明; 广藤政则
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-02-23
Filing date: 2007-01-18
Publication date: 2007-08-29
Also published as: US7256604B1; US20070205794A1; JP4623659B2; JP2007227591A

Abstract

本发明提供一种半导体器件，该半导体器件不需要增加探针的数量，能够实施高精度的老化和探针测试。分别对测试专用电源焊盘(303)提供电源电位，对测试专用接地焊盘(313)提供接地电位。提供给测试专用电源焊盘(303)的电源电位，经由测试专用电源布线(203)、由二极管元件(500、501、502)构成的电位传送电路(420、421、422)，分别传送到电源布线(200、201、202)，然后提供给电路块(100、101、102)。虽然由二极管元件(500～502)产生电压降，但通过设定二极管元件(500～502)的大小、电位传送电路(420～422)的电阻成分，以使对电源布线(200～202)分别均匀地产生电压降，由此能够不使半导体集成电路(10)内产生电压不均匀地实施晶片级老化和探针测试。

Description

半导体器件

技术领域

本发明涉及在半导体器件的制造工序中，减少实施以晶片(wafer)状态的探针(probe)测试和老化(晶片级老化(wafer level burn-in))时需要探针的端子的数量的技术。

背景技术

近年来，半导体处理器的小型化和半导体器件的集成化不断发展，系统LSI的开发成为了主流。在系统LSI中，由于在一个芯片或一个封装(package)内要收纳具有各种各样功能的集成电路，所以需要集成各自原本应独立地具有的电源、接地系统。

但是，在不能无视由电源、接地系统的共有化引起的数字电路和模拟电路间、或多个模拟电路间的噪声干扰的影响的情况下，通常需要使用某种方法来分离电源、接地系统。其结果，需要设置多种电源端子和接地端子，其数量随着集成化的进展而增加。

另一方面，在半导体集成电路的制造工序中，随着小型化、集成化发展，从每片晶片能够得到的芯片数量随之增加，近年来由于实现了300mm晶片，该倾向更为显著。因此，在进行大批生产的半导体集成电路的制造工序中，如何高效地、低成本地实现其测试和老化成为课题。

作为解决该课题的最有力的方法之一，可以列举多个同时测试的方法。特别是近年来，在封装品中也适用在晶片的阶段中进行老化的晶片级老化的情况在增加，由于其能够以晶片为单位一并地产生应力(stress)，因此，集成化越发展，从每个晶片能够得到的芯片数量越多，在效率性、成本的方面其效果就越好。在探针测试中，也同样地，当从每片晶片能够得到的芯片数量增多时一片晶片所需要的测试时间增多，因此，通过同时测试8、16、32个等多个半导体集成电路来谋求高效率化和减少测试成本。

但是，此处成为课题的是探针的数量。特别是在晶片级老化中，由于该器件的制约对设置在每个芯片上的探针的数量有限制，所以不可能对系统LSI具有的全部的焊盘(pad)同时分配探针。显然，从每片晶片得到的芯片数量越多，该课题的影响就越大。

并且，如上所述，在系统LSI中，存在各种各样的电源，存在多个电源端子、接地端子，因此，晶片级老化时需要探针的焊盘有增加的倾向，探针数量的问题成为更重大的课题。

为了解决这样的课题，根据第一现有技术，多个电路块各自的电源布线连接在单独的电源焊盘，在这些电源布线中的特定的一根和其他的电源布线之间分别设置开关电路。在测试时，向连接在上述特定的电源布线的电源焊盘提供电源电位，并且使开关电路导通(参照美国专利第5,404,099号)。

另外，根据第二现有技术，作为ESD(electrostatic discharge：静电放电)对策，对上述电源布线间的各个开关电路并联地添加电源间保护晶体管，或电源间保护晶体管兼用作电源布线间的开关电路(参照美国专利申请公开第2005/0067899号)。

发明内容

但是，在上述第一和第二现有技术中，晶片级老化时，从一个电源焊盘经由各自的开关电路对多个电路块提供电源电位，所以在该多个电路块的电源电位之间产生由开关电路的导通电阻引起的相当于电压降量的电位值的差。因此，在对各电路块施加的电位不同的状态下实施晶片级老化，在半导体集成电路内产生应力水平(stress level)不均匀。

本发明的目的在于提供一种能够不增加探针数量地实施高精度的晶片级老化、多个同时测试的探针测试的半导体器件。

为了解决该课题，本发明的半导体器件包括：多个电路块，分别具有相互独立的电源系统；多个电源布线，分别连接在这些多个电路块上；多个电源焊盘，分别对这些多个电源布线提供电位；测试专用电源布线，不直接连接在上述多个电路块中的任一个；测试专用电源悍盘，对该测试专用电源布线提供电位；以及多个电位传送电路，从上述测试专用电源布线对上述多个电源布线传送电位。

根据本发明，从测试专用电源布线对多个电源布线传送电位，因此，在晶片级老化、多个同时测试的探针测试中，只要对测试专用电源焊盘提供电源电位，就能够对多个电路块提供均匀的电源电位。其结果，不需要增加探针数量，就能够实施高精度的老化、测试。

附图说明

图1是表示本发明的第一实施方式的半导体集成电路的结构的框图。

图2是表示本发明的第二实施方式的半导体集成电路的结构的框图。

图3是表示本发明的第三实施方式的半导体集成电路的结构的框图。

图4是表示本发明的第四实施方式的半导体集成电路的结构的框图。

图5是表示图4的一个变形例的框图。

图6是表示本发明的第五实施方式的半导体集成电路的结构的框图。

图7是表示图6的一个变形例的框图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

<第一实施方式>

图1是表示本发明的第一实施方式的半导体集成电路的结构的框图。在图1中，半导体集成电路10具备具有互相独立的电源系统的电路块(块A、块B、块C)100、101、102，各电路块通常动作时，经由电源布线200、201、202，从电源焊盘300、301、302提供电源电压VDDA、VDDB、VDDC。同样，经由接地布线210、211、212，从接地焊盘310、311、312提供接地电位VSSA、VSSB、VSSC。该半导体集成电路10还具有测试专用电源焊盘303和检查专用接地焊盘313，分别对检查专用电源布线203、检查专用接地布线213提供由外部提供的电源电位WVDD、接地电位WVSS。测试专用电源布线203、测试专用接地布线213，不直接连接在电路块100、101、102，在实际使用状态下不起到提供电源电位、接地电位的作用。电位传送电路420、421、422分别连接在测试专用电源布线203和电源布线200、201、202之间，作为其构成要素具有二极管元件500、501、502。同样，电位传送电路430、431、432分别连接在测试专用接地布线213和接地布线210、211、212之间，作为其构成要素具有二极管元件510、511、512。

接着，说明具有图1的结构的半导体集成电路10的动作。晶片级老化或探针测试时，将探针分别接触测试专用电源焊盘303和测试专用接地焊盘313，分别将电源电位提供给测试专用电源焊盘303，将接地电位提供给测试专用接地焊盘313。所提供给测试专用电源焊盘303的电源电位，经由测试专用电源布线203、由二极管元件500、501、502构成的电位传送电路420、421、422，分别提供给电源布线200、201、202，然后提供给电路块100、101、102。此时，虽然由二极管元件500、501、502产生电压降，但通过设定二极管元件500、501、502的大小和电位传送电路420、421、422的电阻成分，以使对电源布线200、201、202分别均匀地产生电压降，由此能够不使半导体电路10内产生电压不均匀地来实施晶片级老化、探针测试。

另一方面，接地电位也同样地提供给测试专用接地焊盘313，该电位经由测试专用接地布线213、由二极管元件510、511、512构成的电位传送电路430、431、432，分别提供给接地布线210、211、212，然后提供给电路块100、101、102，此时，虽然由二极管元件510、511、512产生接地电位的上升，但通过设定二极管元件510、511、512的大小和电位传送电路430、431、432的电阻成分，以使对接地布线210、211、212分别均匀地产生电压上升，由此能够不使半导体电路10内产生电压不均匀地来实施晶片级老化和探针测试。

对于由二极管元件500、501、502产生的电源电压降的量和由二极管元件510、511、512产生的接地电位的上升量，可用分别提供给测试专用电源焊盘303、测试专用接地焊盘313的电压值来进行校正，不会使老化应力(burn-in stress)和测试的水平降低。另外，晶片级老化时，需要探针的焊盘也仅是测试专用电源焊盘303和测试专用接地焊盘313，不会增加探针的数量。

在图1中，测试专用电源焊盘303、测试专用接地焊盘313分别各设置了一个，但只要探针数量被允许，就可以设置多个。

<第二实施方式>

图2是表示本发明的第二实施方式的半导体集成电路的结构的框图。对与第一实施方式相同的构成要素，省略说明。

电位传送电路440、441、442分别连接在测试专用电源布线203和电源布线200、201、202之间，作为其构成要素具有由NMOS晶体管构成的开关电路503、504、505。同样，电位传送电路450、451、452分别连接在测试专用接地布线213和接地布线210、211、212之间，作为其构成要素具有由NMOS晶体管构成的开关电路513、514、515。NMOS开关电路503、504、505、513、514、515的栅极连接在导通控制电路600内的导通控制专用焊盘350，通过对导通控制专用焊盘350提供H电平或L电平的电位，开关电路503、504、505、513、514、515被控制成导通状态或非导通状态。另外，导通控制专用焊盘350经由下拉电阻800连接在任一个的接地布线211。

接着，说明具有图2的结构的半导体集成电路10的动作。在晶片级老化或探针测试中，对导通控制专用焊盘350提供使开关电路503、504、505、513、514、515为导通状态的电位，使电源布线间和接地布线间分别为导通状态。于是，可以分别从测试专用电源焊盘303经由开关电路503、504、505对电源布线200、201、202提供电位，从测试专用接地焊盘313经由开关电路513、514、515对接地布线210、211、212提供电位。因此，需要探针的焊盘的数量，可以取为测试专用电源焊盘303、测试专用接地焊盘313、以及导通控制专用焊盘350三个。此时，对于由开关电路产生的电源电压降的量或接地电位上升量，如第一实施方式中说明的那样，通过NMOS开关电路503、504、505、513、514、515的晶体管大小和向测试专用电源焊盘303、测试专用接地焊盘313、导通控制专用焊盘350施加的电压进行校正。另外，在实际使用上需要为独立的电源，因此，导通控制专用焊盘350，经由下拉电阻800连接在接地布线211，只要不从外部向导通控制专用焊盘350提供电位，就被控制成使开关电路503、504、505、513、514、515为非导通状态的电位。

根据第二实施方式，与第一实施方式相比，探针的数量有所增加，但使用了二极管元件时，所提供给电路块100、101、102的电位相对于提供给测试用电源焊盘303、测试专用接地焊盘313的电位，产生二极管元件的阈值电压(Vt)量的电压降或电位上升，而与此不同，在第二实施方式中，对导通控制专用焊盘350提供电位，从而将开关电路503、504、505、513、514、515控制为导通状态，因此，能够使其电压降的量、电位上升量减少到仅对应于开关的导通电阻的量。

通过将NMOS开关电路503、504、505置换成PMOS开关电路(未图示)，能够进一步减少其电压降的影响。此时，在导通控制专用焊盘350与PMOS开关电路的栅极信号之间分别设置反相器(未图示)，使用从导通控制专用焊盘350输入的信号的反转信号，将PMOS开关电路控制为导通状态或非导通状态。或者，也可以设置上拉电阻(未图示)来代替连接在导通控制专用焊盘350的下拉电阻800，从而构成为只要不从外部对导通控制专用焊盘350提供接地电位，就使PMOS开关电路为非导通状态的结构，并且在导通控制专用焊盘350与NMOS开关电路513、514、515的栅极信号之间分别设置反相器电路(未图示)，使用从导通控制专用焊盘350输入的信号的反转信号，将NMOS开关电路513、514、515控制为导通状态或非导通状态。

另外；在图2所示的本发明的第二实施方式中，以作为电位传送电路440、441、442、450、451、452新追加开关电路的结构为例子，进行了说明，但也可以借用ESD保护电路的电源间保护晶体管来获得同样的效果。

<第三实施方式>

图3是表示本发明的第三实施方式的半导体集成电路的结构的框图。对于与第一和第二实施方式相同的构成要素，省略说明。

半导体集成电路10具有测试模式(test mode)确定焊盘351，经由测试模式信号线250、251、252，连接在电路块100、101、102。另外，测试模式确定焊盘351经由电平移动器(level shifter)810，连接在任一个的接地布线211。采用电平移动器810为两个电阻元件530、531串连连接的结构，根据电阻元件530、531的电阻比率生成的电位信号，作为电位传送电路450、451、452的低耐压NMOS开关电路516、517、518的栅极信号进行连接。另一方面，构成电位传送电路440、441、442的NMOS开关电路503、504、505的栅极，直接连接在检测模式确定焊盘351。

接着，说明具有图3的结构的半导体集成电路10的动作。半导体集成电路10和作为其构成要素的电路块100、101、102，当对检测模式确定焊盘351提供某个电位时，经由检测模式信号线250、251、252，被设定为晶片级老化模式或任意的检测模式。当对检测模式确定焊盘351提供某个电位时，构成电位传送电路440、441、442的NMOS开关电路503、504、505变成导通状态，以第一和第二实施方式中说明的动作，从测试专用电源焊盘303对电路块100、101、102提供电源电压。另一方面，在电平移动器810中，根据测试模式确定焊盘351所提供的电位，生成以电阻元件530、531的电阻比进行分压后的电位，将其传送到构成后级的电位传送电路450、451、452的NMOS开关电路516、517、518的栅极。NMOS开关电路516、517、518，由电平移动器810生成的电位变成导通状态，以第一和第二实施方式中说明的动作，从测试专用接地焊盘313对电路块100、101、102提供接地电位。

在第二实施方式中，由导通控制专用焊盘350将电位传送电路440、441、442、450、451、452的晶体管控制成为导通状态或非导通状态，但通常选行晶片级老化和探针测试时，按照上述，一般分别将半导体集成电路10设定成任意的测试模式后实施测试，为了设定成任意的测试模式，至少需要一个焊盘。在第三实施方式中，通过使用该测试模式设定所需要的焊盘，将电位传送电路440、441、442、450、451、452的晶体管控制为导通状态或非导通状态，从而减少了晶片级老化和探针测试所需要的探针的数量。另外，通过由电平转换器810降低将构成电位传送电路450、451、452的NMOS开关电路516、517、518控制为导通状态或非导通状态的信号的电压电平，从而能够降低NMOS开关电路516、517、518的击穿电压(break-down voltage)，有效地减少开关电路的面积。

<第四实施方式>

图4是表示本发明的第四实施方式的电位传送电路460、461、462的控制系统的结构的框图。对于与第一至第三实施方式相同的结构要素，省略说明。

电位传送电路460，在测试专用电源布线203与电源布线200之间用由2个NMOS开关电路521、522构成的并联开关电路520进行连接。并联开关电路520中的一个开关电路521的栅极直接连接在导通控制电路600，另外一个开关电路522经由与(AND)电路523连接在导通控制电路600和电位切换控制电路610。导通控制电路600具有导通控制信号译码器550，以使将该半导体集成电路具有的寄存器552输出的信号作为输入，向电位传送电路460、461、462输出导通控制信号地进行连接。另外，电位切换控制电路610也具有对寄存器552的输出进行译码的电位切换控制信号译码器551，该译码器551的输出信号被连接在电位传送电路460、461、462。在图4中，为了简略，仅记载了一个电位传送电路460的结构，但另外的电位传送电路461、462也采用与电位传送电路460相同的结构。

接着，说明具有图4的结构的半导体集成电路的动作。当在寄存器552中存储指令以使实施电位传送电路460、461、462的导通控制时，按照该指令，导通控制电路600内的导通控制信号译码器550向后级的电位传送电路460、461、462输出导通控制信号。当电位传送电路460、461、462从导通控制电路600接收导通控制信号时，使并联开关电路520中的至少一个NMOS开关电路521为导通状态，以第一至第三实施方式中说明的动作，从测试专用电源焊盘303对电路块100、101、102(未图示)提供电源电位。

另一方面，寄存器552具有存储指令的功能，该指令是按每个电位传送电路460、461、462控制电位传送电路460、461、462各自具有的并联开关电路520中成为导通状态的开关电路的数量，例如，当在寄存器552中存储指令以使将电位传送电路460的并联开关电路520具有的NMOS开关电路521、522两个均控制成为导通状态时，电位切换控制电路610内的电位切换控制信号译码器551根据寄存器552的输出，向电位传送电路460传送H电平的信号。电位传送电路460，通过电位切换控制信号译码器551输出的H电平的信号，与电路523被激活，由导通控制电路600使并联开关电路520内的两个开关电路521、522成为导通状态。结果，并联开关电路520的两个开关电路521、522都被控制成导通状态，从测试专用电源焊盘303经由两个并联连接的开关电路521、522，对电源布线200提供电源电位。通过使多个开关电路521、522成为导通状态，可使并联开关电路520产生的导通电阻减半，使电压降的量减半。

在具有图4的结构的半导体集成电路中，即使在由多个电路块100、101、102分别消耗的电流量事先不明确的情况下，也可以通过按照其电流量对寄存器552提供指令，选择性地将导通电阻控制到一半，能够使规格确定和设计限制具有柔性，同时保持半导体集成电路内的电压均匀性。

在图4中，使用两个NMOS开关电路521、522构成了并联开关电路520，但不限定其数量，当然，可由任意的数量构成。另外，如前所述，开关电路也可以由PMOS晶体管构成。

另外，在图4中，导通控制电路600，由译码器550产生了导通控制信号，但如图5所示，即使使用第二实施方式中说明的导通控制专用焊盘350，或使用第三实施方式中说明的检测模式确定焊盘351都能够实现相同的效果。进而，在电位切换控制电路610中，也可以代替电位切换控制信号译码器551，而在探头数量允许的范围内进一步如图5所示那样地设置外部切换控制焊盘352、353、354，用这些外部切换控制焊盘352、353、354控制电压降的量。另外，在图4中，由并联开关电路520控制了电压降的量，但也可以进一步如图5所示那样地，设置调整器(regulator)等的电压变换电路560，按照电位切换控制电路610的输出，控制电压变换电路560的电压降的量。

另外，在图4和图5中，对连接在检测专用电源布线203和电源布线200、201、202之间的电位传送电路460、461、462的结构和动作进行了说明，但也可以在第二和第三实施方式中说明的分别连接在测试专用接地布线213和接地布线210、211、212之间的电位传送电路450、451、452中，利用相同的结构和动作来控制该接地电位上升量。

<第五实施方式>

图6是表示本发明的第五实施方式的电位传送电路480、481、482的控制系统的结构的框图。对于与第一至第三实施方式相同的结构要素，省略说明。

导通选择控制电路620具有计数器553和导通选择控制信号译码器554，导通选择控制信号译码器554，按照计数器553输出的计数值分别向后级的电位传送电路480、481、482传送导通选择控制信号地进行连接。电位传送电路480、481、482将分别从导通控制信号译码器554输出的导通选择控制信号中的1个、和从导通控制电路600输出的导通控制信号这两个信号作为输入，根据这样的两个信号，电位传送电路480、481、482分别被控制为导通状态或非导通状态。

接着，说明具有图6的结构的半导体集成电路的动作。导通选择控制电路620内的计数器553，根据外部时钟或代替其的递增(递减)计数信号更新计数值。当计数器553输出预先确定的所希望的值时，导通选择控制信号译码器554向后级的电位传送电路480、481、482中用计数值指定的一个电位传送电路输出导通选择控制信号。预先确定的计数值不限于一个，也可以设定多个。

当从导通选择控制电路620输出导通选择控制信号，且接收到导通控制电路600输出的导通控制信号后，电位传送电路480、481、482被控制成导通状态。因此，每当计数器553更新计数值，就根据该计数值切换被控制成导通状态的电位传送电路，切换被从测试专用电源焊盘303提供电源电位的电路块。

在具有图6的结构的半导体集成电路中，在进行晶片级老化和探针测试时的消耗电流达到该器件、探针、以及测试专用电源焊盘303具有的电流容许值以上那样的情况下，通过分时控制电位传送电路480、481、482的动作，能够减少流过测试专用电源焊盘303中流动的电流量，控制在器件、探针、以及焊盘的容许值内。

在图6中，使用了计数器553作为导通选择控制电路620的构成要素，但也可以通过设置寄存器来代替计数器553，根据该寄存器的输出由译码器554生成导通选择控制信号，更新寄存器，由此切换成为导通状态的电位传送电路。另外，也可以在探针数量的允许范围内，如图7所示，在导通选择控制电路620内设置外部选择焊盘355、356、357，从这些外部选择焊盘355、356、357直接提供导通选择控制信号。此时，也能够减少计数器553、译码器554程度的面积。

在图6和图7中，对连接在测试专用电源布线203与电源布线200、201、202之间的电位传送电路480、481、482的结构和动作进行了说明，但也可以在第二和第三实施方式中说明的分别连接在测试专用接地布线213与接地布线210、211、212之间的电位传送电路450、451、452中，利用相同的结构和动作，控制测试专用接地焊盘313中流动的电流量。

按照以上的说明，本发明的半导体器件，不需要增加探针的数量，也能够实施高精度的晶片级老化和多个同时测试的探针测试，因此，作为集成化发展的半导体集成电路等是有用的。

Claims

1.一种半导体器件，其特征在于，包括：

多个电路块，分别具有相互独立的电源系统，

多个电源布线，分别连接在上述多个电路块，

多个电源焊盘，分别对上述多个电源布线提供电位，

测试专用电源布线，不直接连接在上述多个电路块中的任一个上，

测试专用电源焊盘，对上述测试专用电源布线提供电位，以及

多个电位传送电路，从上述测试专用电源布线对上述多个电源布线传送电位。

2.根据权利要求1所述的半导体器件，其特征在于，还包括：

多个接地布线，分别连接在上述多个电路块上，

多个接地焊盘，分别对上述多个接地布线提供电位，

测试专用接地布线，不直接连接在上述多个电路块中的任一个上，

测试专用接地焊盘，对上述测试专用接地布线提供电位，以及

多个电位传送电路，从上述测试专用接地布线对上述多个接地布线传送电位。

3.根据权利要求1所述的半导体器件，其特征在于：

上述多个电位传送电路的每一个具有二极管。

4.根据权利要求1所述的半导体器件，其特征在于：

还具有将上述多个电位传送电路的每一个控制成导通状态或非导通状态的导通控制电路，

上述多个电位传送电路的每一个具有根据从上述导通控制电路输出的导通控制信号被控制成导通状态或非导通状态的开关电路。

5.根据权利要求4所述的半导体器件，其特征在于：

上述开关电路具有根据上述导通控制信号被控制成导通状态或非导通状态的电源间保护晶体管。

6.根据权利要求4所述的半导体器件，其特征在于：

上述导通控制电路具有从外部接收上述导通控制信号的导通控制专用焊盘。

7.根据权利要求4所述的半导体器件，其特征在于：

还具有从外部接收将上述多个电路块设定成测试模式的测试模式信号的测试模式确定焊盘，

上述导通控制电路根据上述测试模式信号生成上述导通控制信号。

8.根据权利要求4所述的半导体器件，其特征在于：

还具有将从外部输入的信号的电压值降低后分别传送到上述多个电位传送电路的每一个的电平移动器。

9.根据权利要求4所述的半导体器件，其特征在于：

上述导通控制电路具有生成上述导通控制信号的译码器。

10.根据权利要求4所述的半导体器件，其特征在于：

还具有控制上述多个电位传送电路的每一个的传送电位的电位切换控制电路，

上述多个电位传送电路的每一个具有并联连接了多个开关电路的并联开关电路，

在上述并联开关电路中，根据从上述导通控制电路输出的导通控制信号和从上述电位切换控制电路输出的电位切换控制信号，上述多个开关电路的每一个被控制成导通状态或非导通状态。

11.根据权利要求10所述的半导体器件，其特征在于：

上述电位切换控制电路具有生成上述电位切换控制信号的译码器。

12.根据权利要求10所述的半导体器件，其特征在于：

上述多个电位传送电路的每一个具有电压变换电路，该电压变换电路根据从上述导通控制电路输出的导通控制信号和从上述电位切换控制电路输出的电位切换控制信号被控制成导通状态或非导通状态，并且具有调整传送电位的功能。

13.根据权利要求10所述的半导体器件，其特征在于：

上述电位切换控制电路具有从外部接收上述电位切换控制信号的外部切换控制焊盘。

14.根据权利要求4所述的半导体器件，其特征在于：

还具有进行选择控制以使上述多个电位传送电路中的某个进行动作的导通选择控制电路，

上述多个电位传送电路的每一个，根据从上述导通选择控制电路输出的导通选择控制信号和从上述导通控制电路输出的导通控制信号，被控制成导通状态或非导通状态。

15.根据权利要求14所述的半导体器件，其特征在于：

上述导通选择控制电路具有生成上述导通选择控制信号的译码器。

16.根据权利要求14所述的半导体器件，其特征在于：

上述导通选择控制电路具有顺次指定上述多个电位传送电路的每一个的计数器。

17.根据权利要求14所述的半导体器件，其特征在于：

上述导通选择控制电路具有从外部接收上述导通选择控制信号的外部选择焊盘。