JPH05291368A - 半導体装置 - Google Patents

半導体装置

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JPH05291368A
JPH05291368A JP4086962A JP8696292A JPH05291368A JP H05291368 A JPH05291368 A JP H05291368A JP 4086962 A JP4086962 A JP 4086962A JP 8696292 A JP8696292 A JP 8696292A JP H05291368 A JPH05291368 A JP H05291368A
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Abstract

(57)【要約】 【目的】１チップ当りの電圧ストレス試験用の端子数を
減らすことが可能となり、同時に電圧ストレスを印加し
得るチップ数を増加させ、不良のスクリーニングの効率
を向上させると共に生産能力を向上させ、不良のスクリ
ーニングの時間を短縮して製造コストを低減し得る半導
体装置を提供することを目的とする。 【構成】集積回路チップ領域１０上に形成され、互いに
独立した電源系統を有する複数個の回路１１ａ〜１１ｃ
群と、これに対応して接続された複数本の電源電位供給
配線１２ａ〜１２ｃおよび複数個の電源電位供給用端子
１４ａ〜１４ｃと、少なくとも１個の電圧ストレス試験
用の端子１８と、１個の電圧ストレス試験用の端子から
の入力を用いて複数個の電源電位供給端子のうちの１個
の端子からチップ領域上の全ての電源電位供給配線に電
圧ストレスを印加するように制御する制御回路１７ａ〜
１７ｄとを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数個の集積回路チッ
プ領域を有するウェハ状態の半導体装置あるいはこのウ
ェハ状態の半導体装置から個々のチップに分離されてパ
ッケージに収納されて集積回路装置として仕上げられた
半導体装置に係り、特にウェハ状態でプローブカードと
プローバとを用いて不良のスクリーニングを行うのに適
した少数の電圧ストレス試験用の端子を有する半導体装
置に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、通常は、ウ
ェーハ製造プロセスを終了した後、ダイソートテストに
よって良品を選別し、不良品をマークし、その後、良品
をパッケージに収納して最終製品の形態に仕上げてい
る。そして、最終製品の形態に仕上げられたパッケージ
完了後の半導体装置を対象としてバーンインを行ってい
る。
【０００３】これに対して、ウェーハ状態でダイソート
の前にプローブカードとプローバとを用いて不良のスク
リーニングを行う際には、効率を考えると、ウェハ上の
全ての集積回路チップ領域上の不良のスクリーニング時
に使用される電圧ストレス試験用のパッド（端子）に対
して、プローブカードの針（端子）を同時に接触させて
電圧ストレスを印加することが理想的である。なお、こ
こでは、ウェハ上の端子をパッド、プローブカードの端
子を針として述べるが、これらは互いに電気的に接触可
能な構造であればよい。
【０００４】しかし、現状のプローブカードの技術で
は、ウェハ上の全てのチップ領域上にプローブカードの
針を同時に接触させることは不可能であり、現実的に
は、ウェハ上の可能な限り多くの複数個のチップ領域上
の電圧ストレス試験用のパッドに同時に接触させること
が望ましい。このためには、１個のチップ領域上に接触
させる針の本数もできるかぎり少ないことが望ましい。
【０００５】特に、チップ領域に供給される電源電位
（ＶCC）供給用の配線（ＶCCライン）あるいは接地電位
（ＶSS）供給用の配線（ＶSSライン）を用いて電圧スト
レスを印加する場合、チップ領域上に互いに独立した複
数本のＶCCラインあるいはＶSSラインおよびこれらに対
応して設けられた複数個のＶCCパッドあるいはＶSSパッ
ドが存在する場合には、複数個のＶCCパッドあるいはＶ
SSパッドの全てにプローブカードの針を同時に接触させ
なければならない。この様子を図７に示す。
【０００６】図７は、複数個の集積回路チップ領域を有
するウェハ状態の半導体装置における隣り合う２個のチ
ップ領域に同時に電圧ストレスを印加する場合を示して
いる。各チップ領域７０上には、互いに独立の電源系統
を有する３個の回路７１ａ〜７１ｃが形成されている。
この回路群に各対応して３本のＶCCライン７２ａ〜７２
ｃおよび３本のＶSSライン７３ａ〜７３ｃが互いに独立
に形成されている。そして、上記３本のＶCCライン７２
ａ〜７２ｃに対応して３個のＶCCパッド７４ａ〜７４ｃ
が設けられ、前記３本のＶSSライン７３ａ〜７３ｃに対
応して３個のＶSSパッド７５ａ〜７５ｃが設けられてい
る。
【０００７】上記各パッド７４ａ〜７４ｃ、７５ａ〜７
５ｃは、ウェハ状態の半導体装置に対してダイソートの
前にプローブカードとプローバとを用いて不良のスクリ
ーニングを行う際に、プローブカードの向い合う二辺か
ら突設された針７６…を同時に接触させて電圧ストレス
を印加するために用いられる。また、前記各パッド７４
ａ〜７４ｃ、７５ａ〜７５ｃは、ダイソートテスト時に
プローブカードの針７６…を接触させるために用いられ
る。
【０００８】また、前記各パッド７４ａ〜７４ｃ、７５
ａ〜７５ｃは、ウェハ状態の半導体装置から個々のチッ
プに分離してパッケージに収納する際に、例えばボンデ
ィングワイヤにより外部ピン（図示せず）とボンディン
グするために用いられる。
【０００９】上記したように電源系統を３つ有するチッ
プ領域７０に対して、ウェハ状態でＶCCライン７２ａ〜
７２ｃおよびＶSSライン７３ａ〜７３ｃを用いて前記回
路７１ａ〜７１ｃに電圧ストレスを印加する場合には、
３個のＶCCパッド７４ａ〜７４ｃおよび３個のＶSSパッ
ド７５ａ〜７５ｃの全てにプローブカードの針７６…を
同時に接触させなければならないので、必要とするプロ
ーブカードの針７６の本数は６本となる。
【００１０】これに対して、電源系統を１つしか持たな
い回路が形成され、この回路に接続されるＶCCラインお
よびＶSSラインとしてそれぞれ１本、ＶCCパッドおよび
ＶSSパッドとしてそれぞれ１個しか持たないチップ領域
（図示せず）に対して、ウェハ状態で電圧ストレスを印
加する場合には、必要とするプローブカードの針７６の
本数は２本で済む。
【００１１】従って、前者のチップ領域７０では、後者
のチップ領域よりも必要とするプローブカードの針７６
の本数は３倍に増加し、この分だけプローブカードの針
７６を同時に接触させることが可能なチップ領域数が１
／３に減少する。換言すれば、プローブカードの針７６
の本数の技術的制限により、ウェハ上の全てのチップ領
域上にプローブカードの針７６を同時に接触できない現
状では、前者のチップ領域７０が形成されたウェハでは
後者のチップ領域が形成されたウェハよりも電圧ストレ
ス試験の効率が１／３に低下する。
【００１２】この電圧ストレス試験の効率は、チップ領
域７０上に独立に存在するＶCCライン７２ａ〜７２ｃお
よびＶSSライン７３ａ〜７３ｃとこれらに対応するＶCC
パッド７４ａ〜７４ｃおよびＶSSパッド７５ａ〜７５ｃ
の数が増加すればするほど低下する。
【００１３】また、電圧ストレス試験専用パッドをボン
ディング用パッドとは別個に設ける場合には、チップ領
域上に必要なストレス試験専用パッドの数の分だけチッ
プ面積が増加することになる。この様子を図８に示す。
【００１４】図８に示すチップ領域においては、ＶCCラ
イン７２ａ〜７２ｃに対応してボンディング用のＶCCパ
ッド７４ａ〜７４ｃとは別個にストレス試験専用パッド
８１ａ〜８１ｃが設けられている。同様に、ＶSSライン
７３ａ〜７３ｃに対応してボンディング用のＶSSパッド
７５ａ〜７５ｃとは別個にストレス試験専用パッド８２
ａ〜８２ｃが設けられている。この場合、６個のストレ
ス試験専用パッド８１ａ〜８１ｃ、８２ａ〜８２ｃの分
だけチップ面積が増加する。なお、１個のチップ領域上
に複数個のＶCCパッドあるいはＶSSパッドを有する場合
としては、次に述べるような例が考えられる。
【００１５】（Ａ）１個のＶCCピンあるいはＶSSピンを
有するパッケージに納められる集積回路チップにおい
て、チップ内部の互いに独立した回路群で電源系統を分
離し、各回路毎にそれぞれＶCCパッドあるいはＶSSパッ
ドを有し、１個のＶCCピンあるいはＶSSピンに対して複
数個のＶCCパッドあるいはＶSSパッドから多重にボンデ
ィングする場合。
【００１６】（Ｂ１）複数個のＶCCピンあるいはＶSSピ
ンを有するパッケージに納められる集積回路チップにお
いて、チップ内部の互いに独立した回路群で電源系統を
分離し、各回路毎にそれぞれＶCCパッドあるいはＶSSパ
ッドを有し、且つ、ＶCCピンあるいはＶSSピンの数より
パッド数が多く、任意の１個のＶCCピンあるいはＶSSピ
ンに対して複数個のＶCCパッドあるいはＶSSパッドから
多重にボンディングする場合。
【００１７】（Ｂ２）複数個のＶCCピンあるいはＶSSピ
ンを有するパッケージに納められる集積回路チップにお
いて、チップ内部の互いに独立した回路群で電源系統を
分離し、各回路毎にそれぞれＶCCパッドあるいはＶSSパ
ッドを有し、且つ、ＶCCピンあるいはＶSSピンの数がパ
ッド数と等しく、複数本のＶCCラインあるいはＶSSライ
ンに対してそれぞれボンディングパッドを設けてそれぞ
れにボンディングする場合。
【００１８】（Ｂ３）複数個のＶCCピンあるいはＶSSピ
ンを有するパッケージに納められる集積回路チップにお
いて、チップ内部の電源系統を分離せず、ＶCCラインあ
るいはＶSSラインを低抵抗化するために、複数個のＶCC
ピンあるいはＶSSピンに対して同一のＶCCラインあるい
はＶSSライン上に複数個のボンディングパッドを設けて
それぞれにボンディングする場合。
【００１９】上記した（Ａ）〜（Ｂ３）のうちで
（Ａ）、（Ｂ１）、（Ｂ２）の場合には、チップ領域上
のＶCCパッドおよびＶSSパッドの数の分だけプローブカ
ードの針を接触させる必要があり、電圧ストレス試験の
効率が低下する。
【００２０】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、ウェーハ状態での不良のスクリ
ーニングに際してプローブカードの接触端子をウェハ上
のチップ領域上の電圧ストレス試験用の端子に同時に接
触させて電圧ストレスを印加する場合に、１チップ当り
の電圧ストレス試験用の端子数を減らすことが可能とな
り、同時に電圧ストレスを印加し得るチップ数を増加さ
せ、不良のスクリーニングの効率を向上させると共に生
産能力を向上させ、不良のスクリーニングの時間を短縮
して製造コストを低減し得る半導体装置を提供すること
を目的とする。
【００２１】
【課題を解決するための手段】本発明は、複数個の集積
回路チップ領域を有するウェハ状態の半導体装置あるい
はこのウェハ状態から個々のチップに分離されてパッケ
ージに収納されて仕上げられた半導体装置において、集
積回路チップ領域上に形成され、互いに独立した電源系
統を有する複数個の回路群と、この複数個の回路群にそ
れぞれ対応して接続された複数本の電源電位供給配線
と、この複数本の電源電位供給配線にそれぞれ対応して
接続された複数個の電源電位供給用端子と、前記集積回
路チップ領域上に形成された少なくとも１個の電圧スト
レス試験用の端子と、上記１個の電圧ストレス試験用の
端子からの入力を用いて前記複数個の電源電位供給端子
のうちの１個の端子から集積回路チップ領域上の全ての
電源電位供給配線に電圧ストレスを印加するように制御
する制御回路とを具備することを特徴とする。
【００２２】
【作用】ウェーハ状態での不良のスクリーニングに際し
て、複数個の電源電位供給端子のうちの１個の端子にプ
ローブカードの接触端子を同時に接触させ、電圧ストレ
ス試験用の端子からの入力を用いて集積回路チップ領域
上の全ての電源電位供給配線に所定の電圧ストレスを印
加するように制御することが可能になる。
【００２３】これにより、集積回路チップ領域上の全て
の電源電位供給配線にそれぞれ対応して電圧ストレス試
験用の端子を設ける必要がなくなるので、ウェーハ状態
での不良のスクリーニングに際してプローブカードの端
子が接触する電圧ストレス試験用の端子の１チップ当り
の数を減らすことが可能になる。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００２５】図１は、本発明の第１実施例に係るウェハ
状態の半導体装置の一部（隣り合う２個のチップ領域）
に対してプローブカードの針を同時に接触させて電圧ス
トレスを印加する様子を示す平面図である。
【００２６】各チップ領域１０上には、互いに独立の電
源系統を有する例えば３個の回路１１ａ〜１１ｃ群が形
成されている。この回路群に対応して３本の電源電位供
給配線（ＶCCライン）１２ａ〜１２ｃおよび３本の接地
電位供給配線（ＶSSライン）１３ａ〜１３ｃが互いに独
立に形成されている。そして、上記３本のＶCCライン１
２ａ〜１２ｃに対応して３個のＶCCパッド１４ａ〜１４
ｃが設けられ、前記３本のＶSSライン１３ａ〜１３ｃに
対応して３個のＶSSパッド１５ａ〜１５ｃが設けられて
いる。
【００２７】さらに、各チップ領域上には、１個の電圧
ストレス試験用パッド１８と、このストレス試験用パッ
ド１８からの入力を用いて前記３個のＶCCパッド１４ａ
〜１４ｃのうちの１個のパッドおよび前記３個のＶSSパ
ッド１５ａ〜１５ｃのうちの１個のパッドからチップ領
域１０上の全てのＶCCライン１２ａ〜１２ｃおよびＶSS
ライン１３ａ〜１３ｃに電圧ストレスを印加するように
制御する制御回路が設けられている。
【００２８】上記制御回路の一具体例としては、前記３
本のＶCCライン１２ａ〜１２ｃのうちの隣り合う２本の
ＶCCライン１２ａおよび１２ｃを選択的に接続するため
のＮＭＯＳトランジスタ１７ａと、隣り合う２本のＶCC
ライン１２ｂおよび１２ｃを選択的に接続するためのＮ
ＭＯＳトランジスタ１７ｂと、前記３本のＶSSライン１
３ａ〜１３ｃのうちの隣り合う２本のＶSSライン１３ａ
および１３ｂを選択的に短絡接続するためのＮＭＯＳト
ランジスタ１７ｃと、隣り合う２本のＶSSライン１３ｂ
および１３ｃを選択的に短絡接続するためのＮＭＯＳト
ランジスタ１７ｄとが設けられている。上記トランジス
タ１７ａ〜１７ｄの各ゲートは共通に接続されており、
この共通接続ノード１８ａは前記ストレス試験用パッド
１８に接続されると共に抵抗１９を介して１本のＶSSラ
イン（例えば１３ｃ）に接続されている。
【００２９】次に、上記ウェハ状態の半導体装置の電圧
ストレス試験時およびダイソートテスト時における各パ
ッドに対する電圧印加、さらに、上記ウェハ状態の半導
体装置から個々のチップに分離されてパッケージに収納
されて仕上げられた半導体装置の通常の使用時における
動作について説明する。
【００３０】いま、ウェハ状態でダイソートの前にプロ
ーブカードとプローバとを用いて不良のスクリーニング
を行う際には、ストレス試験用パッド１８にプローブカ
ードから突設された針１６を接触させ、前記各トランジ
スタ１７ａ〜１７ｄがオン状態になるようなゲート電圧
を印加する。上記各トランジスタ１７ａ〜１７ｄがオン
状態になることにより、前記３本のＶCCライン１２ａ〜
１２ｃは互いに短絡接続され、前記３本のＶSSライン１
３ａ〜１３ｃは互いに短絡接続される。
【００３１】従って、ＶCC電位の供給は、３個のＶCCパ
ッド１４ａ〜１４ｃのうちの１個のパッド（例えば１４
ｂ）にプローブカードの針１６を接触させて行えばよ
い。同様に、ＶSS電位の供給は、３個のＶSSパッド１５
ａ〜１５ｃのうちの１個のパッド（例えば１５ｂ）にプ
ローブカードの針１６を接触させて行えばよい。
【００３２】なお、前記ストレス試験用パッド（ゲート
電圧印加用パッド）１８は、前記抵抗１９を介して１本
のＶSSライン１３ｃに接続されているので、ストレス試
験用パッド１８から抵抗１９を介してＶSSラインに電流
が流れる。この電流を微小なものとするためには、抵抗
１９の値を極力高くする必要がある。
【００３３】一方、ダイソートテスト時には、従来と同
様に、３個のＶCCパッド１４ａ〜１４ｃおよび３個のＶ
SSパッド１５ａ〜１５ｃの全てにプローブカードの針１
６…を接触させ、独立の電源系統を有する３個の回路１
１ａ〜１１ｃに対してそれぞれテストを行い、良品のチ
ップ領域を選別する。このダイソートテスト時には、前
記共通接続ノード１８ａは抵抗１９によりＶSS電位にプ
ルダウンされているので、各トランジスタ１７ａ〜１７
ｄはオフ状態になり、３本のＶCCライン１２ａ〜１２ｃ
は互いに分離独立しており、３本のＶSSライン１３ａ〜
１３ｃは互いに分離独立している。
【００３４】また、ウェハ状態から個々のチップに分離
してパッケージに収納する際には、前記３個のＶCCパッ
ド１４ａ〜１４ｃおよび３個のＶSSパッド１５ａ〜１５
ｃをそれぞれ例えばワイヤボンディングにより外部ピン
（図示せず）と接続する。
【００３５】このようにパッケージに収納されて仕上げ
られた半導体装置の通常の使用時には、前記共通接続ノ
ード１８は抵抗１９によりＶSS電位にプルダウンされる
ので、各トランジスタ１７ａ〜１７ｄはオフ状態にな
り、３本のＶCCライン１２ａ〜１２ｃは互いに分離独立
し、３本のＶSSライン１３ａ〜１３ｃは互いに分離独立
するようになる。
【００３６】上記実施例の半導体装置によれば、互いに
独立の電源系統を有する３個の回路１１ａ〜１１ｃに対
応して設けられている３本のＶCCライン１２ａ〜１２ｃ
を選択的に短絡接続するためのトランジスタ（１７ａ、
１７ｂ）および３本のＶSSライン１３ａ〜１３ｃを選択
的に短絡接続するためのトランジスタ（１７ｃ、１７
ｄ）と、上記各トランジスタ１７ａ〜１７ｄのゲートに
共通に接続されたストレス試験用パッド１８とを有す
る。
【００３７】これにより、ウェハ状態での電圧ストレス
試験時にのみ上記各トランジスタ１７ａ〜１７ｄがオン
状態になるような電圧をストレス試験用パッド１８に印
加することが可能であり、電圧ストレス試験時に必要な
プローブカードの端子１６の数を減らすことが可能にな
る。
【００３８】即ち、ウェーハ状態での不良のスクリーニ
ングに際して、１チップ当り必要なプローブカードの端
子数は、前述した図７の構成では６本であるのに対し
て、上記実施例の構成では３本で済む。プローブカード
の端子数が技術的に制限されている場合、上記実施例の
構成を採用すれば、同時に電圧ストレスを印加し得るチ
ップ数を２倍に増加させ、電圧ストレス試験の効率を２
倍に向上させることができる。
【００３９】図２は、本発明の第２実施例に係るウェハ
状態の半導体装置の一部に対してプローブカードの針を
同時に接触させて電圧ストレスを印加する様子を示す平
面図である。
【００４０】この第２実施例の各チップ領域２０は、前
記第１実施例の各チップ領域１０と比べて、１本のＶCC
ライン（例えば１２ｂ）に対応してボンディング用のＶ
CCパッド１４ｂとストレス試験用パッド２１が別個に設
けられており、１本のＶSSライン（例えば１３ｂ）に対
応してボンディング用のＶSSパッド１５ｂとストレス試
験用パッド２２が別個に設けられている点が異なり、そ
の他は同じである。上記第２実施例によれば、第１実施
例と同様の効果が得られるが、さらに、次に述べるよう
な利点がある。
【００４１】即ち、電圧ストレス試験時におけるプロー
ブカードの針の接触によりパッドが損傷すると、後の工
程のダイソートテストやワイヤボンディングに際して不
具合が生じるので、これを避けるために、電圧ストレス
試験用パッドをボンディング用パッドとは別個に設ける
ものとする。
【００４２】この場合、前述した図８の構成では、３本
のＶCCラインおよび３本のＶSSラインに対応してそれぞ
れボンディング用のパッドとは別個にストレス試験用パ
ッドを付加する（ストレス試験用パッドを６個付加す
る）必要があった。
【００４３】これに対して、図２の構成では、１本のＶ
CCライン１２ｂおよび１本のＶSSライン１３ｂにそれぞ
れ対応するストレス試験用パッド２１および２２と、１
個のゲート電圧印加用パッド１８を付加する（ストレス
試験用パッドを３個付加する）だけでよいので、付加パ
ッド数が少なくて済むので、チップ面積の増大を抑える
ことができる。なお、上記各実施例で述べたような効果
は、チップ領域上の互いに独立の電源系統を有する回路
群の数がより多くなればなるほど顕著になる。
【００４４】即ち、前述した図７あるいは図８の構成で
は、回路群の数の増加分だけＶCCパッドおよびＶSSパッ
ドが増加し、ウェーハ状態での不良のスクリーニングに
際して１チップ当り必要なプローブカードの端子数が増
加する。
【００４５】これに対して、上記各実施例の構成では、
回路群の数が増加しても、ＶCCライン間を選択的に短絡
接続するトランジスタおよびＶSSライン間を選択的に短
絡接続するトランジスタを追加すればよく、ストレス試
験用パッドを増やす必要がないので、ウェーハ状態での
不良のスクリーニングに際して１チップ当り必要なプロ
ーブカードの端子数は少なくて済む。
【００４６】図３は、本発明の第３実施例に係るウェハ
状態の半導体装置の一部に対してプローブカードの針を
同時に接触させて電圧ストレスを印加する様子を示す平
面図である。この第３実施例の各チップ領域３０は、前
記第１実施例の各チップ領域１０と比べて、抵抗１９が
省略されている点が異なり、その他は同じである。上記
第３実施例によれば、第１実施例と比べて、基本的には
同様の動作および効果が得られるが、次の点で異なる。
【００４７】即ち、抵抗１９が省略されていると、ダイ
ソートテスト時には、ゲート電圧印加用パッド１８にプ
ローブカードの針１６を接触させてＶSS電位を供給する
ことにより各トランジスタ１７ａ〜１７ｄをオフ状態に
し、パッケージ収納時には、ゲート電圧印加用パッド１
８にワイヤボンディングを行ってＶSSピン（図示せず）
と接続することにより各トランジスタ１７ａ〜１７ｄを
オフ状態にする必要がある。
【００４８】図４は、本発明の第４実施例に係るウェハ
状態の半導体装置の一部に対してプローブカードの針を
同時に接触させて電圧ストレスを印加する様子を示す平
面図である。
【００４９】この第４実施例の各チップ領域４０は、前
記第２実施例の各チップ領域２０と比べて、抵抗１９が
省略され、さらに、共通接続ノード１８ａに対応してゲ
ート電圧印加用パッド１８とは別個にボンディング用パ
ッド４１が付加されている点が異なり、その他は同じで
ある。上記第４実施例によれば、第２実施例と比べて、
基本的には同様の動作および効果が得られるが、次の点
で異なる。
【００５０】即ち、ダイソートテスト時には、ボンディ
ング用パッド４１にプローブカードの針１６を接触させ
てＶSS電位を供給することにより各トランジスタ１７ａ
〜１７ｄをオフ状態にし、パッケージ収納時には、ボン
ディング用パッド４１にワイヤボンディングを行ってＶ
SSピン（図示せず）と接続することにより各トランジス
タ１７ａ〜１７ｄをオフ状態にすることが可能になる。
【００５１】なお、上記図３及び図４の実施例では、ボ
ンディング用パッド４１を設け、そこにプローブカード
の針１６を接触させてＶSS電位を供給することにより各
トランジスタ１７ａ〜１７ｄをオフ状態に設定する場合
について説明したが、これは別の手段によりオフ状態に
設定するようにしてもよい。
【００５２】図５は、本発明の第５実施例に係るウェハ
状態の半導体装置の一部に対してプローブカードの針を
同時に接触させて電圧ストレスを印加する様子を示す平
面図である。
【００５３】この第５実施例の各チップ領域５０は、前
記第１実施例の各チップ領域１０と比べて、前記回路１
１ａ〜１１ｃの少なくとも一部にメモリ回路を有する
点、前記ストレス試験用パッド１８に電圧を印加するこ
とにより、上記メモリ回路のメモリセルアレイの全ての
ワード線（あるいは通常使用時に選択される本数よりも
多数本のワード線）に同時に電圧ストレスを印加するワ
ード線電圧ストレス印加手段を有する点が異なり、その
他は同じである。
【００５４】図５において、５６、５７および６２はワ
ード線電圧ストレス印加手段の一部である電圧ストレス
試験用パッドであり、６３は上記ストレス試験用パッド
５６とＶSSライン１３ｃとの間に接続されているプルダ
ウン用の高抵抗である。
【００５５】図６は、ワード線電圧ストレス印加手段の
一例として、例えば本願出願人の出願に係る半導体メモ
リ装置（特願平１−１６９６３１号）に記載されている
ＤＲＡＭ回路のワード線に一斉に電圧ストレスを印加す
る手段を示している。
【００５６】図６において、ＭＣは１トランジスタ・１
キャパシタ型のダイナミック型のメモリセルであり、こ
こでは代表的に１個のメモリセルを示しているが、複数
個のメモリセルが行列状に配列されてメモリセルアレイ
を形成している。５１はメモリセルＭＣのトランスファ
ゲート用のＮＭＯＳトランジスタ（セルトランジス
タ）、５２はメモリセルＭＣのキャパシタ、ＶPLはキャ
パシタプレート電位である。ＷＬ１〜ＷＬ３…は上記メ
モリセルアレイのワード線であり、それぞれ同一行のセ
ルトランジスタ５１の各ゲートに共通に接続されてい
る。（ＢＬ、／ＢＬ）は上記メモリセルアレイのビット
線のうちの一対を代表的に示しており、それぞれ同一列
のセルトランジスタ５１の各ドレインに共通に接続され
ている。
【００５７】前記ワ−ド線ＷＬ１〜ＷＬ３…の各他端側
には、それぞれＭＯＳトランジスタ５３、５４、５５…
の一端が接続され、このＭＯＳトランジスタ５３、５
４、５５の各他端は通常動作時に使用されることがない
ストレス試験用の第１のパッド５６に共通に接続され、
上記ＭＯＳトランジスタ５３、５４、５５の各ゲートは
ストレス試験用の第２のパッド５７に共通に接続されて
いる。また、５８および５９はビット線プリチャージ用
ＭＯＳトランジスタ、６０はビット線イコライズ用ＭＯ
Ｓトランジスタ、ＶEQはビット線プリチャージ・イコラ
イズ信号、６１はビット線プリチャージ電源線であり、
このビット線プリチャージ電源線６１に第３のパッド６
２が接続されている。
【００５８】上記図６の構成によれば、ウェハ状態での
不良のスクリーニングに際して、メモリ回路領域に設け
られたストレス試験専用パッド５６、５７、６２にテス
ターのプローブカードの針１６を接触させてワード線Ｗ
Ｌ１〜ＷＬ３…に電圧ストレスを印加することにより、
セルトランジスタ５１についてウェハプロセス上の潜在
不良をスクリーニングすることが可能になる。この場
合、ＤＲＡＭ回路に電源電圧を供給しない（ＶCC＝ＶSS
＝０Ｖにする）で全てのトランジスタがオフした状態で
電圧ストレスを印加してもよいが、この状態では各ビッ
ト線がフローティング状態であるので、ワード線とビッ
ト線との電位差によってセルトランジスタ５１のゲート
・ドレイン間に生じる電界ストレスが不十分になるおそ
れがある。そこで、ＤＲＡＭ回路に電源電圧ＶCCを供給
し、データの読み出し／書込みを行っていない待機状態
にし、ビット線プリチャージ信号発生回路（図示せず）
を活性化してプリチャージ・イコライズ信号ＶEQを発生
させ、前記ビット線プリチャージ用トランジスタ５８、
５９をオン状態にし、第３のパッド６２からビット線に
所望のビット線電圧ＶBLを与えられるようにした方が一
層効果的である。このようにすると、従来のビット線周
りの回路を殆んど修正することなく、全てのビット線に
所望のビット線電圧ＶBLを一斉に印加することが可能と
なる。
【００５９】そこで、前記第１のパッド５６にはストレ
ス電圧ＶS を与え、前記第２のパッド５７にはＶS ＋Ｖ
th（ＶthはＭＯＳトランジスタ５３〜５５の閾値電圧）
以上のゲート制御電圧ＶG を与えることにより、ＭＯＳ
トランジスタ５３〜５５をオンさせ、全てのワ−ド線Ｗ
Ｌ１〜ＷＬ３…に所望の電圧ストレスを加える。また、
前記第３のパッド６２に所望のビット線電圧ＶBL（例え
ばＶSS）を与えることにより、ワード線とビット線との
間、つまり、セルトランジスタ５１のゲート絶縁膜に所
望の電圧ストレスを与えることができる。この場合、セ
ルトランジスタ５１は三極管動作状態となり、ゲート電
極下の全面にチャネル領域が形成され、ゲート絶縁膜の
全面に電圧ストレスが直接に印加されるようになる。
【００６０】なお、前記ストレス電圧ＶS およびゲート
制御電圧ＶG は、一般的に電源電圧ＶCCよりも十分に高
いので、図５中の各トランジスタ１７ａ〜１７ｄのゲー
ト電極の印加電圧としても兼用することが可能である。
そこで、ワード線に電圧ストレスを印加するためのスト
レス試験用パッド５７（図６中の第２のパッド）を、図
５に示すように、前記ゲート電圧印加用パッド１８とし
ても兼用し、ゲート制御電圧ＶG をゲート電圧印加用パ
ッド１８に印加することが可能である。
【００６１】上記図５の構成によれば、図１を参照した
前述した第１実施例と同様の動作が可能であるが、さら
に、次に述べるようにワード線電圧ストレス印加手段を
用いることができる。
【００６２】即ち、電圧ストレス試験時には、ＶCCパッ
ド１４ｂにプローブカードの針１６を接触させてＶCC電
位を供給し、ＶSSパッド１４ｂにプローブカードの針１
６を接触させてＶSS電位を供給する。そして、ゲート電
圧印加用パッド５７（１８）にプローブカードの針１６
を接触させてゲート制御電圧ＶG を印加し、図５中の各
トランジスタ１７ａ〜１７ｄおよび図６中のトランジス
タ５３〜５５、…をオン状態にする。また、ストレス試
験用パッド（図６中の第１のパッド）５６にプローブカ
ードの針１６を接触させてストレス電圧ＶS を印加す
る。また、ストレス試験用パッド（図６中の第３のパッ
ド）６２にプローブカードの針１６を接触させて所望の
ビット線電圧ＶBLを印加する。
【００６３】なお、ダイソートテスト時には、共通接続
ノード１８ａは抵抗１９によりＶSS電位にプルダウンさ
れるので、図５中の各トランジスタ１７ａ〜１７ｄおよ
び図６中のトランジスタ５３〜５５、…はオフ状態にな
る。同時に、ストレス試験用パッド５６は抵抗６３によ
りＶSS電位にプルダウンされるので、図６中のトランジ
スタ５３〜５５、…のソースノードはＶSS電位に固定さ
れる。
【００６４】また、パッケージ収納後には、共通接続ノ
ード１８ａは抵抗１９によりＶSS電位にプルダウンされ
るので、図５中の各トランジスタ１７ａ〜１７ｄおよび
図６中のトランジスタ５３〜５５、…をオフ状態にする
ことが可能になる。同時に、ストレス試験用パッド５６
は抵抗６３によりＶSS電位にプルダウンされるので、図
６中のトランジスタ５３〜５５、…のソースノードをＶ
SS電位に固定することが可能になる。
【００６５】なお、図５において、ゲート電圧印加用パ
ッド５７の代わりにストレス試験用パッド５６を共通接
続ノード１８ａに接続し、ストレス電圧ＶS により各ト
ランジスタ１７ａ〜１７ｄをスイッチ制御することも可
能である。
【００６６】上記したように第５実施例の半導体装置に
よれば、前記第１実施例と同様の効果が得られるほか、
メモリ回路のワード線に電圧ストレスを印加するための
電圧ストレス試験用パッド５７を、複数本のＶCCライン
あるいはＶSSラインを選択的に短絡接続するためのトラ
ンジスタをスイッチ制御するためのゲート電圧印加用パ
ッド１８としても兼用することが可能であり、パッド数
が少なくて済む。なお、図２乃至図４に示した第２実施
例乃至第４実施例に対しても、第５実施例と同様に、ワ
ード線電圧ストレス印加手段を追加することが可能であ
る。
【００６７】また、上記各実施例において、ストレス試
験用の端子は、ボンディングパッドに限らず、ウェハ状
態でのバーンインに際して使用されるテスターのプロー
ブカードの接触端子（針に限らず、材質としては例えば
導電性ゴムを用いたものでもよい。）に接触可能なもの
であればよい。
【００６８】また、上記各実施例では、複数個の回路群
に対して複数本のＶCCラインおよびＶSSラインと複数個
のＶCCパッドおよびＶSSパッドとを有する場合を示した
が、本発明は、複数個の回路群に対して少なくとも複数
本のＶCCラインおよび複数個のＶCCパッドを有する場
合、あるいは、複数個の回路群に対して少なくとも複数
本のＶSSラインおよび複数個のＶSSパッドを有する場合
にも、上記各実施例に準じて実施できる。
【００６９】
【発明の効果】上述したように本発明の半導体装置によ
れば、ウェーハ状態での不良のスクリーニングに際して
プローブカードの接触端子をウェハ上のチップ領域上の
電圧ストレス試験用の端子に同時に接触させて電圧スト
レスを印加する場合に、１チップ当りの電圧ストレス試
験用の端子数を低減することが可能となり、同時に電圧
ストレスを印加し得るチップ数を増加させ、不良のスク
リーニングの効率を向上させると共に生産能力を向上さ
せ、不良のスクリーニングの時間を短縮して製造コスト
を低減できる。また、ストレス専用のパッドをボンディ
ング用パッドとは別個に設ける場合、ストレス専用パッ
ドの数を削減することができ、チップ面積の増大を抑え
ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の一部の
チップ領域上のパッドにウェハ状態でのバーンイン時に
プローブカードの針が接触している様子を示す図。
【図２】本発明の第２実施例に係る半導体装置の一部の
チップ領域上のパッドにウェハ状態でのバーンイン時に
プローブカードの針が接触している様子を示す図。
【図３】本発明の第３実施例に係る半導体装置の一部の
チップ領域上のパッドにウェハ状態でのバーンイン時に
プローブカードの針が接触している様子を示す図。
【図４】本発明の第４実施例に係る半導体装置の一部の
チップ領域上のパッドにウェハ状態でのバーンイン時に
プローブカードの針が接触している様子を示す図。
【図５】本発明の第５実施例に係る半導体装置の一部の
チップ領域上のパッドにウェハ状態でのバーンイン時に
プローブカードの針が接触している様子を示す図。
【図６】図５中のチップ領域上に形成されているＤＲＡ
Ｍ回路の一部を示す回路図。
【図７】従来例の半導体装置の一部のチップ領域上のパ
ッドにウェハ状態でのバーンイン時にプローブカードの
針が接触している様子を示す図。
【図８】別の従来例の半導体装置の一部のチップ領域上
のパッドにウェハ状態でのバーンイン時にプローブカー
ドの針が接触している様子を示す図。
【符号の説明】
１０、２０、３０、４０、５０…チップ領域、１１ａ〜
１１ｃ…回路、１２ａ〜１２ｃ…ＶCCライン、１３ａ〜
１３ｃ…ＶSSライン、１４ａ〜１４ｃ…ＶCCパッド、１
５ａ〜１５ｃ…ＶSSパッド、１６…プローブカードの
針、１７ａ〜１７ｄ…トランジスタ、１８、２１、２
２、５６、５７、６２…ストレス試験用パッド、１８ａ
…トランジスタ１７ａ〜１７ｄの各ゲートの共通接続ノ
ード、１９、６３…抵抗、４１…ボンディング用パッ
ド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ Ｄ 8427−4Ｍ Ｅ 8427−4Ｍ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 集積回路チップ領域上に形成され、互い
    に独立した電源系統を有する複数個の回路群と、 この複数個の回路群にそれぞれ対応して接続された複数
    本の電源電位供給配線と、 この複数本の電源電位供給配線にそれぞれ対応して接続
    された複数個の電源電位供給用端子と、 前記集積回路チップ領域上に形成された少なくとも１個
    の電圧ストレス試験用の端子と、 上記１個の電圧ストレス試験用の端子からの入力を用い
    て前記複数個の電源電位供給端子のうちの１個の端子か
    ら集積回路チップ領域上の全ての電源電位供給配線に所
    定の電圧ストレスを印加するように制御する制御回路と
    を具備することを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記制御回路は、前記複数本の電源電位供給配線相互を
    選択的に短絡接続するトランジスタを具備することを特
    徴とする半導体装置。
  3. 【請求項３】 集積回路チップ領域上に形成され、互い
    に独立した電源系統を有する複数個の回路群と、 この複数個の回路群にそれぞれ対応して接続された複数
    本の接地電位供給配線と、 この複数本の接地電位供給配線にそれぞれ対応して接続
    された複数個の接地電位供給用端子と、 前記集積回路チップ領域上に形成された少なくとも１個
    の電圧ストレス試験用の端子と、 上記１個の電圧ストレス試験用の端子からの入力を用い
    て前記複数個の接地電位供給端子のうちの１個の端子か
    ら集積回路チップ領域上の全ての接地電位供給配線に所
    定の電圧ストレスを印加するように制御する制御回路と
    を具備することを特徴とする半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 前記制御回路は、前記複数本の接地電位供給配線相互を
    選択的に短絡接続するトランジスタを具備することを特
    徴とする半導体装置。
  5. 【請求項５】 集積回路チップ領域上に形成され、互い
    に独立した電源系統を有する複数個の回路群と、 この複数個の回路群にそれぞれ対応して接続された複数
    本の電源電位供給配線と、 この複数本の電源電位供給配線にそれぞれ対応して接続
    された複数個の電源電位供給用端子と、 前記複数個の回路群にそれぞれ対応して接続された複数
    本の接地電位供給配線と、 この複数本の接地電位供給配線にそれぞれ対応して接続
    された複数個の接地電位供給用端子と、 前記集積回路チップ領域上に形成された少なくとも１個
    の電圧ストレス試験用の端子と、 上記１個の電圧ストレス試験用の端子からの入力を用い
    て前記複数個の電源電位供給端子および接地電位供給端
    子のうちの各１個の端子から集積回路チップ領域上の全
    ての電源電位供給配線および接地電位供給配線に所定の
    電圧ストレスを印加するように制御する制御回路とを具
    備することを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 前記制御回路は、前記複数本の電源電位供給配線相互を
    選択的に短絡接続するトランジスタおよび前記複数本の
    接地電位供給配線相互を選択的に短絡接続するトランジ
    スタを具備することを特徴とする半導体装置。
  7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
    半導体装置において、 前記集積回路チップ領域上にメモリ回路が形成されてお
    り、 前記電圧ストレス試験用の端子に電圧を印加することに
    より、上記メモリ回路のメモリセルアレイの全てのワー
    ド線あるいは通常使用時に選択される本数よりも多数本
    のワード線に電圧ストレスを印加する手段を有すること
    を特徴とする半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置において、前
    記メモリ回路は、 複数個のダイナミック型のメモリセルが行列状に配列さ
    れたメモリセルアレイと、 このメモリセルアレイにおける同一行のメモリセルに共
    通に接続されたワード線と、 上記メモリセルアレイにおける同一列のメモリセルに共
    通に接続されたビット線とを具備することを特徴とする
    半導体装置。
  9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
    半導体装置において、前記集積回路チップ領域は、半導
    体ウェハに複数個形成されているチップ領域のうちの１
    個であることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１乃至８のいずれか１項に記載
    の半導体装置において、前記集積回路チップ領域は、パ
    ッケージに収納されて集積回路装置として仕上げられて
    いることを特徴とする半導体装置。
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