WO2021095469A1 - ストレージシステム及びウェハ - Google Patents

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WO2021095469A1
WO2021095469A1 PCT/JP2020/039590 JP2020039590W WO2021095469A1 WO 2021095469 A1 WO2021095469 A1 WO 2021095469A1 JP 2020039590 W JP2020039590 W JP 2020039590W WO 2021095469 A1 WO2021095469 A1 WO 2021095469A1
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conductor
wafer
pad
electrode
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康人 吉水
崇 福島
達郎 人見
新 井上
三浦　正幸
菅野　伸一
俊雄 藤澤
圭祐 中塚
朋也 佐貫
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キオクシア株式会社
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    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Definitions

  • the embodiment relates to a storage system and a wafer.
  • a wafer provided with a plurality of NAND flash memories as a semiconductor memory and a prober that brings the pad electrode and the probe electrode on the wafer into contact with each other are known.
  • the probe card or the held first probe card is used.
  • the moving mechanism has a first operation in which the first probe electrode is brought into contact with the first portion of the first pad electrode and not with the second portion of the first pad electrode, and the first probe electrode. Is not in contact with the first portion of the first pad electrode, but is in contact with the second portion of the first pad electrode.
  • FIG. 7 is a cross-sectional view of a probe card and a storage wafer along the XI-XI line of FIG.
  • FIG. 7 is a cross-sectional view of a probe card and a storage wafer along the XII-XII line of FIG.
  • the flowchart for demonstrating the wafer and pad group selection processing in the storage system which concerns on 1st Embodiment The flowchart for demonstrating the wafer transfer process in the storage system which concerns on 1st Embodiment.
  • the schematic diagram for demonstrating the touchdown process in the storage system which concerns on 1st Embodiment The schematic diagram for demonstrating the touchdown process in the storage system which concerns on 1st Embodiment.
  • the schematic diagram for demonstrating the touchdown process in the storage system which concerns on 1st Embodiment The flowchart for demonstrating the reading process in the storage system which concerns on 1st Embodiment.
  • Top view of the NAND chip unit according to the first modification of the first embodiment Top view of the NAND chip unit according to the second modification of the first embodiment.
  • FIG. 3 is a cross-sectional view of a probe card and a storage wafer according to a fourth modification of the first embodiment.
  • FIG. 5 is a cross-sectional view of a probe card and a storage wafer according to a fifth modification of the first embodiment.
  • the cross-sectional view of the probe card and the storage wafer which concerns on 2nd Embodiment.
  • FIG. 3 is a cross-sectional view of a probe card and a storage wafer according to a first modification of the second embodiment.
  • FIG. 3 is a cross-sectional view of a probe card and a storage wafer according to a second modification of the second embodiment.
  • the storage system according to the first embodiment will be described.
  • a storage wafer having a plurality of NAND chip units (memory devices as NAND flash memory) and a probe card on which a plurality of NAND controller chips are mounted are included, and the storage wafer and the probe card are physically brought into contact with each other for electricity.
  • a storage system equipped with a prober configured to connect to each other will be described.
  • the storage system 1 operates based on, for example, an instruction from the host device 2.
  • the storage system 1 includes a prober 3, a wafer transfer machine 4, and a wafer stocker 5.
  • the probe card 20 includes a plurality of probe electrodes 21. Each of the plurality of probe electrodes 21 is electrically connected to a chip-based memory controller (hereinafter, referred to as “NAND controller chip”, not shown) mounted on the probe card 20.
  • NAND controller chip chip-based memory controller
  • the control unit 30 includes, for example, a temperature control system 31, a drive control system 32, and an interface control system 33, and controls the entire operation of the prober 3.
  • the temperature control system 31 controls the temperature environment in which the probe card 20 and the storage wafer 10 or the cleaning wafer 10c are exposed in the prober 3. In the present embodiment, for example, the temperature control system 31 controls the probe card 20 and the storage wafer 10 or the cleaning wafer 10c so that the temperature does not change from a predetermined temperature.
  • the wafer transfer machine 4 has a function of transferring the storage wafer 10 or the cleaning wafer 10c between the prober 3 and the wafer stocker 5.
  • the wafer stocker 5 stores a plurality of storage wafers 10 and cleaning wafers 10c that are not installed in the prober 3.
  • the position of the probe card 20 with respect to the wafer chuck 43 (and the storage wafer 10 on the wafer chuck 43) is fixed, and the probe card 20 is caused by thermal expansion or the like. Displacement is suppressed.
  • FIG. 4 is a top view of the storage wafer 10 held by the wafer chuck 43
  • FIG. 5 is an enlarged view of the region V of FIG.
  • a rectangular edge seal 14 is provided inside the dicing line 13, and the circuit constituting the NAND chip unit 100 is provided inside the edge seal 14.
  • n pad electrodes 11 are provided in a matrix on the upper surface of the storage wafer 10. More specifically, n pad electrodes 11_1, 11_2, 11_3, ..., 11_ (n-2), 11_ (n-1), and 11_n electrically connected by the wiring 15 are in this order -Y. It is provided along the direction (n is an integer of 2 or more).
  • the n pad electrodes 11_1 to 11_n correspond to one pad unit PdU.
  • a plurality of pad units PdU electrically cut off from each other are provided along the X direction.
  • a set of a plurality of independent pad electrodes 11_i (1 ⁇ i ⁇ n) arranged along the X direction corresponds to one pad group PdGi. That is, n pad groups PdG1 to PdGn having the same function are provided on the upper surface of one NAND chip unit 100.
  • the interface control system 33 is connected to the host device 2 by the host bus.
  • the host device 2 is, for example, a personal computer or the like, and the host bus is, for example , a bus according to PCIe (PCI EXPRESS TM (Peripheral component interconnect express)).
  • the interface control system 33 includes, for example, a host interface circuit 331, a CPU (Central processing unit) 332, a ROM (Read only memory) 333, and a RAM (Random access memory) 334.
  • the functions of each unit 331-334 of the interface control system 33 described below can be realized by either a hardware configuration or a combination configuration of hardware resources and firmware.
  • the CPU 332 mainly controls the interface related to data transmission in the prober 3. For example, when the CPU 332 receives a write instruction from the host device 2, the CPU 332 determines the NAND controller chip 200 that controls the write process in response to the write instruction, and transfers the write data DAT to the determined NAND controller chip 200. To do. The same applies to the reading process and the erasing process. Further, the CPU 332 executes various controls on other control systems (temperature control system 31 and drive control system 32) in the prober 3.
  • the RAM 334 is, for example, a DRAM (Dynamic random access memory), and temporarily holds a write data DAT and a read data DAT. Further, the RAM 334 is used as a work area of the CPU 332 and holds various management tables and the like. Examples of the management table include a probe management table 335 that manages information on how many times the probe electrode 21 is attached to and detached from the pad electrode 11 on the storage wafer 10. Details of the probe management table 335 will be described later.
  • Each of the plurality of NAND controller chips 200 on the probe card 20 is electrically connected to a set of a plurality of NAND chip units 100 in the storage wafer 10.
  • k NAND chip units 100_1, 100_2, ..., And 100_k are connected in parallel to one NAND controller chip 200.
  • a plurality of NAND controller chips 200 each connected to k NAND chip units 100_1 to 100_k, control k NAND chip units 100_1 to 100_k in parallel based on an instruction from the interface control system 33.
  • the CPU 210 controls the operation of the entire NAND controller chip 200. For example, when the CPU 210 receives a write instruction from the host device 2 via the interface control system 33, the CPU 210 issues a write instruction to the NAND interface circuit 250 in response to the write instruction. The same applies to the reading process and the erasing process. Further, the CPU 210 executes various processes for controlling the NAND chip unit 100.
  • the ROM 220 holds firmware and the like for controlling the NAND chip unit 100.
  • the RAM 230 is, for example, a DRAM, and temporarily holds write data and read data DAT.
  • the RAM 230 is also used as a work area for the CPU 210 and holds various management tables and the like.
  • the ECC circuit 240 performs error detection and error correction processing on the data stored in the NAND chip unit 100. That is, the ECC circuit 240 generates an error correction code during data writing processing, assigns it to the writing data DAT, decodes it during data reading processing, and detects the presence or absence of error bits. To do. When an error bit is detected, the position of the error bit is specified and the error is corrected.
  • the error correction method includes, for example, hard determination decoding (Hard bit decoding) and soft determination decoding (Soft bit decoding).
  • the hard judgment decoding code used for the hard judgment decoding for example, a BCH (Bose-Chaudhuri-Hocquenghem) code, an RS (Reed-Solomon) code, or the like can be used, and as the soft judgment decoding code used for the soft judgment decoding.
  • a BCH Bose-Chaudhuri-Hocquenghem
  • an RS Raster-Solomon
  • the soft judgment decoding code used for the soft judgment decoding can use, for example, an LDPC (Low Density Parity Check) code or the like.
  • the NAND interface circuit 250 is connected to the NAND chip unit 100 via the NAND bus and controls communication with the NAND chip unit 100. Then, based on the command received from the CPU 210, various signals are output to the NAND chip unit 100. At the time of writing processing, the writing command issued by the CPU 210 and the writing data DAT in the RAM 230 are transferred to the NAND chip unit 100 as input / output signals. Further, during the read process, the read command issued by the CPU 210 is transferred to the NAND chip unit 100 as an input / output signal, and the data DAT read from the NAND chip unit 100 is received as an input / output signal, which is sent to the RAM 230. Forward.
  • FIG. 7 is a block diagram showing a functional configuration of the NAND chip unit according to the first embodiment.
  • FIG. 7 shows details of the connection relationship between one NAND controller chip 200 and one NAND chip unit 100 in FIG.
  • the NAND interface signal are the chip enable signal CEn, the command latch enable signal CLE, the address latch enable signal ALE, the write enable signal Wen, the read enable signal REN, the ready busy signal RBn, and the input / output signal I / O. is there.
  • the signal when "n" is added as a suffix to the signal name, the signal has negative logic. That is, it indicates that the signal is a signal asserted at the “L (Low)” level.
  • the signal CEn is a signal for enabling the NAND chip unit 100, and is asserted at the "L” level.
  • the signals CLE and ALE are signals for notifying the NAND chip unit 100 that the input signals I / O to the NAND chip unit 100 are the command CMD and the address ADD, respectively.
  • the signal WEen is asserted at the “L” level and is a signal for incorporating the input signal I / O into the NAND chip unit 100.
  • the signal REN is also asserted at the “L” level and is a signal for reading the output signal I / O from the NAND chip unit 100.
  • the ready-busy signal RBn is either in the ready state of the NAND chip unit 100 (for example, in a state where instructions from the NAND controller chip 200 can be received) or in a busy state (for example, in a state in which instructions from the NAND controller chip 200 cannot be received). It is a signal indicating whether or not the state), and the “L” level indicates a busy state.
  • the input / output signal I / O is, for example, an 8-bit signal.
  • the input / output signal I / O is an entity of data transmitted / received between the NAND chip unit 100 and the NAND controller chip 200, and is a data DAT such as a command CMD, an address ADD, and write data and read data.
  • the NAND chip unit 100 is supplied with the voltages VCS and VSS from, for example, the NAND controller chip 200 via the connection between the probe electrode 21 and the pad electrode 11.
  • the voltages VCS and VSS are the power supply voltage and the ground voltage in the NAND chip unit 100, respectively.
  • the NAND chip unit 100 includes a memory cell array 110 and peripheral circuits 120.
  • the peripheral circuit 120 includes an I / F circuit 121, a command register 126, an address register 127, a data register 128, a driver 129, a row decoder 130, a sense amplifier module 131, and a sequencer 132.
  • the I / F circuit 121 is a group of circuits that mainly control an interface between the pad electrode 11 and other peripheral circuits 120 inside the NAND chip unit 100, and is an input / output circuit 122, a logic control circuit 123, and timing adjustment.
  • the circuit 124 and the ECC circuit 125 are provided.
  • the logic control circuit 123 receives signals Cen, CLE, ALE, Wen, and REn from the NAND controller chip 200, and inputs and outputs information for identifying the command CMD, address ADD, and data DAT in the signal I / O. It is sent to the circuit 122. Further, the logic control circuit 123 transfers the signal RBn to the NAND controller chip 200 and notifies the NAND controller chip 200 of the state of the NAND chip unit 100.
  • the timing adjustment circuit 124 is, for example, a latch circuit, which is provided between the pad electrode 11, the input / output circuit 122, and the logic control circuit 123, and adjusts the timing of various signals.
  • the command register 126 holds the command CMD received from the NAND controller chip 200.
  • the address register 127 holds the address ADD received from the NAND controller chip 200. This address ADD includes a block address BA and a page address PA.
  • the data register 128 holds the write data DAT received from the NAND controller chip 200 or the read data DAT received from the sense amplifier module 131.
  • the low decoder 130 selects one of the blocks BLK0 to BLK3 based on the block address BA in the address register 127, and further selects a word line in the selected block BLK.
  • FIG. 8 is a perspective view showing an example of the three-dimensional positional relationship of various components in the NAND chip unit 100 described above in the storage wafer 10. In FIG. 8, the arrangement of the components of the NAND chip unit 100 along the Z direction is schematically shown.
  • the storage wafer 10 includes, for example, a wafer LW on which a peripheral circuit 120 is formed, and a wafer UW on which a memory cell array 110 and a plurality of pad electrodes 11 are formed.
  • These two wafers LW and UW include a surface of the wafer LW on which the peripheral circuit 120 is formed (a surface opposite to the surface on which the wafer LW is exposed), and a memory cell array 110 and a plurality of pad electrodes 11 of the wafer UW.
  • the formed surface (the surface opposite to the surface on which the wafer UW is exposed) is bonded to each other.
  • the NAND chip unit 100 has a peripheral circuit region PERI corresponding to the peripheral circuit 120, a cell region MCA corresponding to the memory cell array 110, and a pad region PdU / PdG corresponding to the plurality of pad electrodes 11 along the Z direction. Has a laminated structure. Further, at the end of the NAND chip unit 100, a pad contact region PdC extending along the Z direction is further provided, which electrically connects the pad region PdU / PdG and the peripheral circuit region PERI. With the above configuration, the signal received from the NAND controller chip 200 using any one of the pad groups PdG1 to PdGn can be transferred to the peripheral circuit area PERI via the pad contact area PdC. The peripheral circuit area PERI can transfer a signal to the cell area MCA based on the transferred signal.
  • FIG. 9 is a circuit diagram of any block BLK of the memory cell array 110.
  • Each of the NAND strings NS includes, for example, eight memory cell transistors MT (MT0 to MT7) and selection transistors ST1 and ST2.
  • the memory cell transistor MT includes a control gate and a charge storage film, and holds data non-volatilely.
  • the memory cell transistor MT is connected in series between the source of the selection transistor ST1 and the drain of the selection transistor ST2.
  • the gates of the selection transistors ST1 included in each of the plurality of NAND strings NS of the string units SU0 to SU3 are connected to the select gate lines SGD0 to SGD3, respectively.
  • the gate of the selection transistor ST2 included in each of the plurality of NAND strings NS of the string units SU0 to SU3 is commonly connected to, for example, the select gate line SGS.
  • the gate of the selection transistor ST2 included in each of the plurality of NAND strings NS of the string units SU0 to SU3 may be connected to the select gate lines SGS0 to SGS3 different for each string unit.
  • the control gates of the memory cell transistors MT0 to MT7 included in the plurality of NAND strings NS in the same block BLK are commonly connected to the word lines WL0 to WL7, respectively.
  • the drain of the selection transistor ST1 of the NAND string NS included in the plurality of blocks BLK in the memory cell array 110 is commonly connected to the bit line BL (BL0 to BLm, where m is a natural number of 2 or more). .. That is, the bit line BL commonly connects the NAND strings NS in the same row among the plurality of blocks BLK. Further, the sources of the plurality of selection transistors ST2 are commonly connected to the source line SL.
  • the string unit SU is an aggregate of NAND strings NS connected to different bit lines BL and connected to the same select gate line SGD.
  • an aggregate of memory cell transistors MT commonly connected to the same word line WL is also referred to as a cell unit CU (or memory cell group).
  • the block BLK is an aggregate of a plurality of string units SU having a common word line WL.
  • the memory cell array 110 is an aggregate of a plurality of blocks BLK having a common bit line BL.
  • FIG. 10 is a cross-sectional view of the block BLK, and eight NAND strings NS arranged along the Y direction are shown. Of the eight NAND string NS, four sets containing two NAND string NS, each aligned along the Y direction, correspond to the string units SU0, SU1, SU2, and SU3, respectively. As described above, since the memory cell array 110 is formed on the wafer UW and then bonded to the wafer LW, the upper part of the paper surface ( ⁇ Z direction) is referred to as “upper” only in the explanation in FIG.
  • a plurality of NAND strings NS are formed above the conductor 51 that functions as the source line SL. That is, above the conductor 51, the conductor 52 that functions as the select gate wire SGS, the eight-layer conductors 53 to 60 that function as the word lines WL0 to WL7, and the conductor 61 that functions as the select gate wire SGD are located. , Sequentially stacked. An insulator (not shown) is formed between the laminated conductors. The conductors 52 to 61 are separated between the blocks BLK by an insulator SLT (not shown). Further, the conductor 61 is divided between the string units SU by an insulator SHE (not shown). As described above, the conductor 61 is shorter in the Y direction than the conductors 52 to 60.
  • a pillar-shaped conductor 64 that passes through these conductors 61 to 52 and reaches the conductor 51 is formed.
  • a tunnel insulating film 65, a charge storage film 66, and a block insulating film 67 are sequentially formed on the side surface of the conductor 64, whereby the memory cell transistor MT and the selection transistors ST1 and ST2 are formed.
  • the conductor 64 contains, for example, polysilicon, functions as a current path of the NAND string NS, and serves as a region in which a channel of each transistor is formed.
  • the tunnel insulating film 65 and the block insulating film 67 include, for example, silicon oxide (SiO 2 ), and the charge storage film 66 contains, for example, silicon nitride (SiN).
  • a conductor 63 that functions as a bit wire BL is provided above the conductor 64.
  • the conductor 64 and the conductor 63 are electrically connected via, for example, a conductor 62 that functions as a contact plug.
  • a conductor 62 that functions as a contact plug.
  • FIG. 10 among the eight NAND string NS arranged along the Y direction, four NAND string NS corresponding to each of the string units SU0 to SU3 and one conductor 63 are electrically connected. An example of being connected is shown.
  • a plurality of the above configurations are arranged in the X direction, and a block BLK is formed by a set of a plurality of NAND strings NS arranged in the X direction. Then, the memory cell array 110 is formed by arranging a plurality of the block BLKs in the Y direction.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI in FIG. 5 and shows an example of the configuration corresponding to the pad group according to the first embodiment.
  • FIG. 11 in addition to the XZ cross section obtained by cutting the storage wafer 10 along the pad group PdGn, the XZ cross section of the probe card 20 when a plurality of probe electrodes 21 are brought into contact with the pad group PdGn is also shown.
  • FIG. 11 shows a cross section of the storage wafer 10 and the probe card 20 in a state after the alignment in the XY plane is completed and before the probe electrode 21 comes into contact with the pad electrode 11.
  • a peripheral circuit PERI (in FIG. 11, a transistor is shown as an example) is provided on the semiconductor substrate 70.
  • a conductor 71 is provided above the peripheral circuit PERI.
  • the conductor 71 is electrically connected to the peripheral circuit PERI via a conductor (not shown).
  • a conductor 72 that functions as a contact is provided on the upper surface of the conductor 71.
  • a conductor 73 is provided on the upper surface of the conductor 72.
  • the upper surface of the conductor 73 reaches the bonding surface with the wafer UW (that is, the upper surface of the wafer LW) and is used as a pad electrode at the time of bonding with the wafer UW.
  • One set of conductors 71 to 73 is provided, for example, corresponding to each of the plurality of pad electrodes 11 in the pad group PdG. Then, each of these plurality of sets of conductors 71 to 73 is electrically insulated from each other by the insulator INS_L.
  • a conductor 78 that functions as a part of the pad electrode 11 is provided on the upper surface of the conductor 77.
  • the conductor 78 contains, for example, aluminum (Al).
  • a conductor 79 that functions as a part of the pad electrode 11 and has a contact surface with the probe electrode 21 on the upper surface of the storage wafer 10 is provided.
  • the conductor 79 is, for example, a dissimilar metal to the conductor 78 grown on the conductor 78 by the electroless plating growth method, and is nickel (Ni), gold (Au), cobalt (Co), palladium (Pd), and copper. Contains at least one metal selected from (Cu) and silver (Ag).
  • the probe card 20 includes a printed circuit board PCB, an interposer IP, and a probe unit PBU, all of which have an insulating base.
  • the probe unit PBU includes, for example, a plurality of layers L1, L2, and L3 stacked in this order from the interposer IP side along the Z direction.
  • the probe electrode 21 includes, for example, a flat conductor 98 and a probe pin 99.
  • conductors 90, 92, 93, 95, and 97 penetrating in the Z direction are provided inside each of the printed circuit board PCB, the interposer IP, and the layers L1 to L3, respectively.
  • the conductor 90 electrically connects the NAND controller chip 200 and the conductor 91.
  • the conductors 92 and 93 electrically connect between the conductor 91 and the conductor 94.
  • the conductor 95 electrically connects the conductor 94 and the conductor 96.
  • the conductor 97 electrically connects the conductor 96 and the conductor 98.
  • the alignment mark 12 is formed, for example, on the upper surface of the insulator INS_U so as to have the same configuration as the pad electrode 11. More specifically, the conductor 80 is provided on the upper surface of the insulator INS_U.
  • the conductor 80 contains, for example, aluminum (Al).
  • a conductor 81 having a surface exposed on the upper surface of the storage wafer 10 is provided.
  • the conductor 81 is a dissimilar metal to the conductor 80 grown on the conductor 80 by the electroless plating growth method, and is, for example, nickel (Ni), gold (Au), cobalt (Co), palladium (Pd), and copper. Contains at least one metal selected from (Cu) and silver (Ag).
  • the process of determining which pad electrode 11 in the pad unit PdU to contact the probe electrode 21 is executed by the interface control system 33 based on, for example, the probe management table 335.
  • FIG. 13 is a conceptual diagram showing a probe management table according to the first embodiment.
  • the probe management table 335 may be held non-volatilely in the host device 2, for example.
  • the probe management table 335 may be transferred from the host device 2 and stored in the RAM 334 in the interface control system 33 at the same time as the storage system 1 is started. Further, the probe management table 335 may be stored in the storage wafer 10 in response to an event such as an update.
  • the probe management table 335 is information in which the number of probes and the defect flag are associated with the type.
  • FIG. 14 is a flowchart showing basic processing executed during data communication in the storage system according to the first embodiment.
  • the wafer and pad group selection process includes a process of selecting a storage wafer 10 to be installed in the prober 3 and a pad group PdG to be brought into contact with the probe electrode 21 in the storage wafer 10.
  • step ST20 the wafer transfer machine 4 executes a wafer transfer process for transferring the storage wafer 10 selected in step ST10 from the wafer stocker 5 to the prober 3.
  • step ST30 the prober 3 executes an alignment process for aligning the pad electrode 11 on the storage wafer 10 selected in step ST10 with respect to the probe electrode 21 on the probe card 20.
  • the prober 3 eliminates the deviation on the XY plane between the storage wafer 10 and the probe card 20 by using the alignment mark 12 or the like provided on the storage wafer 10.
  • step ST50 the NAND controller chip 200 and the NAND chip unit 100 execute data communication processing based on the request from the host device 2.
  • Steps ST11 to ST19 in FIG. 15 are examples showing the details of step ST10 in FIG.
  • step ST11 the prober 3 selects the storage wafer 10 to be accessed based on the request from the host device 2.
  • the storage wafer 10 selected in step ST11 is also referred to as “selected storage wafer 10”.
  • step ST12 the prober 3 initializes the variable i to “1” (1 ⁇ i ⁇ n).
  • step ST15 the prober 3 selects the pad group PdGi as the pad group PdG to be brought into contact with the probe electrode 21.
  • the prober 3 refers to the probe management table 335 and increments the number of probes corresponding to the pad group PdGi selected in step ST15.
  • step ST18 the prober 3 refers to the probe management table 335 and determines whether or not the number of probes corresponding to the pad group PdGi selected in step ST15 is the threshold Th1 or more. When the number of probes is equal to or greater than the threshold Th1 (step ST18; yes), the process proceeds to step ST19. When the number of probes is less than the threshold Th1 (step ST18; no), the process omits step ST19.
  • step ST19 the prober 3 refers to the probe management table 335, updates the defect flag corresponding to the pad group PdGi selected in step ST15 to “True”, and then replaces the pad group PdGi with the pad group PdG (i + 1). ) Is selected again.
  • the wafer and pad group selection process is completed.
  • the pad group PdG selected after the wafer and pad group selection process is also referred to as "selection pad group PdG".
  • Steps ST21 to ST26 in FIG. 16 are examples showing the details of step ST20 in FIG.
  • the prober 3 refers to the probe management table 335 and determines whether or not the number of probes corresponding to the probe card 20 is the threshold Th2 or more.
  • the threshold Th2 can be set to a value larger than the threshold Th1.
  • the prober 3 determines that the probe electrode 21 needs to be cleaned, and the process proceeds to step ST22.
  • the prober 3 determines that the cleaning process is unnecessary, and the process proceeds to step ST25.
  • step ST22 the wafer transfer machine 4 transfers the cleaning wafer 10c from the wafer stocker 5 to the prober 3.
  • step ST23 the prober 3 brings the probe electrode 21 into contact with the cleaning wafer 10c and executes the cleaning process.
  • the drive control system 32 displaces the cleaning wafer 10c with respect to the probe electrode 21 in the XY plane by driving the stage 32-1 and the stage 32-2, for example.
  • the tip of the probe electrode 21 can be polished, dirt such as metal of the pad electrode 11 adhering to the tip of the probe electrode 21 can be removed, and the electrical characteristics of the probe electrode 21 can be improved. it can.
  • step ST24 the prober 3 resets the number of probes corresponding to the probe card 20 in the probe management table 335 to “0”.
  • step ST25 the prober 3 determines whether or not the selected storage wafer 10 has already contacted the probe card 20. If the selected storage wafer 10 is not in contact with the probe card 20 (step ST25; no), the process proceeds to step ST26, and if the selected storage wafer 10 is in contact with the probe card 20 (step ST25; yes), the process proceeds. Omits step ST26.
  • step ST26 the wafer transfer machine 4 transfers the selected storage wafer 10 from the wafer stocker 5 to the prober 3.
  • FIG. 17 shows an example of the flow of the writing process after the alignment process and the touchdown process are executed after the wafer transfer process and the prober 3 and the storage wafer 10 are electrically connected.
  • step ST42 Upon receiving the write command set in step ST42, the ECC circuit 125 in the NAND chip unit 100 executes error detection and correction processing for the write data DAT. If the written data DAT does not contain an error, or if the error can be corrected by the ECC circuit 125 (step ST42; yes), the process proceeds to step ST46. In step ST46, the NAND chip unit 100 executes a write process to store data in the memory cell array 110, and the process of the NAND chip unit 100 ends.
  • step ST44 the NAND controller chip 200 determines whether or not the pad defect notification has been received. If the pad defect notification is received (step ST44; yes), the process proceeds to step ST45. If the pad failure notification has not been received (step ST44; no), the processing of the prober 3 ends.
  • the NAND chip unit 100 sends a pad defect notification to the NAND controller chip 200, and the prober 3 reaches the threshold Th1 in the number of probes of the pad group PdG1 in response to the NAND controller chip 200 receiving the pad defect notification. Regardless of whether or not the pad group PdG1 is used, it is determined that the pad group PdG1 is an unusable pad group PdG.
  • the prober 3 newly selects a pad group PdG2 that is unused or whose number of probes has not reached the threshold Th1 in place of the pad group PdG1 that is determined to be unusable.
  • the NAND chip unit 100 Upon receiving the read command set in step ST52, the NAND chip unit 100 reads the data DAT corresponding to the designated address ADD from the memory cell array 110 and stores it in the data register 128.
  • the timing adjustment circuit 124 may adjust the timing deviations that occur in the various signals input to the NAND chip unit 100, and the various signals may be synchronized.
  • step ST53 if the read data DAT cannot be corrected by the ECC circuit 125 (step ST53; no), the process proceeds to step ST54.
  • step ST54 for example, the NAND chip unit 100 changes the read processing conditions and executes the read process again (retry process), so that the ECC circuit 125 can correct the number of error bits included in the read data DAT. Try to reduce to.
  • the read data DAT after the error detection and correction processing is sent to the NAND controller chip 200.
  • step ST55 if the read data DAT cannot be corrected by the ECC circuit 125 (step ST55; no), the process proceeds to step ST56.
  • the prober 3 refers to the probe management table 335, updates the defect flag corresponding to the selected pad group PdGi to “True”, and selects the pad group PdG (i + 1) as the new selected pad group PdG. After that, the process returns to the alignment process (ST30).
  • the interface control system 33 provides information on how many times the touchdown process is executed on which pad group PdG of which storage wafer 10 and information on whether or not the pad group PdG can be used. It is stored as the probe management table 335. As a result, the interface control system 33 can perform touchdown processing using the selected pad group PdGi based on whether or not the number of probes for the selected pad group PdGi of a certain selected storage wafer 10 exceeds the threshold Th1. It is possible to determine whether the touchdown process should be executed using the new selection pad group PdG (i + 1). Therefore, it is possible to select the pad group PdG (i + 1) having good electrical characteristics (the touchdown process is not executed) before the pad group PdG becomes unusable due to the multiple touchdown processes. Deterioration of the response performance of the storage system 1 can be suppressed.
  • FIG. 21 is a top view of the storage wafer according to the first modification of the first embodiment, and corresponds to FIG. 5 in the first embodiment.
  • the conductive portion of the pad electrode 11 that is provided as a portion in contact with the probe electrode 21.
  • the present invention is not limited to this, and the upper surface of the body 79 may be located above the upper surface of the insulator PI.
  • FIG. 24 is a cross-sectional view showing an example of a configuration corresponding to the pad unit and the alignment mark according to the fourth modification of the first embodiment, and corresponds to FIG. 12 in the first embodiment.
  • a conductor 79A that functions as a part of the pad electrode 11 and has a contact surface with the probe electrode 21 on the upper surface of the storage wafer 10 is provided on the upper surface of the conductor 78.
  • the conductor 79A is, for example, a dissimilar metal to the conductor 78 grown on the conductor 78 by the electroless plating growth method, and is nickel (Ni), gold (Au), cobalt (Co), palladium (Pd), and copper. Contains at least one metal selected from (Cu) and silver (Ag).
  • the area of the upper surface of the pad electrode 11 that can come into contact with the probe electrode 21 can be increased. This makes it possible to alleviate the requirement for alignment accuracy between the probe electrode 21 and the pad electrode 11 during the touchdown process. Further, by making the pad electrode 11 and the alignment mark 12 have the same configuration, the pad electrode 11 and the alignment mark 12 can be provided in the same manufacturing process. Therefore, it is possible to suppress an increase in the manufacturing load of the storage wafer 10. However, it is not always necessary for the pad electrode 11 and the alignment mark 12 to have the same configuration, and the size, shape, and in some cases, the material of the pad electrode 11 and the alignment mark 12 can be changed.
  • the probe electrode 21 interferes with the insulator PI when it comes into contact with the pad electrode 11. Restrictions are relaxed. This makes it possible to increase the contact area of the probe electrode 21 with respect to the pad electrode 11. Therefore, the contact portion of the probe electrode 21 with respect to the pad electrode 11 can be changed from the cantilever type probe pin 99 to the flat conductor 98. Therefore, the configuration of the probe electrode 21 can be simplified, and an increase in the design load of the probe card 20 can be suppressed.
  • the conductors 78 and 79 used as the bonding pads are made redundant when the storage wafer 10 is diced and the plurality of NAND chip units 100 are separated and used has been described.
  • a rewiring layer is provided above one conductor 78 provided directly above the pad contact PdC, and the rewiring layer functions as a plurality of redundant pad electrodes 11. It is different from the first embodiment. In the following description, the description of the configuration and operation equivalent to those of the first embodiment will be omitted, and the configuration and operation different from those of the first embodiment will be mainly described.
  • FIG. 26 is an example of the configuration corresponding to the pad unit and the alignment mark according to the second embodiment, and corresponds to FIG. 12 in the first embodiment.
  • the conductor 83 is provided as a rewiring layer via the conductor 82 that functions as a barrier metal of the conductor 83.
  • the conductor 83 contains, for example, copper (Cu).
  • the conductors 82 and 83 include a contact portion extending in the Z direction in contact with the conductor 78, and a wiring portion extending in the Y direction above the contact portion and functioning as a pad unit PdU and wiring 15.
  • the conductors 78 provided in each of the plurality of NAND chip units 100 may be electrically connected by the rewiring layer.
  • a plurality of transmission lines in which the same information is transmitted to the plurality of NAND chip units 100 can be integrated into one. Therefore, the number of pad electrodes 11 on the storage wafer 10 can be reduced, and the number of probe electrodes 21 on the probe card 20 can be reduced.
  • the rewiring layer is provided by the damascene method, but the present invention is not limited to this.
  • the rewiring layer may be provided by etching the conductor provided on the conductor 78 as the bonding pad.
  • FIG. 27 is an example of the configuration corresponding to the pad unit and the alignment mark according to the first modification of the second embodiment, and corresponds to FIG. 26 in the second embodiment.
  • Conductors 82A and 83A are processed into an appropriate shape for rewiring, for example, by etching. More specifically, the insulator PI is provided on the insulator INS_U and the conductor 78 up to a height at which the contact portions of the conductors 82A and 83A are to be provided. After that, the region of the insulator PI where the contact portion is to be provided is etched to expose the conductor 78. Subsequently, the conductor 82A is provided on the entire surface of the conductor 78 and the insulator PI, and the conductor 83A is provided on the upper surface of the conductor 82A. The conductor 83A is provided up to a height at which the wiring portion is planned to be provided.
  • the conductors 82A and 83A are etched into an appropriate shape as the rewiring layer, and the etched region is embedded by the insulator PI. Therefore, the side surface of the conductor 83A is in contact with the conductor 82A at the contact portion, but is in contact with the insulator PI at the wiring portion.
  • the alignment mark 12 is formed, for example, on the upper surface of the insulator INS_U so as to have the same configuration as the pad electrode 11. More specifically, the conductor 80 is provided on the upper surface of the insulator INS_U. A conductor 84A that functions as a barrier metal is provided on the upper surface of the conductor 80, and a conductor 85A is provided on the upper surface of the conductor 84A.
  • the conductor 85A contains, for example, copper (Cu).
  • the conductors 84A and 85A include a contact portion in contact with the conductor 80 and a portion above the contact portion that is visible in distinction from the surrounding insulators PI and PIa.
  • Conductors 84A and 85A are provided, for example, in the same process as conductors 82A and 83A.
  • the conductors 84A and 85A are electrically cut from other conductors provided on the storage wafer 10 by the insulator PI.
  • the wiring 15 and the pad unit PdU can be provided above the conductor 78 as in the second embodiment. Therefore, the same effect as that of the second embodiment can be obtained.
  • FIG. 28 is an example of the configuration corresponding to the pad unit and the alignment mark according to the second modification of the second embodiment, and corresponds to FIG. 27 in the first modification of the second embodiment.
  • the conductor 86 is provided on the upper surface of the conductor 78.
  • the conductor 86 is a dissimilar metal to the conductor 78 grown on the conductor 78 by the electroless plating growth method, and is, for example, nickel (Ni), gold (Au), cobalt (Co), palladium (Pd), and the like. It contains at least one metal selected from copper (Cu) and silver (Ag).
  • a conductor 82B that functions as a barrier metal is provided on the upper surface of the conductor 86, and a conductor 83B is provided on the upper surface of the conductor 82B.
  • the conductor 83B contains, for example, copper (Cu). Since the conductors 82B and 83B have the same configuration and manufacturing method as the wiring portions of the conductors 82A and 83A in the first modification of the second embodiment, the description thereof will be omitted.
  • the alignment mark 12 is formed, for example, on the upper surface of the insulator INS_U so as to have the same configuration as the pad electrode 11. More specifically, the conductor 80 is provided on the upper surface of the insulator INS_U, and the conductor 87 is provided on the upper surface of the conductor 80.
  • the conductor 87 contains, for example, at least one metal selected from nickel (Ni), gold (Au), cobalt (Co), palladium (Pd), copper (Cu), and silver (Ag), and is a conductor. Contains materials equivalent to 86.
  • a conductor 84B that functions as a barrier metal is provided on the upper surface of the conductor 86, and a conductor 85B is provided on the upper surface of the conductor 84B.
  • the conductor 85B contains, for example, copper (Cu). Since the conductors 84B and 85B have the same configuration and manufacturing method as the wiring portions of the conductors 84A and 85A in the first modification of the second embodiment, the description thereof will be omitted.
  • the wiring 15 and the pad unit PdU can be provided above the conductor 78 as in the first modification of the second embodiment and the second embodiment. Therefore, the same effect as that of the second embodiment and the first modification of the second embodiment can be obtained.
  • FIG. 29 is an example of the configuration corresponding to the pad unit and the alignment mark according to the third modification of the second embodiment, and corresponds to FIG. 26 in the second embodiment.
  • the conductor 83 extends along the Y direction and has a surface whose upper surface reaches the upper surface of the storage wafer 10, and the surface is not divided along the Y direction by the insulator PIa.
  • the pad unit PdU is not a plurality of pad electrodes 11_1 to 11_n divided into n pieces, but one pad electrode 11s extending in the Y direction.
  • the area of the pad unit PdU can be increased, and the degree of freedom of the position of contact with the probe electrode 21 during the touchdown process can be increased.
  • a specific example of a plurality of pad electrodes 11 rearranged on the storage wafer 10 is shown by the configuration including the rewiring layer described in the second embodiment.
  • a pad electrode 11 containing aluminum (Al) formed on the NAND chip unit 100 and a pad electrode 11R formed above the pad electrode 11 via a rewiring layer will be provided as necessary. To distinguish.
  • FIG. 30 is a schematic view showing an example of the configuration of the rearranged pad electrodes according to the third embodiment.
  • FIG. 30 a part of the connection relationship between one NAND controller chip 200 and the storage wafer 10 is schematically shown.
  • FIG. 31 is a top view showing an example of the positional relationship between the rearranged pad electrode according to the third embodiment and the pad electrode before rearrangement.
  • FIG. 31 corresponds to FIG. 30 and shows the change in the position of the pad electrode before and after the rearrangement when the storage wafer 10 is viewed from above.
  • the interlayer insulating film is appropriately omitted.
  • the dicing line 13 and the edge seal 14 are shown as one solid rectangle surrounding the plurality of pad electrodes 11 in the corresponding NAND chip unit 100.
  • a set (chipset CS) of a plurality of NAND chip units 100 included in the storage wafer 10 corresponds to one NAND controller chip 200 via a probe card 20 and a probe electrode 21. Connected to.
  • Each of the plurality of NAND chip units 100 includes, for example, a plurality of pad electrodes 11p and a plurality of pad electrodes 11q.
  • the chipset CS includes eight NAND chip units 100. Further, in the examples of FIGS. 30 and 31, each of the eight NAND chip units 100 in the chipset CS includes two pad electrodes 11p.
  • the two adjacent pad electrodes 11 are arranged, for example, separated by a pitch p1 in a plan view.
  • the pitch p1 is, for example, 30 micrometers.
  • the pad electrode 11p will be mainly described.
  • the conductor 88_1 is used as the lower rewiring layer RDL of the two rewiring layers RDL.
  • the film thickness of the conductor 88_1 is almost constant. Further, the conductor 88_1 is not flattened by CMP (Chemical mechanical polishing). Therefore, although not explicitly shown in FIG. 32, the contact portion of the conductor 88_1 with the conductor 78 may have a recessed shape with respect to the portion extending along the Y direction.
  • the conductor 88_1 includes a conductor 88_1a, a conductor 88_1b, and a conductor 88_1c.
  • the conductor 88_2a is used as a seed layer for the conductor 88_2b.
  • the conductor 88_2a contains, for example, titanium copper (TiCu).
  • the conductor 88_2a is a third portion connecting between a first portion in contact with the conductor 88_1c, a second portion extending along the X direction above the first portion, and the first portion and the second portion. And, including.
  • the organic film PI2 is provided so as to be in contact with the organic film PI2.
  • the organic film PI2 is used as a passivation layer.
  • the organic film PI2 contains, for example, polyimide.
  • the conductor 89a is used as a seed layer for the conductor 89b.
  • the conductor 89a contains, for example, titanium copper (TiCu).
  • the conductor 89a includes a first portion in contact with the conductor 88_2c and a second portion connected to the first portion and extending on an XY plane above the first portion.
  • the pitches p2 and p3 between the adjacent pad electrodes 11R can be arranged so as to be longer than the pitch p1 between the adjacent pad electrodes 11. As a result, it is possible to reduce the alignment load in the alignment process of the probe electrode 21 that comes into contact with the rearranged pad electrode 11Rp.
  • pad electrodes 11Rp are assigned to the 16 pad electrodes 11p in the chipset CS in the region PdR. That is, one pad electrode 11Rp is commonly connected to four pad electrodes 11p in different NAND chip units 100 via at least one rewiring layer RDL.
  • one pad electrode 11p may be connected to another pad electrode 11p without passing through the rewiring layer RDL (for example, via a wiring layer DL formed in the same layer as the pad electrode 11p). Then, the certain pad electrode 11p may be connected to the pad electrode 11Rp via the rewiring layer RDL connected to the other pad electrode 11p.
  • the pad electrode 11Rp in contact with the probe electrode 21 can be made redundant. As a result, even if the first pad electrode 11Rp becomes unusable due to the touchdown process, the NAND chip unit 100 and the NAND controller chip 200 can be connected by using the second pad electrode 11Rp. can do.
  • the case where two pad electrodes 11Rp are provided for one pad electrode 11p has been described in FIG. 34, the case is not limited to this, and three or more pad electrodes 11Rp may be provided. Further, a plurality of pad electrodes 11R may be provided for the pad electrode 11q as well. The number of pad electrodes 11R provided for the pad electrode 11q may be different from the number of pad electrodes 11Rp provided for the pad electrode 11p.

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Abstract

プローブ電極及びパッド電極間の通信信頼性の劣化を抑制する。 一実施形態のストレージシステムは、互いに電気的に接続された第１部分及び第２部分を含むパッド電極と、パッド電極に電気的に接続されたメモリセルアレイと、を含むメモリチップユニットを含むウェハと、ウェハを保持可能であり、メモリセルアレイに読み書きを行うプローバと、を備える。プローバは、パッド電極に接触可能なプローブ電極と、プローブ電極を介してメモリセルアレイに読み書き可能なメモリコントローラと、を含むプローブカードと、保持したウェハのパッド電極とプローブ電極とを接触させるために、プローブカード又は保持したウェハを移動させる移動機構と、を含む。移動機構は、プローブ電極をパッド電極の第１部分と接触させ第２部分と接触させない第１動作と、プローブ電極をパッド電極の第１部分と接触させず第２部分と接触させる第２動作と、を実行可能である。

Description

ストレージシステム及びウェハ
　実施形態は、ストレージシステム及びウェハに関する。
　半導体メモリとしてのＮＡＮＤフラッシュメモリが複数個設けられたウェハと、当該ウェハ上のパッド電極とプローブ電極とを接触させるプローバと、が知られている。
米国特許出願公開第２０１４／０１８１３７６号明細書
　プローブ電極及びパッド電極間の通信信頼性の劣化を抑制する。
　実施形態のストレージシステムは、互いに電気的に接続された第１部分及び第２部分を含む第１パッド電極と、上記第１パッド電極に電気的に接続された第１メモリセルアレイと、を含む第１メモリチップユニットを含む第１ウェハと、上記第１ウェハを保持可能であり、保持した上記第１ウェハの上記第１メモリセルアレイに読み書きを行うプローバと、を備える。上記プローバは、保持した上記第１ウェハの上記第１パッド電極に接触可能な第１プローブ電極と、上記第１プローブ電極に電気的に接続され、上記第１プローブ電極を介して上記第１メモリセルアレイに読み書き可能な第１メモリコントローラと、を含むプローブカードと、保持した上記第１ウェハの上記第１パッド電極と上記第１プローブ電極とを接触させるために、上記プローブカード又は保持した上記第１ウェハを移動させる移動機構と、を含む。上記移動機構は、上記第１プローブ電極を、上記第１パッド電極の上記第１部分と接触させ、上記第１パッド電極の上記第２部分とは接触させない第１動作と、上記第１プローブ電極を、上記第１パッド電極の上記第１部分とは接触させず、上記第１パッド電極の上記第２部分と接触させる第２動作と、を実行可能である。
第１実施形態に係るストレージシステムの構成を説明するためのブロック図。 第１実施形態に係るプローバの構造を説明するための側面図。 第１実施形態に係るプローブカードの構成を説明するための上面図。 第１実施形態に係るストレージウェハの構成を説明するための上面図。 図４の領域Ｖを示すＮＡＮＤチップユニットの上面図。 第１実施形態に係るプローバとストレージウェハとの間の接続を説明するためのブロック図。 第１実施形態に係るＮＡＮＤチップユニットの構成を説明するためのブロック図。 第１実施形態に係るＮＡＮＤチップユニットの構成を説明するための模式図。 第１実施形態に係るメモリセルアレイの構成を説明するための回路図。 第１実施形態に係るメモリセルアレイの構成を説明するための断面図。 図７のＸＩ－ＸＩ線に沿ったプローブカード及びストレージウェハの断面図。 図７のＸＩＩ－ＸＩＩ線に沿ったプローブカード及びストレージウェハの断面図。 第１実施形態に係るストレージシステムにおけるプローブ管理テーブルの概念図。 第１実施形態に係るストレージシステムにおける基本処理を説明するためのフローチャート。 第１実施形態に係るストレージシステムにおけるウェハ及びパッド群選択処理を説明するためのフローチャート。 第１実施形態に係るストレージシステムにおけるウェハ搬送処理を説明するためのフローチャート。 第１実施形態に係るストレージシステムにおける書込み処理を説明するためのフローチャート。 第１実施形態に係るストレージシステムにおけるタッチダウン処理を説明するための模式図。 第１実施形態に係るストレージシステムにおけるタッチダウン処理を説明するための模式図。 第１実施形態に係るストレージシステムにおける読出し処理を説明するためのフローチャート。 第１実施形態の第１変形例に係るＮＡＮＤチップユニットの上面図。 第１実施形態の第２変形例に係るＮＡＮＤチップユニットの上面図。 第１実施形態の第３変形例に係るＮＡＮＤチップユニットの上面図。 第１実施形態の第４変形例に係るプローブカード及びストレージウェハの断面図。 第１実施形態の第５変形例に係るプローブカード及びストレージウェハの断面図。 第２実施形態に係るプローブカード及びストレージウェハの断面図。 第２実施形態の第１変形例に係るプローブカード及びストレージウェハの断面図。 第２実施形態の第２変形例に係るプローブカード及びストレージウェハの断面図。 第２実施形態の第３変形例に係るプローブカード及びストレージウェハの断面図。 第３実施形態に係る再配置されたパッド電極の構成を示す模式図。 第３実施形態に係る再配置されたパッド電極と再配置される前のパッド電極との位置関係を示す上面図。 図３１における領域ＸＸＸＩＩの主要な要素の配置をＹ方向に沿って見たストレージウェハの側面図。 第３実施形態の第１変形例に係る再配置されたパッド電極と再配置される前のパッド電極との位置関係を示す上面図。 第３実施形態の第２変形例に係る再配置されたパッド電極と再配置される前のパッド電極との位置関係を示す上面図。
　以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
　１．第１実施形態
　第１実施形態に係るストレージシステムについて説明する。以下では、複数のＮＡＮＤチップユニット（ＮＡＮＤフラッシュメモリとしてのメモリデバイス）を備えるストレージウェハと、複数のＮＡＮＤコントローラチップが実装されたプローブカードを含み、ストレージウェハ及びプローブカードを物理的に接触させて電気的に接続するように構成されたプローバと、を備えたストレージシステムについて説明する。
　１．１　構成
　第１実施形態に係るストレージシステムの構成について説明する。
　１．１．１　ストレージシステムの構成
　まず、第１実施形態に係るストレージシステムの構成の概要について、図１を用いて説明する。図１に示すように、ストレージシステム１は、例えば、ホスト機器２からの指示に基づいて動作する。ストレージシステム１は、プローバ３、ウェハ搬送機４、及びウェハストッカ５を備える。
　プローバ３は、プローブカード２０及び制御部３０を備え、ストレージウェハ１０又はクリーニングウェハ１０ｃが設置される。ストレージウェハ１０は、ダイシング前のウェハ又は、ダイシング前のウェハに再配線を施したウェハであり、チップ単位で設けられた複数のＮＡＮＤフラッシュメモリ（以下、「ＮＡＮＤチップユニット」と言う。図示せず）を含み、かつ表面上に複数のパッド電極１１が設けられる。クリーニングウェハ１０ｃは、プローブカード２０に設けられた複数のプローブ電極２１の劣化した電気特性を改善させるクリーニング処理に用いられる。
　プローブカード２０は、複数のプローブ電極２１を含む。複数のプローブ電極２１の各々は、プローブカード２０上に実装されるチップ単位のメモリコントローラ（以下、「ＮＡＮＤコントローラチップ」と言う。図示せず）と電気的に接続される。
　制御部３０は、例えば、温度制御系３１、駆動制御系３２、及びインタフェース制御系３３を含み、プローバ３の動作全体を制御する。
　温度制御系３１は、プローバ３内においてプローブカード２０及びストレージウェハ１０又はクリーニングウェハ１０ｃがさらされる温度環境を制御する。本実施形態においては、例えば、温度制御系３１は、プローブカード２０、及びストレージウェハ１０又はクリーニングウェハ１０ｃの温度が所定の温度から変化しないように制御する。
　駆動制御系３２は、ストレージウェハ１０をプローブカード２０に対して３次元に自在に変位させることができる機構を有する。そして、駆動制御系３２は、当該機構を西予することにより、ストレージウェハ１０上の複数のパッド電極１１と、対応するプローブカード２０上の複数のプローブ電極２１とを接触させる機能を有する。
　インタフェース制御系３３は、ホスト機器２と、プローブカード２０との間の通信を制御する。また、インタフェース制御系３３は、当該通信の制御結果に基づき、温度制御系３１及び駆動制御系３２、並びにウェハ搬送機４等を制御する。
　ウェハ搬送機４は、ストレージウェハ１０又はクリーニングウェハ１０ｃをプローバ３とウェハストッカ５との間で搬送する機能を有する。
　ウェハストッカ５は、プローバ３に設置されていない複数のストレージウェハ１０及びクリーニングウェハ１０ｃを保管する。
　１．１．２　プローバの構成
　次に、第１実施形態に係るストレージシステムのプローバの構成について図２を用いて説明する。
　図２は、ストレージウェハ１０が設置された状態のプローバ３の構成を模式的に示した側面図である。以下では、ストレージウェハ１０のプローバ３に対する設置面をＸＹ平面とし、ＸＹ平面に垂直かつストレージウェハ１０からプローブカード２０に向かう方向をＺ方向（又は上方向）とする。そして、ストレージウェハ１０のうち、プローブカード２０に対向する面は、ストレージウェハ１０の「表面」又は「上面」とも言う。
　図２に示すように、プローバ３は、ベース４１と、複数のステージ４２（４２－１、４２－２、及び４２－３）と、ウェハチャック４３と、ヘッドステージ４４と、補強板（Stiffener）４５と、カードホルダ４６と、固定具４７と、支柱４８と、を備える。
　ベース４１の上面には、Ｘ変位機構（図示せず）を介してステージ４２－１が設けられる。ステージ４２－１は、Ｘ変位機構によって、ベース４１に対してＸ方向に自在に移動可能に構成される。ステージ４２－１の上面には、Ｙ変位機構（図示せず）を介してステージ４２－２が設けられる。ステージ４２－２は、Ｙ変位機構によって、ステージ４２－１に対してＹ方向に自在に移動可能に構成される。ステージ４２－２の上面には、Ｚθ変位機構（図示せず）を介してステージ４２－３が設けられる。ステージ４２－３は、Ｚθ変位機構によって、ステージ４２－２に対して、Ｚ方向に自在に移動可能かつＸＹ平面上において自在に回転可能に構成される。ステージ４２－１～４２－３は、駆動制御系３２に含まれ、ストレージウェハ１０をプローブカード２０に対して自在に変位可能な機構の一部である。
　ウェハチャック４３は、ステージ４２－３の上面上に設けられ、ストレージウェハ１０を保持する。ウェハチャック４３内には、例えば、温度センサ、並びにストレージウェハ１０の温度を制御可能な加熱器及び冷却器（いずれも図示せず）が含まれている。温度制御系３１は、当該温度センサからの情報に基づいて加熱器及び冷却器を制御し、ウェハチャック４３を介してストレージウェハ１０の温度を制御する。当該温度センサ、並びに加熱器及び冷却器は、温度制御系３１に含まれる。
　ヘッドステージ４４は、例えば、リング形状を有し、支柱４８によってウェハチャック４３の上方に支持される。ヘッドステージ４４のリングの内側の空間において、ヘッドステージ４４に支持されるように、各々がリング形状の補強板４５及びカードホルダ４６が設けられる。補強板４５は、プローブカード２０の上部に設けられて、カードホルダ４６との間にプローブカード２０を挟む。カードホルダ４６は、カードホルダ４６のリングの内側の空間において、プローブカード２０を支持する。プローブカード２０は、固定具４７によって補強板４５及びカードホルダ４６に固定されることにより、ウェハチャック４３（及びウェハチャック４３上のストレージウェハ１０）に対する位置が固定され、かつ熱膨張等に起因する変位が抑制される。
　なお、ヘッドステージ４４には、ストレージウェハ１０（又はクリーニングウェハ１０ｃ）上の代表位置（例えば、ウェハの外縁や、ウェハ上に設けられたアライメントマーク等）を検出するためのカメラ（図示せず）が設けられてもよい。駆動制御系３２は、当該カメラからの情報に基づき、基準位置をより正確に認識することができ、精密な位置合わせを行うことができる。
　図３は、プローバ３内に固定されたプローブカード２０の上面図である。
　図３に示すように、プローブカード２０は、リング形状の補強板４５によって外周部分を固定され、プローブカード２０の中央部分には、複数のＮＡＮＤコントローラチップ２００が設けられる。なお、本実施形態に係るストレージシステム１では、プローバ３内は、大きな温度変化が与えられることなく温度制御系３１によってほぼ一定の温度に保たれる。これにより、プローブカード２０の熱膨張等に起因する変位量は、少量に抑制される。このため、補強板４５は、当該変位への対応として、プローブカード２０の外周部分を固定すれば足り、プローブカード２０の中央部分を固定する構成を省略可能である。これにより、プローブカード２０上には、より多くのチップを実装することができる。
　図４は、ウェハチャック４３に保持されたストレージウェハ１０の上面図であり、図５は、図４の領域Ｖの拡大図である。
　図４に示すように、ストレージウェハ１０は、複数のＮＡＮＤチップユニット１００が設けられる。また、ＮＡＮＤチップユニット１００の間に、複数のアライメントマーク１２が設けられる。ＮＡＮＤチップユニット１００は、ＮＡＮＤコントローラチップ２００からの制御信号に基づいて制御可能な最小単位のメモリデバイスである。
　図５に示すように、ストレージウェハ１０上には、ＮＡＮＤチップユニット１００を囲むように矩形状のダイシングライン１３が設けられ、ダイシングライン１３の外側において、アライメントマーク１２が設けられる。ダイシングライン１３は、ダイシング処理によってストレージウェハ１０をＮＡＮＤチップユニット１００毎に分離する際にブレードが通過する領域である。なお、本実施形態においては、ダイシングライン１３に沿ってダイシング処理が実行されることはない。しかしながら、本実施形態に係るストレージウェハ１０は、チップ単位で切り出されたＮＡＮＤチップユニット１００から製造されるメモリデバイスの製造工程の一部で製造され得るため、ダイシングライン１３のような、本実施形態においては実質的に不要な構成が設けられ得る。
　ダイシングライン１３の内側には、矩形状のエッジシール１４が設けられ、ＮＡＮＤチップユニット１００を構成する回路は、当該エッジシール１４の内側に設けられる。
　エッジシール１４の内側において、ストレージウェハ１０の上面上には、複数のパッド電極１１がマトリクス状に設けられる。より具体的には、配線１５によって電気的に接続されたｎ個のパッド電極１１＿１、１１＿２、１１＿３、…、１１＿（ｎ－２）、１１＿（ｎ－１）、及び１１＿ｎが、この順に－Ｙ方向に沿って設けられる（ｎは、２以上の整数）。当該ｎ個のパッド電極１１＿１～１１＿ｎは、１つのパッドユニットＰｄＵに相当する。そして、互いに電気的に切断された複数のパッドユニットＰｄＵが、Ｘ方向に沿って設けられる。Ｘ方向に沿って並ぶ互いに独立な複数のパッド電極１１＿ｉ（１≦ｉ≦ｎ）の組は、１つのパッド群ＰｄＧｉに相当する。すなわち、１つのＮＡＮＤチップユニット１００の上面上に、同等の機能を有するｎ個のパッド群ＰｄＧ１～ＰｄＧｎが設けられる。
　１．１．３　プローバ及びストレージウェハの通信機能構成
　次に、第１実施形態に係るプローバとストレージウェハとの間の通信機能の構成について、図６に示すブロック図を用いて説明する。図６では、駆動制御系３２によってプローブカード２０とＮＡＮＤチップユニット１００とが接触し、互いに電気的に接続されている際の接続関係の一例が示される。
　図６に示すように、インタフェース制御系３３は、ホストバスによってホスト機器２に接続される。ホスト機器２は、例えばパーソナルコンピュータ等であり、ホストバスは、例えばＰＣＩｅ（ＰＣＩ　ＥＸＰＲＥＳＳTM（Peripheral component interconnect express））に従ったバスである。
　インタフェース制御系３３は、例えば、ホストインタフェース回路３３１、ＣＰＵ（Central processing unit）３３２、ＲＯＭ（Read only memory）３３３、及びＲＡＭ（Random access memory）３３４を備える。なお、以下に説明されるインタフェース制御系３３の各部３３１－３３４の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
　ホストインタフェース回路３３１は、ホストバスを介してホスト機器２と接続され、ホスト機器２から受信した命令及びデータを、ＣＰＵ３３２からの指示に応じて複数のＮＡＮＤコントローラチップ２００のいずれかに転送する。またＣＰＵ３３２の命令に応答して、ＮＡＮＤコントローラチップ２００からのデータをホスト機器２へ転送する。
　ＣＰＵ３３２は、主にプローバ３内のデータ伝送に関するインタフェースを制御する。例えば、ＣＰＵ３３２は、ホスト機器２から書き込み命令を受信した際には、それに応答して、書込み処理を制御するＮＡＮＤコントローラチップ２００を決定し、書込みデータＤＡＴを当該決定されたＮＡＮＤコントローラチップ２００に転送する。読出し処理及び消去処理の際も同様である。またＣＰＵ３３２は、プローバ３内の他の制御系（温度制御系３１及び駆動制御系３２）に対する種々の制御を実行する。
　ＲＯＭ３３３は、温度制御系３１及び駆動制御系３２、並びに複数のＮＡＮＤコントローラチップ２００を制御するためのファームウェアを保持する。
　ＲＡＭ３３４は、例えばＤＲＡＭ（Dynamic random access memory）であり、書込みデータＤＡＴや読出しデータＤＡＴを一時的に保持する。また、ＲＡＭ３３４は、ＣＰＵ３３２の作業領域として使用され、各種の管理テーブル等を保持する。管理テーブルの例としては、ストレージウェハ１０上のパッド電極１１に対して、プローブ電極２１が何回着脱されたか、に関する情報を管理するプローブ管理テーブル３３５等が挙げられる。プローブ管理テーブル３３５の詳細については後述する。
　プローブカード２０上の複数のＮＡＮＤコントローラチップ２００の各々は、ストレージウェハ１０内の複数のＮＡＮＤチップユニット１００の組と電気的に接続される。
　図６の例では、ｋ個のＮＡＮＤチップユニット１００＿１、１００＿２、…、及び１００＿ｋが、１つのＮＡＮＤコントローラチップ２００に並列に接続される。各々がｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋに接続された複数のＮＡＮＤコントローラチップ２００は、インタフェース制御系３３からの指示に基づき、ｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋを並列に制御する。
　ＮＡＮＤコントローラチップ２００は、例えば、ＦＰＧＡ（Field programmable gate array）機能を有するＳｏＣ（System-on-a-chip）であり、ＣＰＵ２１０、ＲＯＭ２２０、ＲＡＭ２３０、ＥＣＣ回路２４０、及びＮＡＮＤインタフェース回路２５０を備えている。なお、以下に説明されるＮＡＮＤコントローラチップ２００の各部２１０－２５０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
　ＣＰＵ２１０は、ＮＡＮＤコントローラチップ２００全体の動作を制御する。例えば、ＣＰＵ２１０は、インタフェース制御系３３を介してホスト機器２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し処理及び消去処理の際も同様である。またＣＰＵ２１０は、ＮＡＮＤチップユニット１００を制御するための様々な処理を実行する。
　ＲＯＭ２２０は、ＮＡＮＤチップユニット１００を制御するためのファームウェア等を保持する。
　ＲＡＭ２３０は、例えば、ＤＲＡＭであり、書込みデータ及び読出しデータＤＡＴを一時的に保持する。また、ＲＡＭ２３０は、ＣＰＵ２１０の作業領域としても使用され、各種の管理テーブル等を保持する。
　ＥＣＣ回路２４０は、ＮＡＮＤチップユニット１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２４０は、データの書込み処理の際には誤り訂正符号を生成して、これを書込みデータＤＡＴに付与し、データの読出し処理の際にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Reed- Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
　ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤチップユニット１００と接続され、ＮＡＮＤチップユニット１００との通信を司る。そして、ＣＰＵ２１０から受信した命令に基づき、各種信号をＮＡＮＤチップユニット１００へ出力する。また書込み処理時には、ＣＰＵ２１０で発行された書込みコマンド、及びＲＡＭ２３０内の書込みデータＤＡＴを、入出力信号としてＮＡＮＤチップユニット１００へ転送する。更に読出し処理時には、ＣＰＵ２１０で発行された読出しコマンドを、入出力信号としてＮＡＮＤチップユニット１００へ転送し、更にＮＡＮＤチップユニット１００から読み出されたデータＤＡＴを入出力信号として受信し、これをＲＡＭ２３０へ転送する。
　以上のような構成により、ストレージウェハ１０内に設けられた全てのＮＡＮＤチップユニット１００を並列に制御することができる。
　１．１．４　ＮＡＮＤチップユニットの構成
　次に、第１実施形態に係るＮＡＮＤチップユニットの構成について説明する。
　図７は、第１実施形態に係るＮＡＮＤチップユニットの機能構成を示すブロック図である。図７では、図６のうち、１つのＮＡＮＤコントローラチップ２００と１つのＮＡＮＤチップユニット１００との間の接続関係の詳細が示される。
　図７に示すように、ＮＡＮＤチップユニット１００は、プローブカード２０内のＮＡＮＤコントローラチップ２００と、ＮＡＮＤバスによって接続される。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う伝送路であり、プローブ電極２１及びパッド電極１１を含む。
　ＮＡＮＤインタフェースの信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。なお、以降の説明では、信号名に接尾辞として“ｎ”が付与される場合、当該信号は、負論理である。すなわち、当該信号は“Ｌ（Low）”レベルでアサートされる信号であることを示す。
　信号ＣＥｎは、ＮＡＮＤチップユニット１００をイネーブルにするための信号であり、“Ｌ”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤチップユニット１００への入力信号Ｉ／ＯがそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることをＮＡＮＤチップユニット１００に通知する信号である。信号ＷＥｎは“Ｌ”レベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤチップユニット１００に取り込ませるための信号である。信号ＲＥｎも“Ｌ”レベルでアサートされ、ＮＡＮＤチップユニット１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤチップユニット１００がレディ状態（例えば、ＮＡＮＤコントローラチップ２００からの命令を受信出来る状態）であるか、それともビジー状態（例えば、ＮＡＮＤコントローラチップ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤチップユニット１００とＮＡＮＤコントローラチップ２００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書き込みデータ及び読出しデータ等のデータＤＡＴである。
　また、ＮＡＮＤチップユニット１００は、例えば、ＮＡＮＤコントローラチップ２００から、プローブ電極２１及びパッド電極１１間の接続を介して、電圧ＶＣＣ及びＶＳＳを供給される。電圧ＶＣＣ及びＶＳＳはそれぞれ、ＮＡＮＤチップユニット１００における電源電圧及びグラウンド電圧である。
　ＮＡＮＤチップユニット１００は、メモリセルアレイ１１０及び周辺回路１２０を備える。
　メモリセルアレイ１１０は、それぞれがロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。ブロックＢＬＫは、例えばデータの消去単位であり、図７では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、ＮＡＮＤコントローラチップ２００から与えられたデータを記憶する。
　周辺回路１２０は、Ｉ／Ｆ回路１２１、コマンドレジスタ１２６、アドレスレジスタ１２７、データレジスタ１２８、ドライバ１２９、ロウデコーダ１３０、センスアンプモジュール１３１、及びシーケンサ１３２を備える。
　Ｉ／Ｆ回路１２１は、ＮＡＮＤチップユニット１００の内部において、主にパッド電極１１とその他の周辺回路１２０との間のインタフェースを司る回路群であり、入出力回路１２２、ロジック制御回路１２３、タイミング調整回路１２４、及びＥＣＣ回路１２５を備える。
　入出力回路１２２は、ＮＡＮＤコントローラチップ２００と信号Ｉ／Ｏを送受信する。ＮＡＮＤコントローラチップ２００から信号Ｉ／Ｏを受信した場合、入出力回路１２２は、ロジック制御回路１２３からの情報に基づいて信号Ｉ／ＯをコマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴに振り分ける。入出力回路１２２は、コマンドＣＭＤをコマンドレジスタ１２６に転送し、アドレスＡＤＤをアドレスレジスタ１２７に転送する。また、入出力回路１２２は、書込みデータ及び読出しデータＤＡＴをデータレジスタ１２８との間で送受信する。
　ロジック制御回路１２３は、ＮＡＮＤコントローラチップ２００から信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信し、信号Ｉ／Ｏ内のコマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを識別するための情報を入出力回路１２２に送出する。また、ロジック制御回路１２３は、信号ＲＢｎをＮＡＮＤコントローラチップ２００に転送してＮＡＮＤチップユニット１００の状態をＮＡＮＤコントローラチップ２００に通知する。
　タイミング調整回路１２４は、例えば、ラッチ回路であり、パッド電極１１と入出力回路１２２及びロジック制御回路１２３との間に設けられ、各種信号のタイミングを調整する。
　ＥＣＣ回路１２５は、例えば、入出力回路１２２とコマンドレジスタ１２６、アドレスレジスタ１２７、及びデータレジスタ１２８との間に設けられ、ＮＡＮＤチップユニット１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。ＥＣＣ回路１２５は、ＥＣＣ回路２４０と同等の構成を有し、ＥＣＣ回路２４０によって符号化されたデータを復号可能に構成される。すなわち、データの書込み処理の際には、ＥＣＣ回路２４０によって誤り訂正符号が付与された書込みデータＤＡＴを復号し、誤りビットの有無を検出する。そして、誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。また、データの読出し処理の際には、ＥＣＣ回路２４０によって誤り訂正符号が付与された読出しデータＤＡＴを復号し、誤りビットの有無を検出する。そして、誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正した後、再度読出しデータＤＡＴを符号化し、ＮＡＮＤコントローラチップ２００に送出する。
　コマンドレジスタ１２６は、ＮＡＮＤコントローラチップ２００から受信したコマンドＣＭＤを保持する。アドレスレジスタ１２７は、ＮＡＮＤコントローラチップ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、ブロックアドレスＢＡとページアドレスＰＡとが含まれる。データレジスタ１２８は、ＮＡＮＤコントローラチップ２００から受信した書込みデータＤＡＴ、又はセンスアンプモジュール１３１から受信した読出しデータＤＡＴを保持する。
　ドライバ１２９は、選択されたブロックＢＬＫに対して、アドレスレジスタ１２７内のページアドレスＰＡに基づいて、ロウデコーダ１３０に電圧を供給する。
　ロウデコーダ１３０は、アドレスレジスタ１２７内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
　センスアンプモジュール１３１は、データの読出し時には、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスすることで、データを読み出す。そして、この読出しデータＤＡＴを、データレジスタ１２８を介してＮＡＮＤコントローラチップ２００に出力する。データの書き込み時には、ＮＡＮＤコントローラチップ２００からデータレジスタ１２８を介して受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
　シーケンサ１３２は、コマンドレジスタ１２６に保持されたコマンドＣＭＤに基づき、ＮＡＮＤチップユニット１００全体の動作を制御する。
　図８は、ストレージウェハ１０における、上述したＮＡＮＤチップユニット１００内の各種構成要素の立体的な位置関係の一例を示す斜視図である。図８では、ＮＡＮＤチップユニット１００の構成要素のＺ方向に沿った配置が模式的に示される。
　図８に示すように、ストレージウェハ１０は、例えば、周辺回路１２０が形成されるウェハＬＷと、メモリセルアレイ１１０及び複数のパッド電極１１が形成されるウェハＵＷと、を含む。これら２つのウェハＬＷ及びＵＷは、ウェハＬＷのうち周辺回路１２０が形成された面（ウェハＬＷが露出する面と反対側の面）と、ウェハＵＷのうちメモリセルアレイ１１０及び複数のパッド電極１１が形成された面（ウェハＵＷが露出する面と反対側の面）とが貼り合わされて（bonded）形成される。このため、ＮＡＮＤチップユニット１００は、Ｚ方向に沿って、周辺回路１２０に対応する周辺回路領域ＰＥＲＩ、メモリセルアレイ１１０に対応するセル領域ＭＣＡ、及び複数のパッド電極１１に対応するパッド領域ＰｄＵ／ＰｄＧが積層された構成を有する。また、ＮＡＮＤチップユニット１００の端部において、パッド領域ＰｄＵ／ＰｄＧと周辺回路領域ＰＥＲＩとを電気的に接続する、Ｚ方向に沿って延びるパッド用コンタクト領域ＰｄＣが更に設けられる。以上のような構成により、パッド群ＰｄＧ１～ＰｄＧｎのいずれか１つを用いてＮＡＮＤコントローラチップ２００から受信した信号を、パッド用コンタクト領域ＰｄＣを介して周辺回路領域ＰＥＲＩへと転送できる。周辺回路領域ＰＥＲＩは、転送された信号に基づいてセル領域ＭＣＡに信号を転送することができる。
　１．１．５　メモリセルアレイの構成
　次に、上記メモリセルアレイ１１０の構成について説明する。
　図９は、メモリセルアレイ１１０のいずれかのブロックＢＬＫの回路図である。
　図９に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１１０内のブロック数及びブロックＢＬＫ内のストリングユニット数は任意である。
　ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積膜とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
　ストリングユニットＳＵ０～ＳＵ３の各々の複数のＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々の複数のＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。あるいは、ストリングユニットＳＵ０～ＳＵ３の各々の複数のＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０～ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にある複数のＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。
　また、メモリセルアレイ１１０内において複数のブロックＢＬＫに含まれる同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬｍ、但しｍは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
　つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵ（又はメモリセルグループ）とも言う。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
　図１０は、ブロックＢＬＫの断面図であり、Ｙ方向に沿って並ぶ８つのＮＡＮＤストリングＮＳが図示される。８つのＮＡＮＤストリングＮＳのうち、各々がＹ方向に沿って並ぶ２つのＮＡＮＤストリングＮＳを含む４つの組が、それぞれストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３に対応する。なお、上述の通り、メモリセルアレイ１１０は、ウェハＵＷ上に形成された後、ウェハＬＷと貼り合わされるため、図１０における説明に限り、紙面上方（－Ｚ方向）を「上方」と呼ぶ。
　図１０に示すように、ソース線ＳＬとして機能する導電体５１の上方に、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、導電体５１の上方には、セレクトゲート線ＳＧＳとして機能する導電体５２、ワード線ＷＬ０～ＷＬ７として機能する８層の導電体５３～６０、及びセレクトゲート線ＳＧＤとして機能する導電体６１が、順次積層されている。積層された導電体間には、図示せぬ絶縁体が形成されている。導電体５２～６１は、ブロックＢＬＫ間で図示せぬ絶縁体ＳＬＴによって分断されている。また、導電体６１は、ストリングユニットＳＵ間で図示せぬ絶縁体ＳＨＥによって分断されている。このように、導電体６１は、導電体５２～６０よりもＹ方向に沿って短い。
　そして、これらの導電体６１～５２を通過して導電体５１に達するピラー状の導電体６４が形成されている。導電体６４の側面には、トンネル絶縁膜６５、電荷蓄積膜６６、及びブロック絶縁膜６７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体６４は、例えばポリシリコンを含み、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。トンネル絶縁膜６５及びブロック絶縁膜６７は、例えば、酸化シリコン（ＳｉＯ２）を含み、電荷蓄積膜６６は、例えば、窒化シリコン（ＳｉＮ）を含む。そして導電体６４の上方には、ビット線ＢＬとして機能する導電体６３が設けられる。導電体６４及び導電体６３は、例えば、コンタクトプラグとして機能する導電体６２を介して電気的に接続される。図１０の例では、Ｙ方向に沿って並ぶ８つのＮＡＮＤストリングＮＳのうち、ストリングユニットＳＵ０～ＳＵ３の各々に１つずつ対応する４つのＮＡＮＤストリングＮＳと、１つの導電体６３とが電気的に接続される例が示される。
　以上の構成が、Ｘ方向に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってブロックＢＬＫが形成される。そして、当該ブロックＢＬＫがＹ方向に複数配列されることによってメモリセルアレイ１１０が形成される。
　１．１．６　ストレージウェハ及びプローブカードの断面構成
　次に、第１実施形態に係るストレージウェハ及びプローブカードの断面構成について説明する。
　１．１．６．１　パッド群に対応する構成
　図１１は、図５におけるＸＩ－ＸＩ線に沿った断面図であり、第１実施形態に係るパッド群に対応する構成の一例を示す。図１１では、ストレージウェハ１０をパッド群ＰｄＧｎに沿って切ったＸＺ断面に加え、複数のプローブ電極２１をパッド群ＰｄＧｎに接触させる場合におけるプローブカード２０のＸＺ断面についても併せて示される。なお、図１１では、ストレージウェハ１０及びプローブカード２０間のＸＹ平面内の位置合わせが完了した後、プローブ電極２１がパッド電極１１に接触する前の状態における断面が示される。
　まず、ストレージウェハ１０の断面構成について説明する。
　図１１に示すように、ウェハＬＷにおいて、半導体基板７０上には、周辺回路ＰＥＲＩ（図１１では、一例として、トランジスタを図示）が設けられる。周辺回路ＰＥＲＩの上方には、導電体７１が設けられる。導電体７１は、図示せぬ導電体を介して、周辺回路ＰＥＲＩに電気的に接続される。導電体７１の上面上には、コンタクトとして機能する導電体７２が設けられる。導電体７２の上面上には、導電体７３が設けられる。導電体７３の上面は、ウェハＵＷとの貼合面（すなわち、ウェハＬＷの上面）に達し、ウェハＵＷとの貼り合わせの際のパッド電極として用いられる。導電体７１～７３の組は、例えば、パッド群ＰｄＧ内の複数のパッド電極１１の各々に対応して１組ずつ設けられる。そして、これら複数組の導電体７１～７３の組はそれぞれ、絶縁体ＩＮＳ＿Ｌによって互いに電気的に絶縁される。
　ストレージウェハ１０のうち導電体７３より上方の部分は、ウェハＵＷに対応する。導電体７３の上面上には、ウェハＬＷとの貼り合わせの際のパッド電極として用いられる導電体７４が設けられる。導電体７４の上面上には、コンタクトとして機能する導電体７５が設けられる。導電体７５の上面上には、パッドユニットＰｄＵ内の複数のパッド電極１１＿１～１１＿ｎ間を電気的に接続する配線１５として機能する導電体７６が設けられる。後述するように、導電体７６は、例えばＹ方向に沿って延びる。導電体７６の上面上には、配線１５とパッド電極１１との間を電気的に接続するコンタクトとして機能する導電体７７が設けられる。導電体７４～７７の組は、例えば、パッド群ＰｄＧ内の複数のパッド電極１１の各々に対応して１組ずつ設けられる。そして、これら複数組の導電体７４～７７は、絶縁体ＩＮＳ＿Ｕによって互いに電気的に絶縁される。
　導電体７７の上面上には、パッド電極１１の一部として機能する導電体７８が設けられる。導電体７８は、例えば、アルミニウム（Ａｌ）を含む。導電体７８の上面上には、パッド電極１１の一部として機能し、かつストレージウェハ１０の上面上においてプローブ電極２１との接触面を有する導電体７９が設けられる。導電体７９は、例えば、無電解めっき成長法によって導電体７８上に成長した導電体７８に対する異種金属であり、ニッケル（Ｎｉ）、金（Ａｕ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、及び銀（Ａｇ）から選択される少なくとも１つの金属を含む。導電体７９は、例えば、導電体７８より硬く、プローブ電極２１との接触によって欠損しにくい。Ｘ方向に沿って並ぶ複数の導電体７８及び７９の組は、パッド群ＰｄＧ（図１１の例では、パッド群ＰｄＧｎ）を構成し、絶縁体ＰＩによって互いに電気的に切断される。複数の導電体７９の各々の上面は、例えば、絶縁体ＰＩの上面よりも下方（－Ｚ方向）に位置する。
　次に、プローブカード２０の断面構成について説明する。
　プローブカード２０は、いずれも絶縁性の基部を有する、プリント基板ＰＣＢ、インタポーザＩＰ、及びプローブユニットＰＢＵを含む。プローブユニットＰＢＵは、例えば、Ｚ方向に沿ってインタポーザＩＰ側からこの順に積層された複数の層Ｌ１、Ｌ２、及びＬ３を含む。プローブ電極２１は、例えば、平板状の導電体９８及びプローブピン９９を含む。
　プリント基板ＰＣＢの上面上にはＮＡＮＤコントローラチップ２００が実装され、下面上には導電体９１を介してインタポーザＩＰが設けられる。インタポーザＩＰの下面上には、層Ｌ１が設けられる。層Ｌ１の下面上には、導電体９４を介して層Ｌ２が設けられ、層Ｌ２の下面上には、導電体９６を介して層Ｌ３が設けられる。層Ｌ３の下面上には、導電体９８が設けられる。導電体９８の下面上には、プローブピン９９が設けられる。プローブピン９９は、例えば、導電体９８によって片側支持されたカンチレバーであり、パッド電極１１側の先端が凸な針状に形成される。これにより、プローブピン９９とパッド電極１１の周縁部との干渉を抑制しつつ、プローブ電極２１とパッド電極１１とを接触させることができる。
　また、プリント基板ＰＣＢ、インタポーザＩＰ、層Ｌ１～Ｌ３の各々の内部にはそれぞれ、Ｚ方向に貫通する導電体９０、９２、９３、９５、及び９７が設けられる。導電体９０は、ＮＡＮＤコントローラチップ２００と導電体９１との間を電気的に接続する。導電体９２及び９３は、導電体９１と導電体９４との間を電気的に接続する。導電体９５は、導電体９４と導電体９６との間を電気的に接続する。導電体９７は、導電体９６と導電体９８との間を電気的に接続する。
　以上のような構成において、導電体９１、９４、及び９６を適切に配線することにより、ＮＡＮＤコントローラチップ２００から出力される各種信号を、所望のプローブピン９９に転送することができる。
　そして、図１１に示すように、複数のプローブ電極２１の各々は、ＸＹ平面内において、パッド群ＰｄＧｎ内の対応するパッド電極１１に接触可能な位置に配置される。
　１．１．６．２　パッドユニット及びアライメントマークに対応する構成
　図１２は、図５におけるＸＩＩ－ＸＩＩ線に沿った断面図であり、第１実施形態に係るパッドユニット及びアライメントマークに対応する構成の一例を示す。図１２では、ストレージウェハ１０をパッドユニットＰｄＵ及びアライメントマーク１２に沿って切ったＹＺ断面に加え、プローブ電極２１をパッドユニットＰｄＵのうちのパッド電極１１＿１に接触させる場合におけるプローブカード２０のＹＺ断面についても併せて示される。なお、図１２では、図１１と同様、ストレージウェハ１０及びプローブカード２０間のＸＹ平面内の位置合わせが完了した後、プローブ電極２１がパッド電極１１に接触する前の状態における断面が示される。
　まず、ストレージウェハ１０の断面構成について説明する。
　ウェハＬＷの構成については、図１１と同等であるため、説明を省略する。
　図１２に示すように、ウェハＵＷにおいて、ウェハＬＷ及びウェハＵＷ間の境界と、導電体７６との間には、メモリセルアレイＭＣＡが設けられる。メモリセルアレイＭＣＡは、図示しない導電体によって、周辺回路ＰＥＲＩと電気的に接続される。
　上述の通り、導電体７６は、Ｙ方向に沿って延びる。より具体的には、例えば、導電体７６のＹ方向に沿った長さは、パッドユニットＰｄＵの両端のパッド電極１１＿１とパッド電極１１＿ｎとの間の距離以上である。
　導電体７６とパッドユニットＰｄＵとの間には、Ｙ方向に沿って並ぶ複数の導電体７８が設けられる。そして、パッドユニットＰｄＵ内の複数のパッド電極１１＿１～１１＿ｎが、導電体７６に共通接続される。これにより、パッドユニットＰｄＵ内の複数のパッド電極１１は、電気的に等価なパッド電極として機能することができる。
　アライメントマーク１２は、例えば、絶縁体ＩＮＳ＿Ｕの上面上において、パッド電極１１と同等の構成を有するように形成される。より具体的には、絶縁体ＩＮＳ＿Ｕの上面上には、導電体８０が設けられる。導電体８０は、例えば、アルミニウム（Ａｌ）を含む。導電体８０の上面上には、ストレージウェハ１０の上面上に露出する面を有する導電体８１が設けられる。導電体８１は、無電解めっき成長法によって導電体８０上に成長した導電体８０に対する異種金属であり、例えば、ニッケル（Ｎｉ）、金（Ａｕ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、及び銀（Ａｇ）から選択される少なくとも１つの金属を含む。導電体８１の上面は、例えば、絶縁体ＰＩの上面よりも下方（－Ｚ方向）に位置する。導電体８０及び８１は、絶縁体ＰＩによって、ストレージウェハ１０に設けられる他の導電体から電気的に切断される。
　次に、プローブカード２０の断面構成について説明する。
　プローブカード２０の構成の概要は、図１１において説明したとおりであるが、図１２では、図示されたパッド電極１１に対するプローブ電極２１の数が異なる。より具体的には、プローブ電極２１は、パッドユニットＰｄＵ内の複数のパッド電極１１のいずれか１つに対して割り当てられる。すなわち、電気的に等価な複数のパッド電極１１に対して、プローブ電極２１は１つだけ割り当てられるようにプローブ電極２１が配置される。
　なお、プローブ電極２１をパッドユニットＰｄＵ内のいずれのパッド電極１１に対して接触させるかを判定する処理は、例えば、プローブ管理テーブル３３５に基づいてインタフェース制御系３３によって実行される。
　１．１．７　プローブ管理テーブル
　図１３は、第１実施形態に係るプローブ管理テーブルを示す概念図である。プローブ管理テーブル３３５は、例えば、ホスト機器２において不揮発に保持されていてもよい。この場合、ストレージシステム１の起動と同時にホスト機器２からプローブ管理テーブル３３５が転送され、インタフェース制御系３３内のＲＡＭ３３４に記憶されてもよい。また、プローブ管理テーブル３３５は、更新等のイベントに応じてストレージウェハ１０内に記憶されてもよい。
　図１３に示すように、プローブ管理テーブル３３５は、種別に対して、プローブ回数及び不良フラグが関連づけられた情報である。
　種別は、例えば、ストレージウェハ１０とプローブカード２０とを識別する「ウェハ又はカード」項目と、ストレージウェハ１０内のパッド群ＰｄＧを識別する「パッド群」項目と、を含む。
　「ウェハ又はカード」項目は、「ストレージウェハ」項目及び「プローブカード」項目に分類される。「ストレージウェハ」項目は、ウェハストッカ５内に保管され得る複数のストレージウェハ１０（図１３では、Ｗ１、Ｗ２、…）の各々を一意に特定する。「プローブカード」項目は、プローブカード２０（すなわち、プローブ電極２１）特定する。「パッド群」項目は、「ストレージウェハ」項目に関連づけられ、ストレージウェハ１０内のパッド群ＰｄＧ（ＰｄＧ１、ＰｄＧ２、ＰｄＧ３、…、ＰｄＧｎ）を一意に特定する。
　プローブ回数は、対応する種別によって特定されたストレージウェハ１０におけるパッド群ＰｄＧ又はプローブ電極２１を使用して、パッド電極１１に対するプローブ電極２１の接触処理（タッチダウン処理）が実行された回数を示す。図１３の例では、ストレージウェハＷ１のパッド群ＰｄＧ１、ＰｄＧ２、ＰｄＧ３、…、ＰｄＧｎにそれぞれ１０回、８回、３回、…、０回のタッチダウン処理が実行され、ストレージウェハＷ２のパッド群ＰｄＧ１、ＰｄＧ２、ＰｄＧ３、…、ＰｄＧｎにそれぞれ９回、１、０回、…、０回のタッチダウン処理が実行された場合が示される。また、プローブ電極２１は、合計３１回のタッチダウン処理に使用されたことが示される。
　不良フラグは、対応する種別によって特定されたストレージウェハ１０におけるパッド群ＰｄＧが不良（すなわち、当該パッド群ＰｄＧがタッチダウン処理に使用不可能である）であるか否かを示す。図１３の例では、ストレージウェハＷ１は、パッド群ＰｄＧ１及びＰｄＧ２が不良であり（“Ｔｒｕｅ”であり）、その他のパッド群ＰｄＧ３～ＰｄＧｎが不良でない（“Ｆａｌｓｅ”である）場合が示される。また、ストレージウェハＷ２は、パッド群ＰｄＧ１が不良であり（“Ｔｒｕｅ”であり）、その他のパッド群ＰｄＧ２～ＰｄＧｎが不良でない（“Ｆａｌｓｅ”である）場合が示される。
　以上のようなプローブ管理テーブル３３５を参照することにより、インタフェース制御系３３は、ストレージウェハ１０毎に、どのパッド群ＰｄＧを用いてタッチダウン処理をすべきか、を判定することができる。
　１．２　動作
　次に、第１実施形態に係るストレージシステムの動作について説明する。
　１．２．１　データ通信に伴う基本処理
　図１４は、第１実施形態に係るストレージシステムにおけるデータ通信の際に実行される基本的な処理を示すフローチャートである。
　図１４に示すように、ステップＳＴ１０において、ホスト機器２からデータの読出し要求や書込み要求等を受けると、プローバ３は、ウェハ及びパッド群選択処理を実行する。ウェハ及びパッド群選択処理は、プローバ３内に設置するストレージウェハ１０と、当該ストレージウェハ１０においてプローブ電極２１に接触させるパッド群ＰｄＧと、を選択する処理を含む。
　ステップＳＴ２０において、ウェハ搬送機４は、ステップＳＴ１０によって選択されたストレージウェハ１０をウェハストッカ５からプローバ３へ搬送するウェハ搬送処理を実行する。
　ステップＳＴ３０において、プローバ３は、ステップＳＴ１０によって選択されたストレージウェハ１０上のパッド電極１１を、プローブカード２０上のプローブ電極２１に対して位置合わせするアライメント処理を実行する。例えば、プローバ３は、ストレージウェハ１０上に設けられたアライメントマーク１２等を用いて、ストレージウェハ１０とプローブカード２０との間のＸＹ平面上のずれを解消する。
　ステップＳＴ４０において、プローバ３は、ステップＳＴ３０によってプローブカード２０に対して正対したストレージウェハ１０をＺ方向に移動させ、ステップＳＴ１０によって選択されたパッド群ＰｄＧに対してプローブ電極２１を接触させるタッチダウン処理を実行する。タッチダウン処理によって、プローバ３上のＮＡＮＤコントローラチップ２００と、ストレージウェハ１０内のＮＡＮＤチップユニット１００とは、電気的に接続される。
　ステップＳＴ５０において、ＮＡＮＤコントローラチップ２００及びＮＡＮＤチップユニット１００は、ホスト機器２からの要求に基づくデータ通信処理を実行する。
　以上で、基本処理が終了する。
　１．２．２　ウェハ及びパッド群選択処理
　次に、ウェハ及びパッド群選択処理の詳細について、図１５に示すフローチャートを用いて説明する。図１５におけるステップＳＴ１１～ＳＴ１９は、図１４におけるステップＳＴ１０の詳細を示す一例である。
　図１５に示すように、ステップＳＴ１１において、プローバ３は、ホスト機器２からの要求に基づき、アクセスするストレージウェハ１０を選択する。以下の説明では、ステップＳＴ１１において選択されたストレージウェハ１０を、「選択ストレージウェハ１０」とも言う。
　ステップＳＴ１２において、プローバ３は、変数ｉを“１”に初期化する（１≦ｉ≦ｎ）。
　ステップＳＴ１３において、プローバ３は、プローブ管理テーブル３３５を参照し、選択ストレージウェハ１０のパッド群ＰｄＧｉに対応する不良フラグが“Ｆａｌｓｅ”であるか否かを判定する。対応する不良フラグが“Ｆａｌｓｅ”でない場合（ステップＳＴ１３；ｎｏ）、プローバ３はパッド群ＰｄＧｉが使用不可であると判定し、処理はステップＳＴ１４に進む。対応する不良フラグが“Ｆａｌｓｅ”である場合（ステップＳＴ１３；ｙｅｓ）、プローバ３はパッド群ＰｄＧｉが使用可能であると判定し、処理はステップＳＴ１５に進む。
　ステップＳＴ１４において、プローバ３は、変数ｉをインクリメントし、処理をステップＳＴ１３に戻す。これにより、パッド群ＰｄＧｉが使用可能であると判定されるまで、ステップＳＴ１３及びＳＴ１４が繰り返される。
　ステップＳＴ１５において、プローバ３は、パッド群ＰｄＧｉを、プローブ電極２１と接触させるパッド群ＰｄＧとして選択する。
　ステップ１６において、プローバ３は、例えば選択ストレージウェハ１０が既にプローブカード２０と接触済みであるか否かを確認する。選択ストレージウェハ１０がプローブカード２０と接触していない場合（ステップＳＴ１６；ｎｏ）、処理はステップＳＴ１７に進み、選択ストレージウェハ１０がプローブカード２０と済みである場合（ステップＳＴ１６；ｙｅｓ）、処理はステップＳＴ１８に進む。
　ステップＳＴ１７において、プローバ３は、プローブ管理テーブル３３５を参照し、ステップＳＴ１５において選択されたパッド群ＰｄＧｉに対応するプローブ数をインクリメントする。
　ステップＳＴ１８において、プローバ３は、プローブ管理テーブル３３５を参照し、ステップＳＴ１５において選択されたパッド群ＰｄＧｉに対応するプローブ数が閾値Ｔｈ１以上であるか否かを判定する。プローブ数が閾値Ｔｈ１以上である場合（ステップＳＴ１８；ｙｅｓ）、処理はステップＳＴ１９に進む。プローブ数が閾値Ｔｈ１未満である場合（ステップＳＴ１８；ｎｏ）、処理はステップＳＴ１９を省略する。
　ステップＳＴ１９において、プローバ３は、プローブ管理テーブル３３５を参照し、ステップＳＴ１５において選択されたパッド群ＰｄＧｉに対応する不良フラグを“Ｔｒｕｅ”に更新した後、パッド群ＰｄＧｉに代えてパッド群ＰｄＧ（ｉ＋１）を選択し直す。
　以上により、ウェハ及びパッド群選択処理が終了する。なお、以下の説明では、ウェハ及びパッド群選択処理後において選択されたパッド群ＰｄＧを、「選択パッド群ＰｄＧ」とも言う。
　１．２．３　ウェハ搬送処理
　次に、ウェハ搬送処理の詳細について、図１６に示すフローチャートを用いて説明する。図１６におけるステップＳＴ２１～ＳＴ２６は、図１４におけるステップＳＴ２０の詳細を示す一例である。
　図１６に示すように、ステップＳＴ２１において、プローバ３は、プローブ管理テーブル３３５を参照し、プローブカード２０に対応するプローブ数が閾値Ｔｈ２以上であるか否かを判定する。上述の通り、プローブカード２０に対応するプローブ数は、プローブカード２０を用いたタッチダウン処理の総数（総プローブ数）を意味するため、閾値Ｔｈ２は、閾値Ｔｈ１より大きい値が設定され得る。総プローブ数が閾値Ｔｈ２以上である場合（ステップＳＴ２１；ｙｅｓ）、プローバ３は、プローブ電極２１のクリーニング処理を要すると判定し、処理はステップＳＴ２２に進む。総プローブ数が閾値Ｔｈ２未満である場合（ステップＳＴ２１；ｎｏ）、プローバ３は、クリーニング処理は不要と判定し、処理はステップＳＴ２５に進む。
　ステップＳＴ２２において、ウェハ搬送機４は、ウェハストッカ５からプローバ３へクリーニングウェハ１０ｃを搬送する。
　ステップＳＴ２３において、プローバ３は、クリーニングウェハ１０ｃに対してプローブ電極２１を接触させ、クリーニング処理を実行する。駆動制御系３２は、例えば、ステージ３２－１及びステージ３２－２を駆動することにより、クリーニングウェハ１０ｃをプローブ電極２１に対してＸＹ平面で変位させる。これにより、プローブ電極２１の先端を研磨することができ、プローブ電極２１の先端に付着したパッド電極１１の金属等の汚れを除去することができ、プローブ電極２１の電気的特性を改善することができる。
　ステップＳＴ２４において、プローバ３は、プローブ管理テーブル３３５内のプローブカード２０に対応するプローブ数を“０”にリセットする。
　ステップＳＴ２５において、プローバ３は、選択ストレージウェハ１０はプローブカード２０と接触済みであるか否かを判定する。選択ストレージウェハ１０がプローブカード２０と接触していない場合（ステップＳＴ２５；ｎｏ）、処理はステップＳＴ２６に進み、選択ストレージウェハ１０がプローブカード２０と接触済みである場合（ステップＳＴ２５；ｙｅｓ）、処理はステップＳＴ２６を省略する。
　ステップＳＴ２６において、ウェハ搬送機４は、ウェハストッカ５からプローバ３へ選択ストレージウェハ１０を搬送する。
　以上により、ウェハ搬送処理が終了する。
　１．２．４　データ通信処理
　次に、データ通信処理の詳細について説明する。
　１．２．４．１　書込み処理
　まず、データ通信処理の一例として、書込み処理の場合について、図１７に示すフローチャートを用いて説明する。図１７では、ウェハ搬送処理の後に続けてアライメント処理及びタッチダウン処理が実行され、プローバ３とストレージウェハ１０とが電気的に接続された後の書込み処理のフローの一例が示される。
　図１７に示すように、ステップＳＴ４１において、プローバ３内のＮＡＮＤコントローラチップ２００は、ホスト機器２からのデータの書込み要求に基づき、書込みコマンドＣＭＤを発行する。そして、ＮＡＮＤコントローラチップ２００は、当該書込みコマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータＤＡＴを含む書込みコマンドセットをＮＡＮＤチップユニット１００に送出する。プローバ３の処理は、ステップＳＴ４４に進む。
　ステップＳＴ４２において、書込みコマンドセットを受けると、ＮＡＮＤチップユニット１００内のＥＣＣ回路１２５は、書込みデータＤＡＴに対する誤り検出及び訂正処理を実行する。書込みデータＤＡＴに誤りが含まれない場合、又はＥＣＣ回路１２５により誤りを訂正できた場合（ステップＳＴ４２；ｙｅｓ）、処理はステップＳＴ４６に進む。ステップＳＴ４６において、ＮＡＮＤチップユニット１００は、書込み処理を実行してメモリセルアレイ１１０内にデータを記憶し、ＮＡＮＤチップユニット１００の処理は終了する。
　一方、書込みデータＤＡＴに含まれるエラービット数がＥＣＣ回路１２５で訂正可能なビット数を超えており、ＥＣＣ回路１２５による誤りの訂正ができない場合（ステップＳＴ４２；ｎｏ）、処理はステップＳＴ４３に進む。
　なお、ＥＣＣ回路１２５による誤り検出及び訂正処理は、ＮＡＮＤコントローラチップ２００内のＥＣＣ回路２４０において付与された誤り訂正符号に基づいて実行される。また、上記の例では、書込みデータＤＡＴに対して誤り検出及び訂正処理を実行する場合について記載したが、これに限られず、書込みコマンドＣＭＤやアドレスＡＤＤに対しても同様に誤り検出及び訂正処理を実行してもよい。また、ステップＳＴ４２の前処理として、ＮＡＮＤチップユニット１００に入力される各種信号に生じるタイミングずれをタイミング調整回路１２４によって調整し、各種信号の同期が図られてもよい。
　ステップＳＴ４３において、ＮＡＮＤチップユニット１００は、ＥＣＣ回路１２５による誤り訂正失敗がパッド電極１１の不良に起因するものであると判定し、パッド不良通知を発行する。そして、当該パッド不良通知をＮＡＮＤコントローラチップ２００に送出する。
　ステップＳＴ４４において、ＮＡＮＤコントローラチップ２００は、パッド不良通知を受信したか否かを判定する。パッド不良通知を受信している場合（ステップＳＴ４４；ｙｅｓ）、処理はステップＳＴ４５に進む。パッド不良通知を受信していない場合（ステップＳＴ４４；ｎｏ）、プローバ３の処理は終了する。
　ステップＳＴ４５において、インタフェース制御系３３は、プローブ管理テーブル３３５を参照し、選択パッド群ＰｄＧｉに対応する不良フラグを“Ｔｒｕｅ”に更新し、パッド群ＰｄＧ（ｉ＋１）を新たな選択パッド群ＰｄＧとして選択する。その後、処理はアライメント処理（ＳＴ３０）に戻る。
　図１８及び図１９は、第１実施形態に係るストレージシステムにおけるタッチダウン処理後のプローブカード及びＮＡＮＤチップユニットを示す断面図である。具体的には、図１８は、図１７に示す書込み処理前において、選択パッド群ＰｄＧ１に対して実行されたアライメント処理及びタッチダウン処理の際の状態を示す。図１９は、図１７に示す書込み処理におけるステップＳＴ４５において、パッド群ＰｄＧ１に代えて新たな選択パッド群ＰｄＧ２が選択された後のアライメント処理及びタッチダウン処理の際の状態を示す。
　図１８に示すように、書込み処理の実行に先立って選択パッド群ＰｄＧ１としてパッド群ＰｄＧ１が選択された場合、プローバ３は、パッド群ＰｄＧ１とプローブ電極２１とが接触するようにアライメント処理及びタッチダウン処理を実行する。そして、パッド群ＰｄＧ１を介して書込みコマンドセット等がＮＡＮＤコントローラチップ２００からＮＡＮＤチップユニット１００へ送出される。
　パッド群ＰｄＧ１を介して受けた信号がＥＣＣ回路１２５で誤り訂正できない場合、パッド群ＰｄＧ１が度重なるタッチダウン処理等の影響によって欠損し、電気的特性の劣化が疑われる。このため、ＮＡＮＤチップユニット１００はパッド不良通知をＮＡＮＤコントローラチップ２００に送出し、プローバ３はＮＡＮＤコントローラチップ２００がパッド不良通知を受けたことに応じて、パッド群ＰｄＧ１のプローブ数が閾値Ｔｈ１に達しているか否かに関わらず、パッド群ＰｄＧ１を使用不可能なパッド群ＰｄＧであると判定する。プローバ３は、使用不可能と判定されたパッド群ＰｄＧ１に代えて、未使用又はプローブ数が閾値Ｔｈ１に達していないパッド群ＰｄＧ２を新たに選択する。
　続いて、図１９に示すように、プローバ３は、パッド群ＰｄＧ２とプローブ電極２１とが接触するようにタッチダウン処理を実行する。そして、パッド群ＰｄＧ２を介して、再度書込みコマンドセット等がＮＡＮＤコントローラチップ２００からＮＡＮＤチップユニット１００へ送出される。
　以上のように動作することにより、良好に通信可能なパッド群ＰｄＧが適宜選択され、ＮＡＮＤチップユニット１００に所望のデータを書き込むことができる。
　なお、パッド群ＰｄＧは、パッド領域と周辺回路領域との間を接続する導電体７５から遠い方から順番に選択されることが望ましい。具体的には、例えば、図１８及び図１９に示したように、パッド群ＰｄＧ１が選択された後に、パッド群ＰｄＧ１よりも導電体７５に近いパッド群ＰｄＧ２が選択されることが望ましい。これにより、プローブ電極２１と導電体７５との間の導電経路に不良なパッド電極が存在することを抑制できる。このため、ＮＡＮＤコントローラチップ２００とＮＡＮＤチップユニット１００との間の通信が不良なパッド電極によって阻害されることを抑制できる。
　１．２．４．２　読出し処理
　次に、更なるデータ通信処理の一例として、読出し処理の場合について、図２０に示すフローチャートを用いて説明する。図２０では、図１７と同様に、ウェハ搬送処理の後に続けてアライメント処理及びタッチダウン処理が実行され、プローバ３とストレージウェハ１０とが電気的に接続された後の書込み処理のフローの一例が示される。
　図２０に示すように、ステップＳＴ５１において、プローバ３内のＮＡＮＤコントローラチップ２００は、ホスト機器２からのデータの読出し要求に基づき、読出しコマンドＣＭＤを発行する。そして、ＮＡＮＤコントローラチップ２００は、当該読出しコマンドＣＭＤ、及びアドレスＡＤＤを含む読出しコマンドセットをＮＡＮＤチップユニット１００に送出する。プローバ３の処理は、ステップＳＴ５５に進む。
　ステップＳＴ５２において、読出しコマンドセットを受けると、ＮＡＮＤチップユニット１００は、指定されたアドレスＡＤＤに対応するデータＤＡＴをメモリセルアレイ１１０から読み出し、データレジスタ１２８に格納する。なお、読出しコマンドセットの受信に際して、ＮＡＮＤチップユニット１００に入力される各種信号に生じるタイミングずれをタイミング調整回路１２４によって調整し、各種信号の同期が図られてもよい。
　ステップＳＴ５３において、ＥＣＣ回路１２５は、データレジスタ１２８に格納された読出しデータＤＡＴに対する誤り検出及び訂正処理を実行する。読出しデータＤＡＴに誤りが含まれない場合、又はＥＣＣ回路１２５により誤りを訂正できた場合（ステップＳＴ５３；ｙｅｓ）、ＮＡＮＤチップユニット１００は、入出力回路１２２を介して読出しデータＤＡＴをＮＡＮＤコントローラチップ２００に送出し、ＮＡＮＤチップユニット１００の処理は終了する。
　一方、読出しデータＤＡＴついてＥＣＣ回路１２５による誤りの訂正ができない場合（ステップＳＴ５３；ｎｏ）、処理はステップＳＴ５４に進む。ステップＳＴ５４において、ＮＡＮＤチップユニット１００は、例えば、読出し処理の条件を変更して再度読出し処理を実行し（リトライ処理）、読出しデータＤＡＴに含まれるエラービット数をＥＣＣ回路１２５が誤り訂正可能な程度まで低減するよう試みる。リトライ処理によって読み出された読出しデータＤＡＴに対する誤り検出及び訂正処理が成功した場合、当該誤り検出及び訂正処理後の読出しデータＤＡＴがＮＡＮＤコントローラチップ２００に送出される。
　ステップＳＴ５５において、ＮＡＮＤコントローラチップ２００内のＥＣＣ回路２４０は、読出しデータＤＡＴを受信すると、当該読出しデータＤＡＴに対する誤り検出及び訂正処理を実行する。読出しデータＤＡＴに誤りが含まれない場合、又はＥＣＣ回路１２５により誤りを訂正できた場合（ステップＳＴ５５；ｙｅｓ）、当該読出しデータＤＡＴをホスト機器２に送出し、ＮＡＮＤチップユニット１００の処理は終了する。
　一方、読出しデータＤＡＴついてＥＣＣ回路１２５による誤りの訂正ができない場合（ステップＳＴ５５；ｎｏ）、処理はステップＳＴ５６に進む。ステップＳＴ５６において、プローバ３は、プローブ管理テーブル３３５を参照し、選択パッド群ＰｄＧｉに対応する不良フラグを“Ｔｒｕｅ”に更新し、パッド群ＰｄＧ（ｉ＋１）を新たな選択パッド群ＰｄＧとして選択する。その後、処理はアライメント処理（ＳＴ３０）に戻る。
　以上のように動作することにより、良好に通信可能なパッド群ＰｄＧが適宜選択され、ＮＡＮＤチップユニット１００から所望のデータを読み出すことができる。
　１．３　本実施形態に係る効果
　第１実施形態によれば、プローブ電極及びパッド電極間の通信信頼性の劣化を抑制することができる。本効果について、以下に説明する。
　ＮＡＮＤチップユニット１００は、複数のパッドユニットＰｄＵを含み、パッドユニットＰｄＵは、互いに異なる複数のパッド群ＰｄＧ１～ＰｄＧｎにそれぞれ属する複数のパッド電極１１＿１～１１＿ｎを含む。これにより、或る選択パッド群ＰｄＧｉによるデータ通信処理が不能になった場合でも、新たな選択パッド群ＰｄＧ（ｉ＋１）を用いてデータ通信処理を実行することができる。このため、１つの信号に対して１つのパッド電極１１が割り当てられる場合よりも、タッチダウン処理の実行可能回数が増える。したがって、パッド電極及びプローブ電極間の電気的特性の劣化を抑制することができる。
　また、インタフェース制御系３３は、どのストレージウェハ１０のどのパッド群ＰｄＧに対して何回タッチダウン処理を実行したかに関する情報と、当該パッド群ＰｄＧが使用可能であるか否かに関する情報と、をプローブ管理テーブル３３５として記憶する。これにより、インタフェース制御系３３は、或る選択ストレージウェハ１０の選択パッド群ＰｄＧｉに対するプローブ数が閾値Ｔｈ１を超えたか否かに基づき、当該選択パッド群ＰｄＧｉを用いてタッチダウン処理が可能か、或いは新たな選択パッド群ＰｄＧ（ｉ＋１）を用いてタッチダウン処理を実行すべきか、を判定することができる。このため、パッド群ＰｄＧが複数回のタッチダウン処理によって使用不能となる前に、電気的特性が良好な（タッチダウン処理が実行されていない）パッド群ＰｄＧ（ｉ＋１）を選択することができ、ストレージシステム１の応答性能の劣化を抑制できる。
　また、パッド電極１１は、アルミニウム（Ａｌ）を含む導電体７８と、当該導電体７８の上面上に設けられたアルミニウム（Ａｌ）の異種金属を含む導電体７９と、を含む。これにより、通常ＮＡＮＤチップにおいてボンディングパッドとして使用されるパッド電極よりも、硬い異種金属をプローブ電極２１と接触させることができる。これにより、１つのパッド電極１１あたりのタッチダウン処理の実行可能回数の上限値（閾値Ｔｈ１）を、増加させることができる。
　また、ストレージウェハ１０は、ウェハＬＷとウェハＵＷとを貼り合わせて形成される。より具体的には、周辺回路ＰＥＲＩが設けられるウェハＬＷの上面に、メモリセルアレイＭＣＡが設けられるウェハＵＷが貼り合わされる。ウェハＬＷとウェハＵＷの貼り合わせにより、互いに異なるウェハ上に設けられた周辺回路ＰＥＲＩとメモリセルアレイＭＣＡとをＺ方向に沿って積み上げることができ、メモリセルアレイＭＣＡ及び周辺回路ＰＥＲＩのいずれについても十分な領域を確保できる。このため、周辺回路ＰＥＲＩにＥＣＣ回路１２５を設けることができ、プローバ３側で符号化されたデータをストレージウェハ１０側で復号することができる。したがって、プローブ電極２１及びパッド電極１１間の通信不良に起因するデータの誤り検出及び訂正処理を実行できると共に、パッド電極１１が使用不可能であるか否かを判定できる。
　１．４　変形例
　なお、上述の第１実施形態は、種々の変形が可能である。以下に示す複数の変形例では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
　１．４．１　第１変形例
　上述の第１実施形態では、１つのＮＡＮＤチップユニット１００に対応する複数のパッド電極１１が、ダイシングライン１３及びエッジシール１４によって囲まれる領域内に配置される場合について説明したが、これに限られない。例えば、１つのＮＡＮＤチップユニット１００に対応する複数のパッド電極１１の一部は、ダイシングライン１３及びエッジシール１４によって囲まれる領域外に配置されてもよい。
　図２１は、第１実施形態の第１変形例に係るストレージウェハの上面図であり、第１実施形態における図５に対応する。
　図２１に示すように、複数のパッドユニットＰｄＵの各々は、ダイシングライン１３及びエッジシール１４によって囲まれる領域内に配置されるｎ個のパッド電極１１＿１～１１＿ｎと、ダイシングライン１３又はエッジシール１４によって囲まれる領域外、に配置されるパッド電極１１＿０と、を含む。同一のパッドユニットＰｄＵ内のパッド電極１１＿０～１１＿ｎは、配線１５によって共通接続される。なお、パッド電極１１＿０は、隣り合う他のＮＡＮＤチップユニット１００に対応するパッド電極１１及び配線１５に干渉しなければよく、隣り合う他のＮＡＮＤチップユニット１００に対応するダイシングライン１３及びエッジシール１４を超えて設けられてもよい。
　上述の通り、本実施形態においては、ダイシングライン１３に沿ってダイシング処理が実行されることはないため、ダイシングライン１３を超えて配置されたパッド電極１１＿０は、他のパッド電極１１＿１～１１＿ｎと同等に使用可能である。これにより、１つのＮＡＮＤチップユニット１００あたりに使用可能なパッド電極１１の数を多くすることができる。このため、ストレージウェハ１０に対して実行可能なタッチダウン処理の上限値を多くすることができる。したがって、プローブ電極及びパッド電極間の通信信頼性の劣化を抑制することができ、ひいては、ストレージウェハ１０の寿命を延ばすことができる。
　１．４．２　第２変形例
　上述の第１実施形態及び第１実施形態の第１変形例では、１つのパッドユニットＰｄＵ内の複数のパッド電極１１が、Ｙ方向に平行に配置される場合について説明した。しかしながら、１つのパッドユニットＰｄＵ内の複数のパッド電極１１は、Ｙ方向に平行に配置されなくてもよい。
　図２２は、第１実施形態の第２変形例に係るストレージウェハの上面図である。図２２は、第１実施形態における図５に対応する。
　図２２に示すように、パッドグループＰｄＧｉに属するパッド電極１１＿ｉと、パッドグループＰｄＧ（ｉ＋１）及びＰｄＧ（ｉ－１）に属するパッド電極１１＿（ｉ＋１）及び１１＿（ｉ－１）とは、Ｙ方向と交差する方向に沿って配置され得る（０＜ｉ＜ｎ）。これにより、１つのパッドユニットＰｄＵ内の複数のパッド電極１１をＹ方向に平行に配置する場合よりも、パッド電極１１＿ｉとパッド電極１１＿（ｉ＋１）及び１１＿（ｉ－１）との間の距離を長くすることができる。このため、アライメント処理におけるプローブ電極２１とパッド電極１１との間の位置合わせの負荷を軽減することができる。
　１．４．３　第３変形例
　上述の第１実施形態及び第１実施形態の第１変形例及び第２変形例では、１つのパッドグループＰｄＧ内の複数のパッド電極１１が、Ｘ方向に平行に配置される場合について説明した。しかしながら、１つのパッドグループＰｄＧ内の複数のパッド電極１１は、Ｘ方向に平行に配置されなくてもよい。
　図２３は、第１実施形態の第３変形例に係るストレージウェハの上面図である。図２３は、第１実施形態における図５に対応する。
　図２３に示すように、あるパッドユニットＰｄＵに属する複数のパッド電極１１＿１～１１＿ｎはそれぞれ、隣り合うパッドユニットＰｄＵに属する複数のパッド電極１１＿１～１１＿ｎと、Ｘ方向と交差する方向に沿って配置され得る。これにより、１つのパッドグループＰｄＧ内の複数のパッド電極１１をＸ方向に平行に配置する場合よりも、パッドグループＰｄＧ内のパッド電極１１間の距離を長くすることができる。このため、アライメント処理におけるプローブ電極２１とパッド電極１１との間の位置合わせの負荷を軽減することができる。
　なお、上述した第１実施形態の第１変形例乃至第３変形例おいて、全てのＮＡＮＤチップユニット１００における全てのパッドグループＰｄＧ１～ＰｄＧｎは、同一の配置パターンを有する。すなわち、あるパッドグループＰｄＧに属するパッド電極１１と、他のパッドグループＰｄＧに属する対応するパッド電極１１との間の相対的な位置関係は、これら２つのパッド電極１１が属するパッドユニットＰｄＵに依って変化しない。言い換えると、あるパッドグループＰｄＧに属する２つのパッド電極１１と、他のパッドグループＰｄＧにおいて当該２つのパッド電極１１に対応する２つのパッド電極１１と、によって形成される四辺形は、平行四辺形となる。これにより、プローブ電極２１の配置を変更することなく、任意のパッドグループＰｄＧを選択することができる。
　１．４．４　第４変形例
　また、上述の第１実施形態及び第１実施形態の第１変形例乃至第３変形例では、パッド電極１１のうちプローブ電極２１に接触する部分として設けられる導電体７９の上面は、絶縁体ＰＩの上面よりも下方に位置する場合について説明したが、これに限られず、絶縁体ＰＩの上面よりも上方に位置してもよい。
　図２４は、第１実施形態の第４変形例に係るパッドユニット及びアライメントマークに対応する構成の一例を示す断面図であり、第１実施形態における図１２に対応する。
　図２４に示すように、導電体７８の上面上には、パッド電極１１の一部として機能し、かつストレージウェハ１０の上面上においてプローブ電極２１との接触面を有する導電体７９Ａが設けられる。導電体７９Ａは、例えば、無電解めっき成長法によって導電体７８上に成長した導電体７８に対する異種金属であり、ニッケル（Ｎｉ）、金（Ａｕ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、及び銀（Ａｇ）から選択される少なくとも１つの金属を含む。Ｘ方向に沿って並ぶ複数の導電体７８及び７９Ａの組は、１つのパッド群ＰｄＵを構成し、当該複数の組の各々に対応して設けられる導電体７７を介して、導電体７６に共通接続される。導電体７９Ａの上面は、例えば、絶縁体ＰＩの上面よりも上方（＋Ｚ方向）に位置し、導電体７８の上面よりも大きい面積を有する。また、導電体７９Ａは、絶縁体ＰＩよりも上方において、絶縁体ＰＩの上面と接触する部分を有する。すなわち、導電体７９Ａは、絶縁体ＰＩに対して上方に突出した部分を含む凸構造を有する。
　また、アライメントマーク１２は、導電体８０と、導電体８０の上面上に設けられる導電体８１Ａを含む。導電体８１Ａは、導電体７９Ａと同様、絶縁体ＰＩの上面よりも上方（＋Ｚ方向）に位置する上面を有し、導電体８１Ａの上面は、導電体７８の上面よりも大きい面積を有する。また、導電体８１Ａは、絶縁体ＰＩよりも上方において、絶縁体ＰＩの上面と接触する部分を有する。すなわち、導電体８１Ａは、絶縁体ＰＩに対して上方に突出した部分を含む凸構造を有する。
　以上のように構成することにより、プローブ電極２１に対して接触可能なパッド電極１１の上面の面積を大きくすることができる。これにより、タッチダウン処理の際のプローブ電極２１とパッド電極１１との間の位置合わせ精度に対する要求を緩和することができる。また、パッド電極１１とアライメントマーク１２を同等の構成とすることにより、パッド電極１１とアライメントマーク１２を同一の製造工程において設けることができる。このため、ストレージウェハ１０の製造負荷の増加を抑制できる。もっとも、パッド電極１１とアライメントマーク１２を同等の構成とすることは、必ずしも必要な訳ではなく、パッド電極１１とアライメントマーク１２について、サイズや形状、場合によっては、材質を変えることもできる。
　１．４．５　第５変形例
　また、上述の第１実施形態、並びに第１実施形態の第１変形例乃至第４変形例では、プローブ電極２１のうちパッド電極１１に接触する部分としてプローブピン９９が設けられる場合について説明したが、これに限られない。例えば、プローブ電極２１は、平板状の電極によってパッド電極１１と接触してもよい。
　図２５は、第１実施形態の第５変形例に係るパッドユニット及びアライメントマークに対応する構成の一例を示す断面図であり、第１実施形態の第４変形例における図２４に対応する。
　図２５に示すように、プローブ電極２１は、平板状の導電体９８を含むが、プローブピン９９を含まなくてもよい。
　第１実施形態の第４変形例において説明したように、パッド電極１１が絶縁体ＰＩに対して上方に突出している場合、プローブ電極２１がパッド電極１１と接触する際の絶縁体ＰＩとの干渉の制約が緩和される。これにより、プローブ電極２１のパッド電極１１に対する接触面積を広くすることが可能となる。このため、プローブ電極２１のパッド電極１１に対する接触部分をカンチレバー型のプローブピン９９から、平板状の導電体９８にすることができる。したがって、プローブ電極２１の構成を簡略化でき、プローブカード２０の設計負荷の増加を抑制できる。
　２．　第２実施形態
　次に、第２実施形態に係るストレージシステムについて説明する。
　第１実施形態では、ストレージウェハ１０をダイシングして複数のＮＡＮＤチップユニット１００を分離して使用する際にボンディングパッドとして用いられる導電体７８及び７９が冗長化される場合について説明した。第２実施形態では、パッド用コンタクトＰｄＣの直上に設けられる１つの導電体７８の上方に再配線層が設けられ、当該再配線層が冗長化された複数のパッド電極１１として機能する点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
　２．１　パッドユニット及びアライメントマークに対応する構成
　図２６は、第２実施形態に係るパッドユニット及びアライメントマークに対応する構成の一例であり、第１実施形態における図１２に対応する。
　図２６に示すように、導電体７４の上面上には、コンタクトとして機能する導電体７５Ａが設けられる。導電体７５Ａの上面上には、例えばアルミニウム（Ａｌ）を含む導電体７８が設けられる。上述の通り、導電体７８は、ＮＡＮＤチップユニット１００をストレージウェハ１０から切り出して使用する場合にはボンディングワイヤと接合されるボンディングパッドである。導電体７５Ａは、配線１５として機能する導電体（図１２における導電体７６）を介することなく、導電体７８と接続される。
　導電体７８の上面上には、再配線層として、導電体８３のバリアメタルとして機能する導電体８２を介して導電体８３が設けられる。導電体８３は、例えば銅（Ｃｕ）を含む。導電体８２及び８３は、導電体７８と接してＺ方向に延びるコンタクト部分と、当該コンタクト部分の上部においてＹ方向に延びてパッドユニットＰｄＵ及び配線１５として機能する配線部分と、を含む。
　導電体８２及び８３は、例えば、ダマシン法によって設けられる。より具体的には、絶縁体ＩＮＳ＿Ｕ及び導電体７８上に絶縁体ＰＩが設けられた後、絶縁体ＰＩのうち再配線層として機能する予定の領域をエッチングして導電体７８を露出させる。そして、エッチングされた領域に導電体８２が設けられた後、当該領域の残りの部分を埋め込むように導電体８３が設けられる。このため、導電体８３の側面は、コンタクト部分に加え、配線部分においても、導電体８２に接する。
　導電体８３の上面上には、上方から見て導電体８３をＹ方向に沿ってｎ個に分割するように、絶縁体ＰＩａが設けられる。これにより、導電体８３は、ストレージウェハ１０の上面上においてプローブ電極２１と接触可能なｎ個の部分を有し、当該ｎ個の部分が、互いに電気的に接続されたｎ個のパッド電極１１＿１～１１＿ｎ（すなわち、パッドユニットＰｄＵ）として機能する。
　アライメントマーク１２は、例えば、絶縁体ＩＮＳ＿Ｕの上面上において、パッド電極１１と同等の構成を有するように形成される。より具体的には、絶縁体ＩＮＳ＿Ｕの上面上には、導電体８０が設けられる。導電体８０は、例えば、アルミニウム（Ａｌ）を含む。導電体８０の上面上には、バリアメタルとして機能する導電体８４を介して導電体８５が設けられる。導電体８５は、例えば銅（Ｃｕ）を含む。導電体８４及び８５は、導電体８０と接するコンタクト部分と、当該コンタクト部分の上部において周囲の絶縁体ＰＩ及びＰＩａから区別して視認可能な部分と、を含む。導電体８４及び８５は、例えば、ダマシン法によって導電体８２及び８３と同一の工程において設けられる。導電体８４及び８５は、絶縁体ＰＩによって、ストレージウェハ１０に設けられる他の導電体から電気的に切断される。
　２．２　本実施形態に係る効果
　第２実施形態によれば、配線１５及びパッドユニットＰｄＵは、導電体７８の上方に再配線されることによって設けられる。これにより、配線１５を導電体７８とメモリセルアレイＭＣＡとの間に設ける工程、及び当該配線１５に電気的に接続されたｎ個の導電体７８を設ける工程を実行することなく、パッドユニットＰｄＵを設けることができる。このため、導電体７８を設けるまでの工程を、ストレージウェハ１０をウェハ単位で使用する本実施形態と、ＮＡＮＤチップユニット１００単位で切り出して使用する場合と、で一致させることができる。したがって、ストレージウェハ１０の製造負荷の増加を抑制できる。
　また、導電体７８の上方に再配線層を設けることにより、パッド電極１１の配置の自由度を高めることができる。
　より具体的には、例えば、複数のＮＡＮＤチップユニット１００の各々に設けられた導電体７８を、再配線層によって電気的に接続してもよい。これにより、複数のＮＡＮＤチップユニット１００に対して同一の情報が伝送される複数の伝送路を１つに統合することができる。このため、ストレージウェハ１０上のパッド電極１１の数を低減することができると共に、プローブカード２０上のプローブ電極２１の数を低減することができる。
　また、例えば、パッド電極１１を導電体７８の位置から再配置することにより、或るＮＡＮＤコントローラチップ２００と電気的に接続される複数のパッド電極１１を、上方から見て、当該ＮＡＮＤコントローラチップ２００の近傍に集中させてもよい。これにより、当該ＮＡＮＤコントローラチップ２００と電気的に接続されるプローブ電極２１を、上方から見て、当該ＮＡＮＤコントローラチップ２００の近傍に集中させることができる。このため、ＮＡＮＤコントローラチップ２００とプローブ電極２１との間の配線長を短くすることができ、当該配線間の信号のタイミングずれを小さくすることができると共に、プローブカード２０内の当該配線の設計負荷の増加を抑制できる。
　また、例えば、パッド電極１１を再配置することにより、ストレージウェハ１０上に、パッド電極１１を等間隔に配置してもよい。これにより、プローブカード２０上のプローブ電極２１についても等間隔に配置することができる。このため、プローブ電極２１間の干渉に対する制約を緩和することができ、プローブカード２０の設計負荷を低減できる。
　２．３　変形例
　なお、上述の第２実施形態は、種々の変形が可能である。以下に示す複数の変形例では、第２実施形態と同等の構成及び動作についてはその説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
　２．４．１　第１変形例
　上述の第２実施形態では、ダマシン法によって再配線層が設けられる場合について説明したが、これに限られない。例えば、ボンディングパッドとしての導電体７８上に設けられた導電体をエッチングすることによって、再配線層が設けられてもよい。
　図２７は、第２実施形態の第１変形例に係るパッドユニット及びアライメントマークに対応する構成の一例であり、第２実施形態における図２６に対応する。
　図２７に示すように、導電体７８の上面上にバリアメタルとして機能する導電体８２Ａが設けられ、導電体８２Ａの上面上に導電体８３Ａが設けられる。導電体８３Ａは、例えば銅（Ｃｕ）を含む。導電体８２Ａ及び８３Ａは、導電体７８と接してＺ方向に延びるコンタクト部分と、当該コンタクト部分の上部においてＹ方向に延びてパッドユニットＰｄＵ及び配線１５として機能する配線部分と、を含む。
　導電体８２Ａ及び８３Ａは、例えば、エッチングによって再配線として適切な形状に加工される。より具体的には、絶縁体ＩＮＳ＿Ｕ及び導電体７８上に、導電体８２Ａ及び８３Ａのコンタクト部分が設けられる予定の高さまで絶縁体ＰＩが設けられる。その後、絶縁体ＰＩのうち当該コンタクト部分が設けられる予定の領域がエッチングされて導電体７８が露出する。続いて、導電体７８及び絶縁体ＰＩの上面上に、全面にわたって導電体８２Ａが設けられ、導電体８２Ａの上面上に導電体８３Ａが設けられる。導電体８３Ａは、配線部分が設けられる予定の高さまで設けられる。そして、導電体８２Ａ及び８３Ａが、再配線層として適切な形状にエッチングされ、当該エッチングされた領域が絶縁体ＰＩによって埋め込まれる。このため、導電体８３Ａの側面は、コンタクト部分では導電体８２Ａに接するが、配線部分では絶縁体ＰＩに接する。
　アライメントマーク１２は、例えば、絶縁体ＩＮＳ＿Ｕの上面上において、パッド電極１１と同等の構成を有するように形成される。より具体的には、絶縁体ＩＮＳ＿Ｕの上面上には、導電体８０が設けられる。導電体８０の上面上にバリアメタルとして機能する導電体８４Ａが設けられ、導電体８４Ａの上面上に導電体８５Ａが設けられる。導電体８５Ａは、例えば銅（Ｃｕ）を含む。導電体８４Ａ及び８５Ａは、導電体８０と接するコンタクト部分と、当該コンタクト部分の上部において周囲の絶縁体ＰＩ及びＰＩａから区別して視認可能な部分と、を含む。導電体８４Ａ及び８５Ａは、例えば、導電体８２Ａ及び８３Ａと同一の工程において設けられる。導電体８４Ａ及び８５Ａは、絶縁体ＰＩによって、ストレージウェハ１０に設けられる他の導電体から電気的に切断される。
　以上のような構成によっても、第２実施形態と同様に、導電体７８の上方に配線１５及びパッドユニットＰｄＵを設けることができる。このため、第２実施形態と同等の効果を奏することができる。
　２．４．２　第２変形例
　また、上述の第２実施形態の第１変形例では、導電体８２Ａ及び８３Ａが導電体７８と接触するコンタクト部と、当該コンタクト部の上方においてパッドユニットＰｄＵ及び配線１５として機能する配線部と、を含む場合について説明したが、これに限られない。例えば、導電体７８の上面上に、無電解めっき成長法によって導電体７８と異なる導電体が設けられた後、配線部に対応する導電体が設けられてもよい。
　図２８は、第２実施形態の第２変形例に係るパッドユニット及びアライメントマークに対応する構成の一例であり、第２実施形態の第１変形例における図２７に対応する。
　図２８に示すように、導電体７８の上面上には、導電体８６が設けられる。導電体８６は、無電解めっき成長法によって導電体７８上に成長した、導電体７８に対する異種金属であり、例えば、ニッケル（Ｎｉ）、金（Ａｕ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、及び銀（Ａｇ）から選択される少なくとも１つの金属を含む。
　導電体８６の上面上には、バリアメタルとして機能する導電体８２Ｂが設けられ、導電体８２Ｂの上面上には、導電体８３Ｂが設けられる。導電体８３Ｂは、例えば銅（Ｃｕ）を含む。導電体８２Ｂ及び８３Ｂは、第２実施形態の第１変形例における導電体８２Ａ及び８３Ａの配線部と同等の構成及び製造方法であるため、その説明を省略する。
　アライメントマーク１２は、例えば、絶縁体ＩＮＳ＿Ｕの上面上において、パッド電極１１と同等の構成を有するように形成される。より具体的には、絶縁体ＩＮＳ＿Ｕの上面上には、導電体８０が設けられ、導電体８０の上面上に導電体８７が設けられる。導電体８７は、例えば、ニッケル（Ｎｉ）、金（Ａｕ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、及び銀（Ａｇ）から選択される少なくとも１つの金属を含み、導電体８６と同等の材料を含む。導電体８６の上面上にバリアメタルとして機能する導電体８４Ｂが設けられ、導電体８４Ｂの上面上には導電体８５Ｂが設けられる。導電体８５Ｂは、例えば銅（Ｃｕ）を含む。導電体８４Ｂ及び８５Ｂは、第２実施形態の第１変形例における導電体８４Ａ及び８５Ａの配線部と同等の構成及び製造方法であるため、その説明を省略する。
　以上のような構成によっても、第２実施形態及び第２実施形態の第１変形例と同様に、導電体７８の上方に配線１５及びパッドユニットＰｄＵを設けることができる。このため、第２実施形態及び第２実施形態の第１変形例と同等の効果を奏することができる。
　２．４．３　第３変形例
　上述の第２実施形態、並びに第２実施形態の第１変形例及び第２変形例では、パッドユニットＰｄＵ及び配線１５として機能する導電体８３の上面上に、当該導電体８３の露出面をｎ個に分割する絶縁体ＰＩａが設けられる場合について説明したが、これに限られない。例えば、導電体８３のうちストレージウェハ１０の上面に達する面は、絶縁体ＰＩａによってｎ個の部分に分割されなくてもよい。
　図２９は、第２実施形態の第３変形例に係るパッドユニット及びアライメントマークに対応する構成の一例であり、第２実施形態における図２６に対応する。
　図２９に示すように、導電体８３は、Ｙ方向に沿って延び、上面がストレージウェハ１０の上面に達する面を有し、絶縁体ＰＩａによって当該面がＹ方向に沿って分割されない。
　以上のように構成することにより、パッドユニットＰｄＵは、ｎ個に分割された複数のパッド電極１１＿１～１１＿ｎではなく、Ｙ方向に沿って延びる１個のパッド電極１１ｓとなる。これにより、パッドユニットＰｄＵの面積を大きくすることができ、タッチダウン処理の際にプローブ電極２１と接触させる位置の自由度を増やすことができる。
　なお、上述の例では、プローブ管理テーブル３３５によって、パッド群ＰｄＧ毎のプローブ数が管理される場合について説明したが、第２実施形態の第２変形例においては、これに限られない。例えば、プローブ管理テーブル３３５は、パッド群ＰｄＧ単位ではなく、ストレージウェハ１０単位でプローブ数を記憶してもよい。この場合、プローバ３は、当該ストレージウェハ１０単位のプローブ数に応じて、プローブ電極２１と接触させるパッド電極１１ｓの位置をＹ方向に沿って連続的に変化させてもよい。すなわち、プローバ３は、パッド電極１１ｓ上のプローブ電極２１との接触位置を、タッチダウン処理が実行されるたびに異ならせてもよい。
　３．　第３実施形態
　次に、第３実施形態に係るストレージシステムについて説明する。
　第３実施形態では、第２実施形態において説明した再配線層を含む構成によって、ストレージウェハ１０上に再配置される複数のパッド電極１１の具体例が示される。以下の説明では、ＮＡＮＤチップユニット１００上に形成された、アルミニウム（Ａｌ）を含むパッド電極１１と、パッド電極１１の上方に再配線層を介して形成されたパッド電極１１Ｒと、を必要に応じて区別する。
　３．１　再配置されたパッド電極の構成
　図３０は、第３実施形態に係る再配置されたパッド電極の構成の一例を示す模式図である。図３０では、１つのＮＡＮＤコントローラチップ２００と、ストレージウェハ１０との間の接続関係の一部が模式的に示される。図３１は、第３実施形態に係る再配置されたパッド電極と、再配置される前のパッド電極との位置関係の一例を示す上面図である。図３１は、図３０に対応し、ストレージウェハ１０を上方から見た場合の再配置前後におけるパッド電極の位置の変化を示す。図３０及び図３１では、層間絶縁膜が適宜省略されて示される。なお、図３０及び図３１では、説明の便宜上、ダイシングライン１３及びエッジシール１４が、対応するＮＡＮＤチップユニット１００内の複数のパッド電極１１を囲む１つの実線の矩形として示される。
　図３０及び図３１に示すように、ストレージウェハ１０に含まれる複数のＮＡＮＤチップユニット１００の組（チップセットＣＳ）が、プローブカード２０及びプローブ電極２１を介して、対応する１つのＮＡＮＤコントローラチップ２００に接続される。複数のＮＡＮＤチップユニット１００の各々は、例えば、複数のパッド電極１１ｐ及び複数のパッド電極１１ｑを含む。図３０及び図３１の例では、チップセットＣＳは、８個のＮＡＮＤチップユニット１００を含む。また、図３０及び図３１の例では、チップセットＣＳ内の８個のＮＡＮＤチップユニット１００の各々は、２個のパッド電極１１ｐを含む。
　パッド電極１１ｐは、再配線層ＲＤＬを介して、領域ＰｄＲ内に再配置されたパッド電極１１Ｒｐに接続されるパッド電極である。再配線層ＲＤＬは、ＮＡＮＤチップユニット１００（のダイシングライン１３及びエッジシール１４）を跨いで形成され得る。つまり、再配線層ＲＤＬは、ダイシングライン１３と交差するように形成され得る。パッド電極１１ｐは、例えば、電源電圧の印加に使用される。パッド電極１１ｑは、再配線層（図示せず）を介して、領域ＰｄＲ外に再配置されたパッド電極（図示せず）に接続されるパッド電極である。パッド電極１１ｑは、例えば、各種制御信号の入出力に使用される。隣り合う２つのパッド電極１１は、例えば、平面視においてピッチｐ１だけ離れて配置される。ピッチｐ１は、例えば、３０マイクロメートルである。第３実施形態では、パッド電極１１ｐ及び１１ｑのうち、パッド電極１１ｐについて主に説明する。
　領域ＰｄＲは、対応するＮＡＮＤコントローラチップ２００の直下に位置し、チップセットＣＳ全体を含む領域より小さい。領域ＰｄＲは、例えば、平面視において、チップセットＣＳ全体を含む領域に含まれ、かつ対応するＮＡＮＤコントローラチップ２００を含む。すなわち、領域ＰｄＲ内に再配置されたパッド電極１１Ｒｐは、平面視において、再配置される前のパッド電極１１ｐよりもＮＡＮＤコントローラチップ２００に近い。
　複数のパッド電極１１Ｒｐは、例えば、領域ＰｄＲ内に２次元に広がるように再配置される。図３０の例では、隣り合う２つのパッド電極１１Ｒｐが、Ｘ方向にピッチｐ２だけ離れ、Ｘ方向に交差する方向にピッチｐ３だけ離れて配置される場合が示される。ピッチｐ２及びｐ３は、ピッチｐ１より長い（ｐ２＞ｐ１、ｐ３＞ｐ１）。ピッチｐ２及びｐ３は、例えば、１００マイクロメートルより長いことが望ましい。ピッチｐ２及びｐ３は、例えば、２００マイクロメートルより長いことが、より望ましい。また、平面視において、パッド電極１１Ｒｐの面積は、パッド電極１１ｐの面積より広い。
　図３２は、図３１における領域ＸＸＸＩＩの主要な要素の配置をＹ方向に沿って見た側面図であり、第３実施形態に係る再配置されたパッド電極を含む構成の一例を示す。このため、図３２では、説明の便宜上、各種要素が同一紙面上に表されるが、図３２に図示される各種要素は、Ｙ方向に沿って同一の位置であるとは限らない。図３２のうち、半導体基板７０からパッド電極１１ｐ及び１１ｑに対応する導電体７８までの構成は、第１実施形態における図１１と同等であるため、説明を省略する。なお、Ｘ方向に沿って並ぶ複数の導電体７８は、Ｘ方向に沿って、ピッチｐ１だけ離れて隣り合う。
　図３２に示すように、複数の導電体７８の各々の上面上には、再配線層ＲＤＬとして使用される導電体８８が設けられる。複数の導電体８８の各々は、例えば、Ｙ方向に沿って延びる導電体８８＿１、及びＸ方向に沿って延びる導電体８８＿２を含む。このように、導電体８８は、互いに異なる方向に延びる部分を有する少なくとも２層の構造を有する。
　導電体８８＿１は、２層の再配線層ＲＤＬのうち下層の再配線層ＲＤＬとして使用される。導電体８８＿１の膜厚は、ほぼ一定である。また、導電体８８＿１は、ＣＭＰ（Chemical mechanical polishing）によって平坦化されない。このため、図３２には明示されていないが、導電体８８＿１のうち、導電体７８との接触部分は、Ｙ方向に沿って延びる部分に対して、窪んだ形状を有し得る。導電体８８＿１は、導電体８８＿１ａ、導電体８８＿１ｂ、及び導電体８８＿１ｃを含む。
　導電体８８＿１ａは、導電体８８＿１ｂのシード層として使用される。導電体８８＿１ａは、例えばチタン銅（ＴｉＣｕ）を含む。導電体８８＿１ａは、導電体７８と接する第１部分と、当該第１部分の上方においてＹ方向に沿って延びる第２部分と、当該第１部分及び当該第２部分の間を接続する第３部分と、を含む。
　絶縁体ＩＮＳ＿Ｕの上面上において、導電体７８の側面、導電体８８＿１ａの第１部分の側面、及び導電体８８＿１ａの第３部分の下面に接するように、酸化膜ＩＮＳ＿Ｔが設けられる。
　酸化膜ＩＮＳ＿Ｔの上面上において、導電体８８＿１ａの第３部分の側面、及び導電体８８＿１ａの第２部分の下面に接するように、有機膜ＰＩ１が設けられる。有機膜ＰＩ１は、パッシベーション層として使用される。有機膜ＰＩ１は、例えばポリイミドを含む。
　導電体８８＿１ｂは、下層の再配線層ＲＤＬの主要配線部分として使用される。導電体８８＿１ｂは、例えば銅（Ｃｕ）を含む。導電体８８＿１ｂの下面は、対応する導電体８８＿１ａの上面に接する。なお、導電体８８＿１ｂの下面は、ＸＹ平面に沿った端部において、導電体８８＿１ａと接していない部分を有し得る。
　導電体８８＿１ｃは、導電体８８＿１ｂの保護層として使用される。導電体８８＿１ｃは、例えばニッケル（Ｎｉ）を含む。導電体８８＿１ｃの下面は、対応する導電体８８＿１ｂの上面に接する。導電体８８＿１ｃの上面は、対応する導電体８８＿２の下面に接する部分を有する。
　導電体８８＿２は、２層の再配線層ＲＤＬのうち上層の再配線層ＲＤＬとして使用される。導電体８８＿２の各々の膜厚は、ほぼ一定である。また、導電体８８＿２は、ＣＭＰによって平坦化されない。このため、導電体８８＿１と同様に、導電体８８＿２のうち、導電体８８＿１との接触部分は、Ｘ方向に沿って延びる部分に対して、窪んだ形状を有し得る。導電体８８＿２は、導電体８８＿２ａ、導電体８８＿２ｂ、及び導電体８８＿２ｃを含む。
　導電体８８＿２ａは、導電体８８＿２ｂのシード層として使用される。導電体８８＿２ａは、例えばチタン銅（ＴｉＣｕ）を含む。導電体８８＿２ａは、導電体８８＿１ｃと接する第１部分と、当該第１部分の上方においてＸ方向に沿って延びる第２部分と、当該第１部分及び当該第２部分の間を接続する第３部分と、を含む。
　有機膜ＰＩ１の上面上において、導電体８８＿１ａの第２部分の側面、導電体８８＿１ｂの側面、導電体８８＿１ｃの側面、導電体８８＿２ａの第１部分の側面、及び導電体８８＿２ａの第３部分の下面に接するように、有機膜ＰＩ２が設けられる。有機膜ＰＩ２は、パッシベーション層として使用される。有機膜ＰＩ２は、例えばポリイミドを含む。
　有機膜ＰＩ２の上面上において、導電体８８＿２ａの第３部分の側面、及び導電体８８＿２ａの第２部分の下面に接するように、有機膜ＰＩ３が設けられる。有機膜ＰＩ３は、パッシベーション層として使用される。有機膜ＰＩ３は、例えばポリイミドを含む。
　導電体８８＿２ｂは、下層の再配線層ＲＤＬの主要配線部分として使用される。導電体８８＿２ｂは、例えば銅（Ｃｕ）を含む。導電体８８＿２ｂの下面は、対応する導電体８８＿２ａの上面に接する。なお、導電体８８＿２ｂの下面は、ＸＹ平面に沿った端部において、導電体８８＿２ａと接していない部分を有し得る。
　導電体８８＿２ｃは、導電体８８＿２ｂの保護層として使用される。導電体８８＿２ｃは、例えばニッケル（Ｎｉ）を含む。導電体８８＿２ｃの下面は、対応する導電体８８＿２ｂの上面に接する。導電体８８＿２ｃの上面は、対応する導電体８９の下面に接する部分を有する。
　導電体８９は、パッド電極１１Ｒｐとして使用される。導電体８９の上面は、中央部が周縁部に対して窪んだ形状を有し得る。導電体８９は、導電体８９ａ、導電体８９ｂ、及び導電体８９ｃを含む。
　導電体８９ａは、導電体８９ｂのシード層として使用される。導電体８９ａは、例えばチタン銅（ＴｉＣｕ）を含む。導電体８９ａは、導電体８８＿２ｃと接する第１部分と、当該第１部分と接続され、当該第１部分の上方においてＸＹ平面上に広がる第２部分と、を含む。
　有機膜ＰＩ３の上面上において、導電体８８＿２ａの第２部分の側面、導電体８８＿２ｂの側面、導電体８８＿２ｃの側面、導電体８９ａの第１部分の側面、及び導電体８９ａの第２部分の下面に接するように、有機膜ＰＩ４が設けられる。有機膜ＰＩ４は、パッシベーション層として使用される。有機膜ＰＩ４は、例えばポリイミドを含む。
　導電体８９ｂは、パッド電極１１Ｒｐの主要部分として使用される。導電体８９ｂは、例えばニッケル（Ｎｉ）を含む。導電体８９ｂの下面は、対応する導電体８９ａの上面に接する。なお、導電体８９ｂの下面は、ＸＹ平面に沿った端部において、導電体８９ａと接していない部分を有し得る。
　導電体８９ｃは、導電体８９ｂの保護層として使用される。導電体８９ｃは、例えば金（Ａｕ）を含む。導電体８９ｃの下面は、対応する導電体８９ｂの上面に接する。導電体８９ｃの上面は、プローブ電極２１と接触させるために、有機膜ＰＩ４の上方に位置する。
　なお、図３２では、説明の便宜上、導電体７８及び導電体８９が同一のＸＺ平面内に位置するように図示されるが、実際には、導電体８９は、導電体７８の直上には設けられない。これは、導電体８８＿１のうち導電体７８の直上に位置する部分が、窪んだ形状を有することに起因して、導電体８９が有機膜ＰＩ４よりも下方に窪んでしまうことを回避するためである。
　３．２　本実施形態に係る効果
　第３実施形態によれば、再配置前のパッド電極１１と、再配置後のパッド電極１１Ｒとは、少なくとも２層の再配線層ＲＤＬによって接続される。これにより、パッド電極１１Ｒを、パッド電極１１に対して、ＸＹ平面内の所望の位置に配置させることができる。
　具体的には、隣り合うパッド電極１１Ｒ間のピッチｐ２及びｐ３が、隣り合うパッド電極１１間のピッチｐ１よりも長い距離となるように配置させることができる。これにより、再配置されたパッド電極１１Ｒｐに接触させるプローブ電極２１のアライメント処理における位置合わせの負荷を低減することができる。
　また、パッド電極１１ｐは、ダイシングライン１３と交差する再配線層ＲＤＬを介して、当該ダイシングラインを挟むように配置されたパッド電極１１Ｒｐに接続される。これにより、ＮＡＮＤチップユニット１００毎に点在する複数のパッド電極１１ｐを、チップセットＣＳを囲む領域よりも狭く、かつＮＡＮＤコントローラチップ２００の直下の領域ＰｄＲ内の複数のパッド電極１１Ｒｐに集約させることができる。このため、プローブ電極２１とＮＡＮＤコントローラチップ２００との間の配線の長さを、領域ＰｄＲ外のパッド電極を使用する場合よりも短くすることができる。このため、プローブカード２０における配線の設計負荷を軽減できる。
　３．３　変形例
　なお、上述の第３実施形態は、種々の変形が可能である。
　３．３．１　第１変形例
　上述の第３実施形態では、各ＮＡＮＤチップユニット１００内のパッド電極１１ｐに個別のパッド電極１１Ｒｐが割り当てられる場合について説明したが、これに限られない。例えば、パッド電極１１Ｒｐは、ＮＡＮＤチップユニット１００間で共有されてもよい。
　図３３は、第３実施形態の第１変形例に係る再配置されたパッド電極と、再配置される前のパッド電極との位置関係の一例を示す上面図である。図３３の例では、チップセットＣＳ内の８個のＮＡＮＤチップユニット１００の各々が２個のパッド電極１１ｐを含む場合が示される。
　図３３に示すように、領域ＰｄＲ内には、チップセットＣＳ内の１６個のパッド電極１１ｐに対して、４個のパッド電極１１Ｒｐが割り当てられる。すなわち、１個のパッド電極１１Ｒｐは、少なくとも１つの再配線層ＲＤＬを介して、互いに異なるＮＡＮＤチップユニット１００内の４個のパッド電極１１ｐに共通接続される。
　パッド電極１１Ｒｐに共通接続される複数のパッド電極１１ｐは、互いに異なる再配線層ＲＤＬを介してパッド電極１１Ｒｐに接続されてもよい。すなわち、１つのパッド電極Ｒｐと複数のパッド電極１１ｐとを接続する再配線層ＲＤＬは、２つ以上でもよい。
　また、あるパッド電極１１ｐは、再配線層ＲＤＬを介することなく（例えば、パッド電極１１ｐと同じレイヤに形成される配線層ＤＬを介して）他のパッド電極１１ｐに接続されてもよい。そして、当該あるパッド電極１１ｐは、当該他のパッド電極１１ｐに接続された再配線層ＲＤＬを介して、パッド電極１１Ｒｐに接続されてもよい。
　以上のような構成によれば、複数のＮＡＮＤチップユニット１００に対して共通の信号又は電圧が供給される場合、当該共通の信号又は電圧を供給するためのパッド電極１１Ｒｐの数を低減することができる。これにより、パッド電極１１Ｒｐ間のピッチのマージンをより大きく取ることができる。このため、アライメント処理における位置合わせの負荷を低減することができる。
　３．３．２　第２変形例
　上述の第３実施形態及び第３実施形態の第１変形例では、１つのパッド電極１１ｐに接続されるパッド電極１１Ｒｐが１つである場合について説明したが、これに限られない。例えば、１つのパッド電極１１ｐに複数のパッド電極１１Ｒｐが設けられてもよい。
　図３４は、第３実施形態の第２変形例に係る再配置されたパッド電極と、再配置される前のパッド電極との位置関係の一例を示す上面図である。図３４の例では、チップセットＣＳ内の８個のＮＡＮＤチップユニット１００の各々が１個のパッド電極１１ｐを含む場合が示される。
　図３４に示すように、領域ＰｄＲ内には、チップセットＣＳ内の８個のパッド電極１１ｐに対して、１６個のパッド電極１１Ｒｐが割り当てられる。すなわち、１個のパッド電極１１ｐは、再配線層ＲＤＬを介して、２個のパッド電極１１Ｒｐに共通接続される。
　以上のような構成によれば、第１実施形態及び第２実施形態において説明したように、プローブ電極２１と接触させるパッド電極１１Ｒｐを冗長化させることができる。これにより、１つ目のパッド電極１１Ｒｐがタッチダウン処理によって使用不能になった場合にも、２つ目のパッド電極１１Ｒｐを使用することでＮＡＮＤチップユニット１００とＮＡＮＤコントローラチップ２００との間を接続することができる。なお、図３４では１個のパッド電極１１ｐに対して２個のパッド電極１１Ｒｐが設けられる場合について説明したが、これに限らず、３個以上のパッド電極１１Ｒｐが設けられてもよい。また、パッド電極１１ｑに対しても、複数個のパッド電極１１Ｒが設けられてもよい。パッド電極１１ｑに対して設けられるパッド電極１１Ｒの数は、パッド電極１１ｐに対して設けられるパッド電極１１Ｒｐの数と異なっていてもよい。
　４．　その他
　なお、上述の第１実施形態乃至第３実施形態、並びに各種変形例では、固定されたプローブカード２０に対してストレージウェハ１０を移動させることによって、ＮＡＮＤコントローラチップ２００とＮＡＮＤチップユニット１００とを接続する場合について説明したが、これに限られない。例えば、固定されたストレージウェハ１０に対してプローブカード２０を移動させてもよいし、ストレージウェハ１０及びプローブカード２０のいずれも移動可能な駆動制御系３２を有していてもよい。
　また、上述の第１実施形態乃至第３実施形態、並びに各種変形例では、プローブ管理テーブル３３５は、インタフェース制御系３３に記憶される場合について説明したが、これに限られない。例えば、プローブ管理テーブル３３５は、適宜ストレージウェハ１０内に記憶されてもよいし、ホスト機器２によって管理されてもよい。
　また、上述の第１実施形態乃至第３実施形態、並びに各種変形例では、ストレージシステム１内に１台のプローバ３が設けられる場合について説明したが、ストレージシステム１内には、複数台のプローバ３が設けられてもよい。この場合、プローブ管理テーブル３３５には、当該複数台のプローバ３のいずれを用いたかに依らない、ストレージウェハ１０に関して実行された全てのプローブ数が集約されて記憶されることが望ましい。このため、プローブ管理テーブル３３５は、複数のプローバ３を制御し得る機器（例えば、ホスト機器２）によって管理されてもよい。
　また、上述の第１実施形態乃至第３実施形態、並びに各種変形例では、ストレージウェハ１０は、２つのウェハＬＷ及びＵＷの貼り合わせによって設けられる場合について説明したが、これに限られない。例えば、ストレージウェハ１０内の複数のＮＡＮＤチップユニット１００は、１つのウェハ上に設けられてもよい。この場合、メモリセルアレイＭＣＡは、基板上に接して設けられてもよく、基板に接することなく基板の上方に設けられてもよい。メモリセルアレイＭＣＡが基板上に接して設けられる場合、周辺回路ＰＥＲＩはメモリセルアレイＭＣＡの周囲の基板上に設けることができる。また、メモリセルアレイＭＣＡが基板の上方に設けられる場合、周辺回路ＰＥＲＩは、メモリセルアレイＭＣＡの下方の基板上に設けることができる。
　また、上述の第１実施形態乃至第３実施形態、並びに各種変形例では、ストレージウェハ１０に設けられた半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合について説明したが、これに限られない。例えば、ストレージウェハ１０に設けられた半導体記憶装置は、ＮＯＲ型であってもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (28)

  1. 　互いに電気的に接続された第１部分及び第２部分を含む第１パッド電極と、前記第１パッド電極に電気的に接続された第１メモリセルアレイと、を含む第１メモリチップユニットを含む第１ウェハと、
    　前記第１ウェハを保持可能であり、保持した前記第１ウェハの前記第１メモリセルアレイに読み書きを行うプローバと、
    を備え、
    　前記プローバは、
    　　保持した前記第１ウェハの前記第１パッド電極に接触可能な第１プローブ電極と、前記第１プローブ電極に電気的に接続され、前記第１プローブ電極を介して前記第１メモリセルアレイに読み書き可能な第１メモリコントローラと、を含むプローブカードと、
    　　保持した前記第１ウェハの前記第１パッド電極と前記第１プローブ電極とを接触させるために、前記プローブカード又は保持した前記第１ウェハを移動させる移動機構と、を含み、
    　　前記移動機構は、前記第１プローブ電極を、前記第１パッド電極の前記第１部分と接触させ、前記第１パッド電極の前記第２部分とは接触させない第１動作と、前記第１プローブ電極を、前記第１パッド電極の前記第１部分とは接触させず、前記第１パッド電極の前記第２部分と接触させる第２動作と、を実行可能である、
    　ストレージシステム。
  2. 　前記移動機構は、
    　　第１条件を満たさない場合、前記第１動作を実行し、
    　　前記第１条件を満たす場合、前記第２動作を実行する
    　ように構成された、
    　請求項１記載のストレージシステム。
  3. 　前記第１条件は、前記第１プローブ電極と前記第１パッド電極の前記第１部分との接触回数が、第１閾値以上であることを含む、
    　請求項２記載のストレージシステム。
  4. 　前記第１条件は、前記第１メモリコントローラが前記第１メモリチップユニットからのデータの誤り訂正処理に失敗したことを含む、
    　請求項２記載のストレージシステム。
  5. 　前記第１条件は、前記第１メモリチップユニットが前記第１メモリコントローラからのデータの誤り訂正処理に失敗したことを含む、
    　請求項２記載のストレージシステム。
  6. 　前記第１メモリチップユニットは、前記第１パッド電極の前記第１部分と前記第２部分とに共通接続されたラッチ回路を含む、
    　請求項１記載のストレージシステム。
  7. 　前記ストレージシステムは、第２ウェハを更に備え、
    　前記移動機構は、前記第１プローブ電極と前記第２ウェハとを接触させる第３動作を更に実行可能である、
    　請求項３記載のストレージシステム。
  8. 　前記移動機構は、第２条件を満たす場合、前記第３動作を実行した後、前記第１動作又は第２動作を実行するように構成された、
    　請求項７記載のストレージシステム。
  9. 　前記第２条件は、前記第１プローブ電極と前記第１ウェハと接触回数が、前記第１閾値より大きい第２閾値以上であることを含む、
    　請求項８記載のストレージシステム。
  10. 　前記第１ウェハは、互いに電気的に接続された第１部分及び第２部分を含む第２パッド電極と、前記第２パッド電極に電気的に接続された第２メモリセルアレイと、を含む第２メモリチップユニットを更に含み、
    　前記プローブカードは、前記第１メモリコントローラに電気的に接続された第２プローブ電極を更に含み、
    　前記第１動作は、前記第２プローブ電極と前記第２パッド電極の前記第１部分とを接触させることを更に含み、
    　前記第２動作は、前記第２プローブ電極と前記第２パッド電極の前記第２部分とを接触させることを更に含む、
    　請求項１記載のストレージシステム。
  11. 　前記第１ウェハは、互いに電気的に接続された第１部分及び第２部分を含む第３パッド電極と、前記第３パッド電極に電気的に接続された第３メモリセルアレイと、を含む第３メモリチップユニットを更に含み、
    　前記プローブカードは、第３プローブ電極と、前記第３プローブ電極と電気的に接続された第２メモリコントローラを更に含み、
    　前記第１動作は、前記第３プローブ電極と前記第３パッド電極の前記第１部分とを接触させることを更に含み、
    　前記第２動作は、前記第３プローブ電極と前記第３パッド電極の前記第２部分とを接触させることを更に含む、
    　請求項１記載のストレージシステム。
  12. 　前記第１パッド電極は、前記第１ウェハが前記プローバに設置された状態において、前記第１ウェハから前記プローブカードに向かって凸な形状を有し、
    　前記第１プローブ電極のうち前記プローバに設置された前記第１ウェハと対向する部分は、平板状の形状を有する、
    　請求項１記載のストレージシステム。
  13. 　メモリチップユニットを備えるウェハであって、
    　前記メモリチップユニットは、
    　　基板の上方において第１方向に積層された複数の第１導電体層と、前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、前記複数の第１導電体層と前記第１半導体層との間に設けられた第１電荷蓄積層と、を含むメモリ構造体と、
    　　前記メモリ構造体の上方において互いに電気的に絶縁して設けられた第１配線層及び第２配線層と、
    　　前記第１配線層の第１部分の上面上に設けられた第２導電体層と、
    　　前記第１配線層の第２部分の上面上に設けられた第３導電体層と、
    　　前記第２配線層の第１部分の上面上に設けられた第４導電体層と、
    　　前記第２配線層の第２部分の上面上に設けられた第５導電体層と、
    　を備え、
    　前記第２導電体層、前記第３導電体層、前記第４導電体層、及び前記第５導電体層は、アルミニウム（Ａｌ）を含み、
    　前記基板に平行な面内において、前記第２導電体層に対する前記第４導電体層の相対的位置は、前記第３導電体層に対する前記第５導電体層の相対的位置と一致する、
    　ウェハ。
  14. 　前記第２導電体層と前記第３導電体層とが並ぶ方向は、前記第４導電体層と前記第５導電体層とが並ぶ方向と平行であり、
    　前記第２導電体層と前記第４導電体層とが並ぶ方向は、前記第３導電体層と前記第５導電体層とが並ぶ方向と平行である、
    　請求項１３記載のウェハ。
  15. 　前記メモリチップユニットは、
    　　前記第２導電体層の上面上に設けられた第６導電体層と、
    　　前記第３導電体層の上面上に設けられた第７導電体層と、
    　を更に備え、
    　前記第６導電体層及び前記第７導電体層は、前記第２導電体層及び前記第３導電体層と異なる金属を含む、
    　請求項１３記載のウェハ。
  16. 　前記第６導電体層及び前記第７導電体層は、ニッケル（Ｎｉ）、金（Ａｕ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、及び銀（Ａｇ）から選択される少なくとも１つの金属を含む、
    　請求項１５記載のウェハ。
  17. 　前記第６導電体層の上面及び前記第７導電体層の上面は、前記第６導電体層と前記第７導電体層との間の絶縁体層の上面より上方に位置する、
    　請求項１５記載のウェハ。
  18. 　前記ウェハは、前記第２導電体層と、前記第３導電体層との間に設けられたダイシングラインを更に備える、
    　請求項１３記載のウェハ。
  19. 　基板の上方において第１方向に積層された複数の第１導電体層と、前記複数の第１導電体層内を前記第１方向に延びる第１半導体層と、前記複数の第１導電体層と前記第１半導体層との間に設けられた第１電荷蓄積層と、を含むメモリ構造体と、
    　前記メモリ構造体の上方に設けられた第２導電体層と、
    　前記第２導電体層の上方に設けられた第３導電体層と、
    　前記第２導電体層と前記第３導電体層との間を電気的に接続する第４導電体層と、
    　前記第２導電体層と前記第３導電体層との間に設けられた、ポリイミドを含む絶縁体層と、
    　を備え、
    　平面視において、
    　　前記第４導電体層は、ダイシングラインと交差し、
    　　前記第２導電体層及び前記第３導電体層は、前記ダイシングラインを挟む、
    　ウェハ。
  20. 　前記第２導電体層は、アルミニウム（Ａｌ）を含み、
    　前記第４導電体層は、銅（Ｃｕ）を含む、
    　請求項１９記載のウェハ。
  21. 　前記基板と平行な第１面内において前記第２導電体層と隣り合う第５導電体層と、
    　前記基板と平行な第２面内において前記第３導電体層と隣り合う第６導電体層と、
    　を更に備え、
    　前記第３導電体層と前記第６導電体層との間の距離は、前記第２導電体層と前記第５導電体層との間の距離より長い、
    　請求項２０記載のウェハ。
  22. 　前記第１面内において前記第６導電体層と電気的に接続された第７導電体層を更に備え、
    　前記第３導電体層と前記第６導電体層との間の距離は、前記第２導電体層と前記第７導電体層との間の距離より短い、
    　請求項２１記載のウェハ。
  23. 　前記第２導電体層及び前記第５導電体層が並ぶ方向は、前記第３導電体層及び前記第６導電体層が並ぶ方向と異なる
    　請求項２１記載のウェハ。
  24. 　平面視において、前記第３導電体層の面積は、前記第２導電体層の面積より広い、
    　請求項２０記載のウェハ。
  25. 　前記第２導電体層を介して前記第３導電体層と電気的に接続され、アルミニウム（Ａｌ）を含む第８導電体層を更に備えた、
    　請求項２０記載のウェハ。
  26. 　前記第２導電体層を介することなく前記第３導電体層と電気的に接続され、アルミニウム（Ａｌ）を含む第９導電体層を更に備えた、
    　請求項２０記載のウェハ。
  27. 　前記第２導電体層及び前記第４導電体層を介することなく前記第３導電体層と電気的に接続され、アルミニウム（Ａｌ）を含む第１０導電体層を更に備えた、
    　請求項２０記載のウェハ。
  28. 　前記第３導電体層は、金（Ａｕ）又はニッケル（Ｎｉ）を含む、
    　請求項２０記載のウェハ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023086649A (ja) * 2021-12-10 2023-06-22 ウェスタン デジタル テクノロジーズ インコーポレーテッド Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法
US12009354B2 (en) 2021-12-10 2024-06-11 Western Digital Technologies, Inc. SSD wafer device and method of manufacturing same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291368A (ja) * 1992-04-08 1993-11-05 Toshiba Corp 半導体装置
US20080175080A1 (en) * 2007-01-10 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
US20140181376A1 (en) 2012-12-21 2014-06-26 Kabushiki Kaisha Toshiba Memory controller and memory system
US20140375349A1 (en) * 2010-12-20 2014-12-25 Samsung Electronics Co., Ltd Tester and test system including the same
JP2015028982A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置およびその製造方法
US20170179027A1 (en) * 2015-12-17 2017-06-22 Samsung Electronics Co., Ltd. Memory device having cell over periphery structure and memory package including the same
US20190164910A1 (en) * 2017-11-27 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor chip and semiconductor package having the same
US20190227116A1 (en) * 2018-01-23 2019-07-25 Texas Instruments Incorporated Wafer Probe Resumption of Die Testing

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2082354B (en) 1980-08-21 1984-04-11 Burroughs Corp Improvements in or relating to wafer-scale integrated circuits
JP2005228788A (ja) 2004-02-10 2005-08-25 Seiko Epson Corp ウエーハとプローブカードとの位置合わせ方法、プローブ検査方法及びプローブ検査装置
JP2007096190A (ja) 2005-09-30 2007-04-12 Seiko Epson Corp プローブカードの針先研磨方法、及びプローブ装置
CN101681282A (zh) 2006-12-06 2010-03-24 弗森多系统公司（dba弗森-艾奥） 用于共享的、前端、分布式raid的装置、系统和方法
JP5374246B2 (ja) 2009-06-12 2013-12-25 学校法人慶應義塾 密封型半導体記録媒体及び密封型半導体記録装置
EP3659055A4 (en) 2017-07-24 2021-04-28 Cerebras Systems Inc. DEVICE AND METHOD FOR MULTI-CHIP CONNECTION
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US11031308B2 (en) * 2019-05-30 2021-06-08 Sandisk Technologies Llc Connectivity detection for wafer-to-wafer alignment and bonding
JP7214758B2 (ja) * 2019-11-15 2023-01-30 キオクシア株式会社 ストレージデバイスおよびストレージシステム
CN115878390A (zh) * 2021-09-27 2023-03-31 长鑫存储技术有限公司 一种用于测试内存信号的测试板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291368A (ja) * 1992-04-08 1993-11-05 Toshiba Corp 半導体装置
US20080175080A1 (en) * 2007-01-10 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
US20140375349A1 (en) * 2010-12-20 2014-12-25 Samsung Electronics Co., Ltd Tester and test system including the same
US20140181376A1 (en) 2012-12-21 2014-06-26 Kabushiki Kaisha Toshiba Memory controller and memory system
JP2015028982A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置およびその製造方法
US20170179027A1 (en) * 2015-12-17 2017-06-22 Samsung Electronics Co., Ltd. Memory device having cell over periphery structure and memory package including the same
US20190164910A1 (en) * 2017-11-27 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor chip and semiconductor package having the same
US20190227116A1 (en) * 2018-01-23 2019-07-25 Texas Instruments Incorporated Wafer Probe Resumption of Die Testing

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4002128A4

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023086649A (ja) * 2021-12-10 2023-06-22 ウェスタン デジタル テクノロジーズ インコーポレーテッド Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法
JP7334305B2 (ja) 2021-12-10 2023-08-28 ウェスタン デジタル テクノロジーズ インコーポレーテッド Ｓｓｄウェハデバイス及びｓｓｄウェハデバイスの製造方法
US12009354B2 (en) 2021-12-10 2024-06-11 Western Digital Technologies, Inc. SSD wafer device and method of manufacturing same

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