CN114342055A

CN114342055A - 存储系统及晶片

Info

Publication number: CN114342055A
Application number: CN202080061101.3A
Authority: CN
Inventors: 吉水康人; 福岛崇; 人见达郎; 井上新; 三浦正幸; 菅野伸一; 藤泽俊雄; 中塚圭祐; 佐贯朋也
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-11-15
Filing date: 2020-10-21
Publication date: 2022-04-12
Also published as: EP4002128A4; US20220223552A1; TW202133299A; EP4002128A1; TW202243084A; WO2021095232A1; US11923325B2; WO2021095469A1; TWI771791B; JPWO2021095469A1; TWI819676B

Abstract

抑制探针电极及焊盘电极之间的通信可靠性的劣化。一个实施方式的存储系统具有：包含存储器芯片单元的晶片，该存储器芯片单元包含焊盘电极和与焊盘电极电连接的存储器单元阵列，该焊盘电极包含彼此电连接的第1部分及第2部分；以及探测器，能够保持晶片，对存储器单元阵列进行读写。探测器包含：探针卡，包含能够与焊盘电极接触的探针电极和能够经由探针电极对存储器单元阵列读写的存储器控制器；以及移动机构，为了使所保持的晶片的焊盘电极与探针电极接触，使探针卡或保持的晶片移动。移动机构能够执行使探针电极与焊盘电极的第1部分接触且不与第2部分接触的第1动作和使探针电极不与焊盘电极的第1部分接触而是与第2部分接触的第2动作。

Description

存储系统及晶片

技术领域

实施方式涉及存储系统及晶片。

背景技术

已知晶片和探测器(prober)，该晶片设置有多个作为半导体存储器的NAND闪存，该探测器使该晶片上的焊盘电极与探针电极接触。

现有技术文献

专利文献

专利文献1：美国专利申请公开第2014/0181376号说明书

发明内容

本发明要解决的技术问题

本发明要解决的技术问题在于抑制探针电极与焊盘电极之间的通信可靠性的劣化。

用于解决技术问题的手段

实施方式的存储系统具备：第1晶片，包含第1存储器芯片单元，该第1存储器芯片单元包含第1焊盘电极和与所述第1焊盘电极电连接的第1存储器单元阵列，该第1焊盘电极包含彼此电连接的第1部分及第2部分；以及探测器，能够保持所述第1晶片，对所保持的所述第1晶片的所述第1存储器单元阵列进行读写。所述探测器包含：探针卡，包含能够与所保持的所述第1晶片的所述第1焊盘电极接触的第1探针电极，以及与所述第1探针电极电连接并能够经由所述第1探针电极对所述第1存储器单元阵列进行读写的第1存储器控制器；以及移动机构，为了使所保持的所述第1晶片的所述第1焊盘电极与所述第1探针电极接触，而使所述探针卡或所保持的所述第1晶片移动。所述移动机构能够执行使所述第1探针电极与所述第1焊盘电极的所述第1部分接触且不与所述第1焊盘电极的所述第2部分接触的第1动作，以及使所述第1探针电极不与所述第1焊盘电极的所述第1部分接触而是与所述第1焊盘电极的所述第2部分接触的第2动作。

附图说明

图1是用于对第1实施方式所涉及的存储系统的结构进行说明的框图。

图2是用于对第1实施方式所涉及的探测器的构造进行说明的侧视图。

图3是用于对第1实施方式所涉及的探针卡的结构进行说明的俯视图。

图4是用于对第1实施方式所涉及的存储晶片的结构进行说明的俯视图。

图5是表示图4的区域V的NAND芯片单元的俯视图。

图6是用于对第1实施方式所涉及的探测器与存储晶片之间的连接进行说明的框图。

图7是用于对第1实施方式所涉及的NAND芯片单元的结构进行说明的框图。

图8是用于对第1实施方式所涉及的NAND芯片单元的结构进行说明的示意图。

图9是用于对第1实施方式所涉及的存储器单元阵列的结构进行说明的电路图。

图10是用于对第1实施方式所涉及的存储器单元阵列的结构进行说明的剖视图。

图11是沿图7的XI－XI线的探针卡及存储晶片的剖视图。

图12是沿图7的XII－XII线的探针卡及存储晶片的剖视图。

图13是第1实施方式所涉及的存储系统中的探针管理表的概念图。

图14是用于对第1实施方式所涉及的存储系统中的基本处理进行说明的流程图。

图15是用于对第1实施方式所涉及的存储系统中的晶片及焊盘组选择处理进行说明的流程图。

图16是用于对第1实施方式所涉及的存储系统中的晶片输送处理进行说明的流程图。

图17是用于对第1实施方式所涉及的存储系统中的写入处理进行说明的流程图。

图18是用于对第1实施方式所涉及的存储系统中的着陆(touch down)处理进行说明的示意图。

图19是用于对第1实施方式所涉及的存储系统中的着陆处理进行说明的示意图。

图20是用于对第1实施方式所涉及的存储系统中的读出处理进行说明的流程图。

图21是第1实施方式的第1变形例所涉及的NAND芯片单元的俯视图。

图22是第1实施方式的第2变形例所涉及的NAND芯片单元的俯视图。

图23是第1实施方式的第3变形例所涉及的NAND芯片单元的俯视图。

图24是第1实施方式的第4变形例所涉及的探针卡及存储晶片的剖视图。

图25是第1实施方式的第5变形例所涉及的探针卡及存储晶片的剖视图。

图26是第2实施方式所涉及的探针卡及存储晶片的剖视图。

图27是第2实施方式的第1变形例所涉及的探针卡及存储晶片的剖视图。

图28是第2实施方式的第2变形例所涉及的探针卡及存储晶片的剖视图。

图29是第2实施方式的第3变形例所涉及的探针卡及存储晶片的剖视图。

图30是表示第3实施方式所涉及的再配置的焊盘电极的结构的示意图。

图31是表示第3实施方式所涉及的再配置的焊盘电极与再配置前的焊盘电极之间的位置关系的俯视图。

图32是沿Y方向观察图31中的区域XXXII的主要要素的配置时的存储晶片的侧视图。

图33是表示第3实施方式的第1变形例所涉及的再配置的焊盘电极与再配置前的焊盘电极之间的位置关系的俯视图。

图34是表示第3实施方式的第2变形例所涉及的再配置的焊盘电极与再配置前的焊盘电极之间的位置关系的俯视图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有同一功能及结构的构成要素，附加共同的参照附图标记。另外，在对具有共同的参照附图标记的多个构成要素进行区分的情况下，对该共同的参照附图标记附加下标而进行区分。此外，在关于多个构成要素无需特别区分的情况下，仅对该多个构成要素附加共同的参照附图标记，不附加下标。

1.第1实施方式

对第1实施方式所涉及的存储系统进行说明。以下，对具有存储晶片和探测器的存储系统进行说明，该存储晶片具有多个NAND芯片单元(作为NAND闪存的存储器器件)，该探测器构成为包含安装有多个NAND控制器芯片的探针卡，使存储晶片及探针卡物理地接触而电连接。

1.1结构

对第1实施方式所涉及的存储系统的结构进行说明。

1.1.1存储系统的结构

首先，使用图1对第1实施方式所涉及的存储系统的结构的概要进行说明。如图1所示，存储系统1例如基于来自主机设备2的指示进行动作。存储系统1具有探测器3、晶片输送机4及晶片储料器(Wafer stocker)5。

探测器3具有探针卡20及控制部30，供存储晶片10或清洗晶片10c设置。存储晶片10是切割前的晶片或对切割前的晶片实施再布线得到的晶片，包含以芯片为单位设置的多个NAND闪存(以下，称为“NAND芯片单元”。未图示)，且在表面上设置多个焊盘电极11。清洗晶片10c被用于使设置于探针卡20的多个探针电极21的劣化了的电气特性改善的清洗处理。

探针卡20包含多个探针电极21。多个探针电极21分别与在探针卡20上安装的芯片单位的存储器控制器(以下，称为“NAND控制器芯片”。未图示)电连接。

控制部30例如包含温度控制系统31、驱动控制系统32及接口控制系统33，对探测器3的动作整体进行控制。

温度控制系统31对在探测器3内探针卡20及存储晶片10或清洗晶片10c所暴露的温度环境进行控制。在本实施方式中，例如，温度控制系统31以使探针卡20及存储晶片10或清洗晶片10c的温度不从规定的温度发生变化的方式进行控制。

驱动控制系统32具有能够使存储晶片10相对于探针卡20在3维上自由地位移的机构。而且，驱动控制系统32具有下述功能，即，通过对该机构进行西予，从而使存储晶片10上的多个焊盘电极11与对应的探针卡20上的多个探针电极21接触。

接口控制系统33对主机设备2与探针卡20之间的通信进行控制。另外，接口控制系统33基于该通信的控制结果，对温度控制系统31及驱动控制系统32以及晶片输送机4等进行控制。

晶片输送机4具有将存储晶片10或清洗晶片10c在探测器3与晶片储料器5之间输送的功能。

晶片储料器5对没有设置于探测器3的多个存储晶片10及清洗晶片10c进行保管。

1.1.2探测器的结构

接下来，使用图2对第1实施方式所涉及的存储系统的探测器的结构进行说明。

图2是示意地表示设置有存储晶片10的状态下的探测器3的结构的侧视图。以下，将存储晶片10的相对于探测器3的设置面设为XY平面，将与XY平面垂直且从存储晶片10朝向探针卡20的方向设为Z方向(或上方向)。而且，存储晶片10之中的与探针卡20对置的面也称为存储晶片10的“表面”或“上表面”。

如图2所示，探测器3具有基座41、多个载置台42(42－1、42－2及42－3)、晶片卡盘43、头部载置台44、加强板(Stiffener)45、卡保持架46、固定件47和支柱48。

在基座41的上表面经由X位移机构(未图示)而设置载置台42－1。载置台42－1通过X位移机构而相对于基座41在X方向能够自如移动地构成。在载置台42－1的上表面经由Y位移机构(未图示)而设置载置台42－2。载置台42－2通过Y位移机构而相对于载置台42－1在Y方向能够自如移动地构成。在载置台42－2的上表面经由Zθ位移机构(未图示)而设置载置台42－3。载置台42－3通过Zθ位移机构而相对于载置台42－2在Z方向能够自如移动且在XY平面上能够自由旋转地构成。载置台42－1～42－3包含于驱动控制系统32，是能够将存储晶片10相对于探针卡20自如地位移的机构的一部分。

晶片卡盘43设置于载置台42－3的上表面上，对存储晶片10进行保持。在晶片卡盘43内例如包含有温度传感器以及能够进行存储晶片10的温度控制的加热器及冷却器(均未图示)。温度控制系统31基于来自该温度传感器的信息对加热器及冷却器进行控制，经由晶片卡盘43对存储晶片10的温度进行控制。该温度传感器以及加热器及冷却器包含于温度控制系统31。

头部载置台44例如具有环形状，通过支柱48而被支撑于晶片卡盘43的上方。在头部载置台44的环的内侧的空间，以支撑于头部载置台44的方式分别设置环形状的加强板45及卡保持架46。加强板45设置于探针卡20的上部，在与卡保持架46之间夹着探针卡20。卡保持架46在卡保持架46的环的内侧的空间中对探针卡20进行支撑。探针卡20由固定件47固定于加强板45及卡保持架46，由此相对于晶片卡盘43(及晶片卡盘43上的存储晶片10)的位置被固定，且抑制由热膨胀等引起的位移。

此外，在头部载置台44可以设置用于对存储晶片10(或清洗晶片10c)上的代表位置(例如，晶片的外缘、在晶片上设置的对准标记等)进行检测的照相机(未图示)。驱动控制系统32能够基于来自该照相机的信息，更准确地识别基准位置，能够进行精密的对位。

图3是固定于探测器3内的探针卡20的俯视图。

如图3所示，探针卡20通过环形状的加强板45而固定外周部分，在探针卡20的中央部分设置有多个NAND控制器芯片200。此外，在本实施方式所涉及的存储系统1中，探测器3内不被赋予大的温度变化，由温度控制系统31保持为大致恒定的温度。由此，由探针卡20的热膨胀等引起的位移量被抑制为少量。因此，作为对该位移的应对，加强板45只要固定探针卡20的外周部分即可，能够省略对探针卡20的中央部分进行固定的结构。由此，在探针卡20上能够安装更多的芯片。

图4是晶片卡盘43所保持的存储晶片10的俯视图，图5是图4的区域V的放大图。

如图4所示，存储晶片10设置有多个NAND芯片单元100。另外，在NAND芯片单元100之间设置有多个对准标记12。NAND芯片单元100是能够基于来自NAND控制器芯片200的控制信号进行控制的最小单位的存储器器件。

如图5所示，在存储晶片10上以将NAND芯片单元100包围的方式设置矩形形状的切割线13，在切割线13的外侧设置对准标记12。切割线13是在通过切割处理将存储晶片10按照每个NAND芯片单元100进行分离时刀片所经过的区域。此外，在本实施方式中，不沿切割线13执行切割处理。但是，本实施方式所涉及的存储晶片10能够由以芯片为单位切出的NAND芯片单元100所制造的存储器器件的制造工序的一部分制造，因此能够设置如切割线13那样的在本实施方式中实质上不需要的结构。

在切割线13的内侧设置矩形形状的边缘密封部14，构成NAND芯片单元100的电路设置于该边缘密封部14的内侧。

在边缘密封部14的内侧，在存储晶片10的上表面上，多个焊盘电极11设置为矩阵状。更具体地说，通过布线15电连接的n个焊盘电极11_1、11_2、11_3、…、11_(n－2)、11_(n－1)及11_n依次沿－Y方向设置(n为2以上的整数)。该n个焊盘电极11_1～11_n相当于1个焊盘单元PdU。而且，彼此电切断的多个焊盘单元PdU沿X方向设置。沿X方向排列的彼此独立的多个焊盘电极11_i(1≤i≤n)的组相当于1个焊盘组PdGi。即，在1个NAND芯片单元100的上表面上设置具有同等的功能的n个焊盘组PdG1～PdGn。

1.1.3探测器及存储晶片的通信功能结构

接下来，使用图6所示的框图对第1实施方式所涉及的探测器与存储晶片之间的通信功能的结构进行说明。在图6中，示出了通过驱动控制系统32使探针卡20与NAND芯片单元100接触且彼此电连接时的连接关系的一个例子。

如图6所示，接口控制系统33通过主机总线而与主机设备2连接。主机设备2例如为个人计算机等，主机总线例如是依照PCIe(PCI EXPRESS^TM(Peripheralcomponentinterconnect express))的总线。

接口控制系统33例如具有主机接口电路331、CPU(Central processing unit)332、ROM(Read only memory)333及RAM(Random access memory)334。此外，以下说明的接口控制系统33的各部331－334的功能能够通过硬件结构或硬件资源与固件的组合结构的任一者实现。

主机接口电路331经由主机总线而与主机设备2连接，将从主机设备2接收到的指令及数据与来自CPU 332的指示相应地转送至多个NAND控制器芯片200的任一者。另外，对CPU 332的指令做出响应，将来自NAND控制器芯片200的数据向主机设备2转送。

CPU 332主要对与探测器3内的数据传送相关的接口进行控制。例如，CPU332在从主机设备2接收到写入指令时，对其做出响应，决定对写入处理进行控制的NAND控制器芯片200，将写入数据DAT转送至该决定的NAND控制器芯片200。在读出处理及删除处理时也是同样的。另外，CPU 332执行针对探测器3内的其他控制系统(温度控制系统31及驱动控制系统32)的各种控制。

ROM 333保持用于对温度控制系统31及驱动控制系统32以及多个NAND控制器芯片200进行控制的固件。

RAM 334例如为DRAM(Dynamic random access memory)，将写入数据DAT、读出数据DAT暂时地保持。另外，RAM 334作为CPU 332的作业区域使用，对各种管理表等进行保持。作为管理表的例子，举出对如下信息进行管理的探针管理表335等，所述信息为，探针电极21相对于存储晶片10上的焊盘电极11被装卸了多少次相关的信息。关于探针管理表335的详细内容在后面记述。

探针卡20上的多个NAND控制器芯片200各自与存储晶片10内的多个NAND芯片单元100的组电连接。

在图6的例子中，k个NAND芯片单元100_1、100_2、…及100_k与1个NAND控制器芯片200并联连接。分别与k个NAND芯片单元100_1～100_1～100_k连接的多个NAND控制器芯片200基于来自接口控制系统33的指示，将k个NAND芯片单元100_1～100_k并联地控制。

NAND控制器芯片200例如为具有FPGA(Field programmable gate array)功能的SoC(System-on-a-chip)，具有CPU 210、ROM 220、RAM 230、ECC电路240及NAND接口电路250。此外，以下说明的NAND控制器芯片200的各部210－250的功能能够通过硬件结构或硬件资源与固件的组合结构的任一者而实现。

CPU 210对NAND控制器芯片200整体的动作进行控制。例如，CPU 210在经由接口控制系统33从主机设备2接收到写入指令时，对其做出响应，针对NAND接口电路250发出写入指令。在读出处理及删除处理时也是同样的。另外，CPU 210执行用于对NAND芯片单元100进行控制的各种处理。

ROM 220保持用于对NAND芯片单元100进行控制的固件等。

RAM 230例如为DRAM，将写入数据及读出数据DAT暂时地保持。另外，RAM 230还作为CPU 210的作业区域被使用，对各种管理表等进行保持。

ECC电路240进行与在NAND芯片单元100中存储的数据相关的错误检测及错误订正处理。即ECC电路240在数据的写入处理时，生成错误订正码，将其赋予给写入数据DAT，在数据的读出处理时，对其进行解码，对错误位的有无进行检测。而且，在检测到错误位时，对该错误位的位置进行确定，对错误进行订正。错误订正的方法例如包含硬判定解码(Hard bitdecoding)及软判定解码(Softbit decoding)。作为在硬判定解码中使用的硬判定解码码，例如能够使用BCH(Bose-Chaudhuri-Hocquenghem)码、RS(Reed-Solomon)码等，作为在软判定解码中使用的软判定解码码，例如能够使用LDPC(Low Density Parity Check)码等。

NAND接口电路250经由NAND总线而与NAND芯片单元100连接，管理与NAND芯片单元100的通信。而且，基于从CPU 210接收到的指令，将各种信号向NAND芯片单元100输出。另外，在写入处理时，将由CPU 210发出的写入指令及RAM 230内的写入数据DAT作为输入输出信号向NAND芯片单元100转送。并且在读出处理时，将由CPU 210发出的读出指令作为输入输出信号而向NAND芯片单元100转送，并且将从NAND芯片单元100读出的数据DAT作为输入输出信号进行接收，将其向RAM 230转送。

根据以上所述的结构，能够将在存储晶片10内设置的全部NAND芯片单元100并联地控制。

1.1.4NAND芯片单元的结构

接下来，对第1实施方式所涉及的NAND芯片单元的结构进行说明。

图7是表示第1实施方式所涉及的NAND芯片单元的功能结构的框图。在图7中，示出了图6之中的1个NAND控制器芯片200与1个NAND芯片单元100之间的连接关系的详细内容。

如图7所示，NAND芯片单元100通过NAND总线而与探针卡20内的NAND控制器芯片200连接。NAND总线是进行遵循NAND接口的信号的收发的传送通路，包含探针电极21及焊盘电极11。

NAND接口的信号的具体例为芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪·繁忙信号RBn及输入输出信号I/O。此外，在以下的说明中，在对信号名作为后缀而赋予“n”的情况下，该信号为负逻辑。即，该信号表示是通过“L(Low)”电平而有效化(assert)的信号。

信号CEn是用于使NAND芯片单元100使能的信号，由“L”电平有效化。信号CLE及ALE是将向NAND芯片单元100输入的输入信号I/O分别为指令CMD及地址ADD的情况通知给NAND芯片单元100的信号。信号WEn是由“L”电平有效化并用于使输入信号I/O导入至NAND芯片单元100的信号。信号REn是也由“L”电平有效化并用于从NAND芯片单元100将输出信号I/O读出的信号。就绪·繁忙信号RBn是表示NAND芯片单元100为就绪状态(例如，能够接收来自NAND控制器芯片200的指令的状态)，还是为繁忙状态(例如，无法接收来自NAND控制器芯片200的指令的状态)的信号，“L”电平表示繁忙状态。输入输出信号I/O例如是8位的信号。而且输入输出信号I/O是在NAND芯片单元100与NAND控制器芯片200之间收发的数据的实体，是指令CMD、地址ADD以及写入数据及读出数据等的数据DAT。

另外，NAND芯片单元100例如从NAND控制器芯片200经由探针电极21及焊盘电极11之间的连接被供给电压VCC及VSS。电压VCC及VSS分别是NAND芯片单元100中的电源电压及接地电压。

NAND芯片单元100具有存储器单元阵列110及周边电路120。

存储器单元阵列110具有多个块BLK，多个块BLK分别包含与行及列建立了对应的多个非易失性的存储器单元。块BLK例如为数据的删除单位，在图7中作为一个例子而图示出4个块BLK0～BLK3。而且存储器单元阵列110对从NAND控制器芯片200赋予的数据进行存储。

周边电路120具有I/F电路121、指令寄存器126、地址寄存器127、数据寄存器128、驱动器129、行译码器130、感测放大器模块131及定序器132。

I/F电路121是在NAND芯片单元100的内部，主要对焊盘电极11与其他周边电路120之间的接口进行管理的电路组，具有输入输出电路122、逻辑控制电路123、定时调整电路124及ECC电路125。

输入输出电路122与NAND控制器芯片200收发信号I/O。在从NAND控制器芯片200接收到信号I/O的情况下，输入输出电路122基于来自逻辑控制电路123的信息将信号I/O分配为指令CMD、地址ADD及数据DAT。输入输出电路122将指令CMD转送至指令寄存器126，将地址ADD转送至地址寄存器127。另外，输入输出电路122在与数据寄存器128之间收发写入数据及读出数据DAT。

逻辑控制电路123从NAND控制器芯片200接收信号CEn、CLE、ALE、WEn及REn，将用于识别信号I/O内的指令CMD、地址ADD及数据DAT的信息送出至输入输出电路122。另外，逻辑控制电路123将信号RBn转送至NAND控制器芯片200而将NAND芯片单元100的状态通知给NAND控制器芯片200。

定时调整电路124例如为锁存电路，设置于焊盘电极11与输入输出电路122及逻辑控制电路123之间，对各种信号的定时进行调整。

ECC电路125例如设置于输入输出电路122与指令寄存器126、地址寄存器127及数据寄存器128之间，进行与在NAND芯片单元100中存储的数据相关的错误检测及错误订正处理。ECC电路125构成为具有与ECC电路240同等的结构，能够对由ECC电路240编码化的数据进行解码。即，在数据的写入处理时，对由ECC电路240赋予了错误订正码后的写入数据DAT进行解码，对错误位的有无进行检测。而且，在检测到错误位时，对该错误位的位置进行确定，对错误进行订正。另外，在数据的读出处理时，对由ECC电路240赋予了错误订正码后的读出数据DAT进行解码，对错误位的有无进行检测。而且，在检测到错误位时，对该错误位的位置进行确定，在订正错误后，再次将读出数据DAT编码化，送出至NAND控制器芯片200。

指令寄存器126对从NAND控制器芯片200接收到的指令CMD进行保持。地址寄存器127对从NAND控制器芯片200接收到的地址ADD进行保持。在该地址ADD包含块地址BA和页地址PA。数据寄存器128对从NAND控制器芯片200接收到的写入数据DAT、或从感测放大器模块131接收到的读出数据DAT进行保持。

驱动器129针对选择出的块BLK，基于地址寄存器127内的页地址PA，对行译码器130供给电压。

行译码器130基于地址寄存器127内的块地址BA，对块BLK0～BLK3的任一者进行选择，进而在选择出的块BLK中选择字线。

感测放大器模块131在数据的读出时，对存储器单元阵列110内的存储器单元晶体管的阈值电压进行感测，由此将数据读出。而且，将该读出数据DAT经由数据寄存器128而输出至NAND控制器芯片200。在数据的写入时，将从NAND控制器芯片200经由数据寄存器128接收到的写入数据DAT转送至存储器单元阵列110。

定序器132基于指令寄存器126所保持的指令CMD，对NAND芯片单元100整体的动作进行控制。

图8是表示存储晶片10中的上述的NAND芯片单元100内的各种构成要素的立体的位置关系的一个例子的立体图。在图8中，将NAND芯片单元100的构成要素的沿Z方向的配置示意地表示。

如图8所示，存储晶片10例如包含形成有周边电路120的晶片LW、形成有存储器单元阵列110及多个焊盘电极11的晶片UW。这2个晶片LW及UW是将晶片LW之中的形成有周边电路120的面(与晶片LW露出的面相反侧的面)与晶片UW之中的形成有存储器单元阵列110及多个焊盘电极11的面(与晶片UW露出的面相反侧的面)贴合(bonded)而形成的。因此，NAND芯片单元100具有沿Z方向将与周边电路120相对应的周边电路区域PERI、与存储器单元阵列110相对应的单元区域MCA及与多个焊盘电极11相对应的焊盘区域PdU/PdG层叠而成的结构。另外，在NAND芯片单元100的端部，还设置有将焊盘区域PdU/PdG与周边电路区域PERI电连接的沿Z方向延伸的焊盘用接触区域PdC。根据以上的结构，能够使用焊盘组PdG1～PdGn的任1个将从NAND控制器芯片200接收到的信号经由焊盘用接触区域PdC向周边电路区域PERI转送。周边电路区域PERI能够基于被转送的信号而将信号向单元区域MCA转送。

1.1.5存储器单元阵列的结构

接下来，对上述存储器单元阵列110的结构进行说明。

图9是存储器单元阵列110的任意的块BLK的电路图。

如图9所示，块BLK例如包含4个串单元SU(SU0～SU3)。而且各个串单元SU包含多个NAND串NS。存储器单元阵列110内的块数及块BLK内的串单元数是任意的。

NAND串NS各自例如包含有8个存储器单元晶体管MT(MT0～MT7)以及选择晶体管ST1及ST2。存储器单元晶体管MT具有控制栅极和电荷蓄积膜，将数据非易失地保持。而且，存储器单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。

串单元SU0～SU3各自的多个NAND串NS所包含的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3连接。与此相对，串单元SU0～SU3各自的多个NAND串NS所包含的选择晶体管ST2的栅极例如共同连接于选择栅极线SGS。或者，串单元SU0～SU3各自的多个NAND串NS所包含的选择晶体管ST2的栅极也可以按照每个串单元而与不同的选择栅极线SGS0～SGS3连接。另外，处于同一块BLK内的多个NAND串NS所包含的存储器单元晶体管MT0～MT7的控制栅极分别共同连接于字线WL0～WL7。

另外，在存储器单元阵列110内多个块BLK所包含的处于同一列的NAND串NS的选择晶体管ST1的漏极共同连接于位线BL(BL0～BLm，其中m为2以上的自然数)。即位线BL在多个块BLK之间将处于同一列的NAND串NS共同地连接。并且，多个选择晶体管ST2的源极共同地连接于源极线SL。

即串单元SU是与不同的位线BL连接且与同一选择栅极线SGD连接的NAND串NS的集合体。将串单元SU之中的共同连接于同一字线WL的存储器单元晶体管MT的集合体还称为单元组CU(或存储器单元组)。另外，块BLK是使字线WL共用的多个串单元SU的集合体。而且存储器单元阵列110是使位线BL共用的多个块BLK的集合体。

图10是块BLK的剖视图，图示出沿Y方向排列的8个NAND串NS。8个NAND串NS之中包含分别沿Y方向排列的2个NAND串NS在内的4个组分别与串单元SU0、SU1、SU2及SU3相对应。此外，如上所述，存储器单元阵列110在形成于晶片UW上之后，与晶片LW贴合，因此限于图10中的说明，将纸面上方(－Z方向)称为“上方”。

如图10所示，在作为源极线SL发挥功能的导电体51的上方形成有多个NAND串NS。即，在导电体51的上方依次层叠有作为选择栅极线SGS发挥功能的导电体52、作为字线WL0～WL7发挥功能的8层导电体53～60及作为选择栅极线SGD发挥功能的导电体61。在层叠的导电体之间形成有未图示的绝缘体。导电体52～61在块BLK之间由未图示的绝缘体SLT分断。另外，导电体61在串单元SU间由未图示的绝缘体SHE分断。如上所述，导电体61比导电体52～60沿Y方向短。

而且，形成有经过这些导电体61～52而到达导电体51的柱状的导电体64。在导电体64的侧面依次形成有隧道绝缘膜65、电荷蓄积膜66及阻挡绝缘膜67，通过它们而形成有存储器单元晶体管MT以及选择晶体管ST1及ST2。导电体64例如包含多晶硅，作为NAND串NS的电流路径发挥功能，成为形成各晶体管的沟道的区域。隧道绝缘膜65及阻挡绝缘膜67例如包含氧化硅(SiO₂)，电荷蓄积膜66例如包含氮化硅(SiN)。而且在导电体64的上方设置作为位线BL发挥功能的导电体63。导电体64及导电体63例如经由作为接触插头发挥功能的导电体62而电连接。在图10的例子中，示出了沿Y方向排列的8个NAND串NS之中的与串单元SU0～SU3的每一个逐一对应的4个NAND串NS与1个导电体63电连接的例子。

以上的结构在X方向排列有多个，通过在X方向排列的多个NAND串NS的集合而形成块BLK。而且，该块BLK在Y方向排列多个，由此形成存储器单元阵列110。

1.1.6存储晶片及探针卡的剖面结构

接下来，对第1实施方式所涉及的存储晶片及探针卡的剖面结构进行说明。

与1.1.6.1焊盘组相对应的结构

图11是沿图5中的XI－XI线的剖视图，示出与第1实施方式所涉及的焊盘组相对应的结构的一个例子。在图11中，在将存储晶片10沿焊盘组PdGn切断的XZ剖面的基础上，还一并示出了使多个探针电极21与焊盘组PdGn接触的情况下的探针卡20的XZ剖面。此外，在图11中，示出在存储晶片10与探针卡20之间的XY平面内的对位完成后，探针电极21与焊盘电极11接触前的状态下的剖面。

首先，对存储晶片10的剖面结构进行说明。

如图11所示，在晶片LW中，在半导体基板70上设置有周边电路PERI(在图11中，作为一个例子而图示出晶体管)。在周边电路PERI的上方设置导电体71。导电体71经由未图示的导电体而与周边电路PERI电连接。在导电体71的上表面上设置有作为接触部发挥功能的导电体72。在导电体72的上表面上设置导电体73。导电体73的上表面到达与晶片UW的贴合面(即，晶片LW的上表面)，用作与晶片UW贴合时的焊盘电极。导电体71～73的组例如与焊盘组PdG内的多个焊盘电极11的每一个相对应而各设置1组。而且，这些多个组的导电体71～73的组分别通过绝缘体INS_L而彼此电绝缘。

存储晶片10之中的比导电体73靠上方的部分与晶片UW相对应。在导电体73的上表面上设置作为与晶片LW贴合时的焊盘电极使用的导电体74。在导电体74的上表面上设置作为接触部而发挥功能的导电体75。在导电体75的上表面上设置作为将焊盘单元PdU内的多个焊盘电极11_1～11_n之间电连接的布线15而发挥功能的导电体76。如后面所述，导电体76例如沿Y方向延伸。在导电体76的上表面上设置作为将布线15与焊盘电极11之间电连接的接触部而发挥功能的导电体77。导电体74～77的组例如与焊盘组PdG内的多个焊盘电极11的每一个相对应而各设置1组。而且，这些多个组的导电体74～77通过绝缘体INS_U而彼此电绝缘。

在导电体77的上表面上设置作为焊盘电极11的一部分而发挥功能的导电体78。导电体78例如包含铝(Al)。在导电体78的上表面上设置作为焊盘电极11的一部分而发挥功能且在存储晶片10的上表面上具有与探针电极21的接触面的导电体79。导电体79例如是通过无电解电镀生长法在导电体78上生长的相对于导电体78而言的异种金属，包含从镍(Ni)、金(Au)、钴(Co)、钯(Pd)、铜(Cu)及银(Ag)中选择的至少1种金属。导电体79例如比导电体78硬，不易由于与探针电极21的接触而缺损。沿X方向排列的多个导电体78及79的组构成焊盘组PdG(在图11的例子中为焊盘组PdGn)，通过绝缘体PI而彼此电切断。多个导电体79各自的上表面例如位于比绝缘体PI的上表面更靠下方(－Z方向)的位置。

接下来，对探针卡20的剖面结构进行说明。

探针卡20都具有绝缘性的基部，包含印刷基板PCB、插入件IP及探针单元PBU。探针单元PBU例如包含沿Z方向从插入件IP侧依次层叠的多个层L1、L2及L3。探针电极21例如包含平板状的导电体98及探针销99。

在印刷基板PCB的上表面上安装NAND控制器芯片200，在下表面上隔着导电体91而设置插入件IP。在插入件IP的下表面上设置层L1。在层L1的下表面上隔着导电体94而设置层L2，在层L2的下表面上隔着导电体96而设置层L3。在层L3的下表面上设置导电体98。在导电体98的下表面上设置探针销99。探针销99例如是由导电体98单侧支撑的悬臂，焊盘电极11侧的前端形成为凸的针状。由此，能够抑制探针销99与焊盘电极11的周缘部之间的干涉，并使探针电极21与焊盘电极11接触。

另外，在印刷基板PCB、插入件IP、层L1～L3各自的内部分别设置沿Z方向贯通的导电体90、92、93、95及97。导电体90将NAND控制器芯片200与导电体91之间电连接。导电体92及93将导电体91与导电体94之间电连接。导电体95将导电体94与导电体96之间电连接。导电体97将导电体96与导电体98之间电连接。

在以上所述的结构中，通过将导电体91、94及96适当地布线，从而能够将从NAND控制器芯片200输出的各种信号转送至期望的探针销99。

而且，如图11所示，多个探针电极21各自在XY平面内配置于能够与焊盘组PdGn内的对应的焊盘电极11接触的位置。

1.1.6.2焊盘单元及对准标记对应的结构

图12是沿图5中的XII－XII线的剖视图，示出第1实施方式所涉及的焊盘单元及对准标记对应的结构的一个例子。在图12中，在将存储晶片10沿焊盘单元PdU及对准标记12切断的YZ剖面的基础上，还一并示出使探针电极21与焊盘单元PdU之中的焊盘电极11_1接触的情况下的探针卡20的YZ剖面。此外，在图12中，与图11同样地，示出在存储晶片10与探针卡20之间的XY平面内的对位完成后，探针电极21与焊盘电极11接触前的状态下的剖面。

首先，对存储晶片10的剖面结构进行说明。

关于晶片LW的结构，由于与图11同等，因此省略说明。

如图12所示，在晶片UW中，在晶片LW及晶片UW之间的边界与导电体76之间设置存储器单元阵列MCA。存储器单元阵列MCA通过未图示的导电体而与周边电路PERI电连接。

如上所述，导电体76沿Y方向延伸。更具体地说，例如，导电体76的沿Y方向的长度为焊盘单元PdU的两端的焊盘电极11_1与焊盘电极11_n之间的距离以上。

在导电体76与焊盘单元PdU之间设置沿Y方向排列的多个导电体78。而且，焊盘单元PdU内的多个焊盘电极11_1～11_n共同连接于导电体76。由此，焊盘单元PdU内的多个焊盘电极11能够作为电气上等效的焊盘电极发挥功能。

对准标记12例如形成为在绝缘体INS_U的上表面上具有与焊盘电极11同等的结构。更具体地说，在绝缘体INS_U的上表面上设置有导电体80。导电体80例如包含铝(Al)。在导电体80的上表面上设置有具有在存储晶片10的上表面上露出的面的导电体81。导电体81是通过无电解电镀生长法在导电体80上生长的相对于导电体80而言的异种金属，例如包含从镍(Ni)、金(Au)、钴(Co)、钯(Pd)、铜(Cu)及银(Ag)中选择的至少1种金属。导电体81的上表面例如位于比绝缘体PI的上表面更靠下方(－Z方向)的位置。导电体80及81通过绝缘体PI而与在存储晶片10设置的其他导电体被电切断。

接下来，对探针卡20的剖面结构进行说明。

探针卡20的结构的概要如图11中说明那样，但在图12中，探针电极21相对于图示出的焊盘电极11的数量不同。更具体地说，探针电极21被分配给焊盘单元PdU内的多个焊盘电极11的任1个。即，以相对于电气上等效的多个焊盘电极11仅分配1个探针电极21的方式对探针电极21进行配置。

此外，判定是否使探针电极21相对于焊盘单元PdU内的某个焊盘电极11接触的处理，例如是基于探针管理表335由接口控制系统33执行的。

1.1.7探针管理表

图13是表示第1实施方式所涉及的探针管理表的概念图。探针管理表335例如可以在主机设备2中非易失地保持。在该情况下，可以与存储系统1的启动同时地从主机设备2转送探针管理表335，并存储于接口控制系统33内的RAM334。另外，探针管理表335也可以与更新等的事件相应地存储于存储晶片10内。

如图13所示，探针管理表335是针对类别而将探针次数及不良标志建立了关联的信息。

类别例如包含识别存储晶片10和探针卡20的“晶片或卡”项目、识别存储晶片10内的焊盘组PdG的“焊盘组”项目。

“晶片或卡”项目被分类为“存储晶片”项目及“探针卡”项目。“存储晶片”项目将能够在晶片储料器5内保管的多个存储晶片10(在图13中为W1、W2、…)各自唯一地确定。“探针卡”项目确定探针卡20(即，探针电极21)。“焊盘组”项目与“存储晶片”项目建立关联，将存储晶片10内的焊盘组PdG(PdG1、PdG2、PdG3、…、PdGn)唯一地确定。

探针次数示出使用通过对应的类别而确定出的存储晶片10中的焊盘组PdG或探针电极21而执行了探针电极21相对于焊盘电极11的接触处理(着陆处理)的次数。在图13的例子中，示出了对存储晶片W1的焊盘组PdG1、PdG2、PdG3、…、PdGn分别执行10次、8次、3次、…、0次着陆处理，对存储晶片W2的焊盘组PdG1、PdG2、PdG3、…、PdGn分别执行9次、1次、0次…、0次着陆处理的情况。另外，示出探针电极21在合计31次的着陆处理中被使用。

不良标志示出通过对应的类别而确定出的存储晶片10中的焊盘组PdG是否不良(即，该焊盘组PdG在着陆处理中无法使用)。在图13的例子中，示出了存储晶片W1的焊盘组PdG1及PdG2为不良(为“True”)，其他焊盘组PdG3～PdGn为良好(为“False”)的情况。另外，示出了存储晶片W2的焊盘组PdG1为不良(为“True”)，其他焊盘组PdG2～PdGn为良好(为“False”)的情况。

通过参照以上所述的探针管理表335，能够判定接口控制系统33应该按照每个存储晶片10使用哪个焊盘组PdG进行着陆处理。

1.2动作

接下来，对第1实施方式所涉及的存储系统的动作进行说明。

1.2.1与数据通信相伴的基本处理

图14是表示在第1实施方式所涉及的存储系统中的数据通信时执行的基本处理的流程图。

如图14所示，在步骤ST10中，如果从主机设备2接受到数据的读出请求、写入请求等，则探测器3执行晶片及焊盘组选择处理。晶片及焊盘组选择处理包含对在探测器3内设置的存储晶片10和在该存储晶片10中与探针电极21接触的焊盘组PdG进行选择的处理。

在步骤ST20中，晶片输送机4执行将通过步骤ST10选择出的存储晶片10从晶片储料器5向探测器3输送的晶片输送处理。

在步骤ST30中，探测器3执行使通过步骤ST10选择出的存储晶片10上的焊盘电极11相对于探针卡20上的探针电极21对位的对准处理。例如，探测器3使用在存储晶片10上设置的对准标记12等，消除存储晶片10与探针卡20之间的XY平面上的偏移。

在步骤ST40中，探测器3执行着陆处理，即，使通过步骤ST30而正对于探针卡20的存储晶片10在Z方向移动，并使探针电极21与通过步骤ST10选择出的焊盘组PdG接触。通过着陆处理，探测器3上的NAND控制器芯片200与存储晶片10内的NAND芯片单元100电连接。

在步骤ST50中，NAND控制器芯片200及NAND芯片单元100执行基于来自主机设备2的请求的数据通信处理。

以上，基本处理结束。

1.2.2晶片及焊盘组选择处理

接下来，使用图15所示的流程图对晶片及焊盘组选择处理的详细内容进行说明。图15中的步骤ST11～ST19是表示图14中的步骤ST10的详细内容的一个例子。

如图15所示，在步骤ST11中，探测器3基于来自主机设备2的请求，对所要访问的存储晶片10进行选择。在以下的说明中，将在步骤ST11中选择出的存储晶片10还称为“选择存储晶片10”。

在步骤ST12中，探测器3将变量i初始化为“1”(1≤i≤n)。

在步骤ST13中，探测器3参照探针管理表335，判定与选择存储晶片10的焊盘组PdGi相对应的不良标志是否为“False”。在对应的不良标志不为“False”的情况下(步骤ST13；否)，探测器3判定为焊盘组PdGi无法使用，处理前进至步骤ST14。在对应的不良标志为“False”的情况下(步骤ST13；是)，探测器3判定为焊盘组PdGi能够使用，处理前进至步骤ST15。

在步骤ST14中，探测器3将变量i递增，将处理返回步骤ST13。由此，直至判定为焊盘组PdGi能够使用为止，反复进行步骤ST13及ST14。

在步骤ST15中，探测器3将焊盘组PdGi选择为与探针电极21接触的焊盘组PdG。

在步骤16中，探测器3例如确认选择存储晶片10是否已经与探针卡20接触完成。在选择存储晶片10没有与探针卡20接触的情况下(步骤ST16；否)，处理前进至步骤ST17，在选择存储晶片10与探针卡20接触完成的情况下(步骤ST16；是)，处理前进至步骤ST18。

在步骤ST17中，探测器3参照探针管理表335，将与通过步骤ST15选择出的焊盘组PdGi相对应的探针数递增。

在步骤ST18中，探测器3参照探针管理表335，判定与在步骤ST15中选择出的焊盘组PdGi相对应的探针数是否为阈值Th1以上。在探针数为阈值Th1以上的情况下(步骤ST18；是)，处理前进至步骤ST19。在探针数小于阈值Th1的情况下(步骤ST18；否)，处理省略步骤ST19。

在步骤ST19中，探测器3参照探针管理表335，在将与在步骤ST15中选择出的焊盘组PdGi相对应的不良标志更新为“True”后，取代焊盘组PdGi而重新选择焊盘组PdG(i+1)。

以上，晶片及焊盘组选择处理结束。此外，在以下的说明中，将在晶片及焊盘组选择处理后选择出的焊盘组PdG还称为“选择焊盘组PdG”。

1.2.3晶片输送处理

接下来，使用图16所示的流程图对晶片输送处理的详细内容进行说明。图16中的步骤ST21～ST26是表示图14中的步骤ST20的详细内容的一个例子。

如图16所示，在步骤ST21中，探测器3参照探针管理表335，判定与探针卡20相对应的探针数是否为阈值Th2以上。如上所述，与探针卡20相对应的探针数是指使用了探针卡20的着陆处理的总数(总探针数)，因此阈值Th2能够设定为比阈值Th1大的值。在总探针数为阈值Th2以上的情况下(步骤ST21；是)，探测器3判定为需要探针电极21的清洗处理，处理前进至步骤ST22。在总探针数小于阈值Th2的情况下(步骤ST21；否)，探测器3判定为不需要清洗处理，处理前进至步骤ST25。

在步骤ST22中，晶片输送机4将清洗晶片10c从晶片储料器5向探测器3输送。

在步骤ST23中，探测器3使探针电极21与清洗晶片10c接触，执行清洗处理。驱动控制系统32例如对载置台32－1及载置台32－2进行驱动，由此使清洗晶片10c相对于探针电极21在XY平面位移。由此，能够对探针电极21的前端进行研磨，能够将在探针电极21的前端附着的焊盘电极11的金属等污垢去除，能够改善探针电极21的电气特性。

在步骤ST24中，探测器3将与探针管理表335内的探针卡20相对应的探针数复位为“0”。

在步骤ST25中，探测器3判定选择存储晶片10是否与探针卡20接触完成。在选择存储晶片10没有与探针卡20接触的情况下(步骤ST25；否)，处理前进至步骤ST26，在选择存储晶片10与探针卡20接触完成的情况下(步骤ST25；是)，处理省略步骤ST26。

在步骤ST26中，晶片输送机4将选择存储晶片10从晶片储料器5向探测器3输送。

以上，晶片输送处理结束。

1.2.4数据通信处理

接下来，对数据通信处理的详细内容进行说明。

1.2.4.1写入处理

首先，作为数据通信处理的一个例子，使用图17所示的流程图对写入处理的情况进行说明。在图17中，示出在晶片输送处理后接下来执行对准处理及着陆处理，探测器3与存储晶片10电连接后的写入处理的流程的一个例子。

如图17所示，在步骤ST41中，探测器3内的NAND控制器芯片200基于来自主机设备2的数据的写入请求，发出写入指令CMD。而且，NAND控制器芯片200将包含该写入指令CMD、地址ADD及写入数据DAT在内的写入指令集送出至NAND芯片单元100。探测器3的处理前进至步骤ST44。

在步骤ST42中，如果接受到写入指令集，则NAND芯片单元100内的ECC电路125执行对于写入数据DAT的错误检测及订正处理。在写入数据DAT中不包含错误的情况下，或在通过ECC电路125能够订正错误的情况下(步骤ST42；是)，处理前进至步骤ST46。在步骤ST46中，NAND芯片单元100执行写入处理而在存储器单元阵列110内存储数据，NAND芯片单元100的处理结束。

另一方面，在写入数据DAT所包含的错误位数超过能够通过ECC电路125订正的位数、无法通过ECC电路125实施错误的订正的情况下(步骤ST42；否)，处理前进至步骤ST43。

此外，通过ECC电路125进行的错误检测及订正处理是基于在NAND控制器芯片200内的ECC电路240中赋予的错误订正码而执行的。另外，在上述的例子中，关于针对写入数据DAT执行错误检测及订正处理的情况进行了记载，但并不限定于此，针对写入指令CMD、地址ADD也可以同样地执行错误检测及订正处理。另外，作为步骤ST42的前处理，可以通过定时调整电路124来调整在向NAND芯片单元100输入的各种信号中产生的定时偏差，实现各种信号的同步。

在步骤ST43中，NAND芯片单元100判定为ECC电路125的错误订正失败是由焊盘电极11的不良引起的，发出焊盘不良通知。而且，将该焊盘不良通知送出至NAND控制器芯片200。

在步骤ST44中，NAND控制器芯片200判定是否接收到焊盘不良通知。在接收到焊盘不良通知的情况下(步骤ST44；是)，处理前进至步骤ST45。在没有接收到焊盘不良通知的情况下(步骤ST44；否)，探测器3的处理结束。

在步骤ST45中，接口控制系统33参照探针管理表335，将与选择焊盘组PdGi相对应的不良标志更新为“True”，将焊盘组PdG(i+1)选择为新的选择焊盘组PdG。然后，处理返回到对准处理(ST30)。

图18及图19是表示第1实施方式所涉及的存储系统中的着陆处理后的探针卡及NAND芯片单元的剖视图。具体地说，图18示出在图17所示的写入处理前，针对选择焊盘组PdG1执行的对准处理及着陆处理时的状态。图19示出在图17所示的写入处理的步骤ST45中，取代焊盘组PdG1而选择新的选择焊盘组PdG2后的对准处理及着陆处理时的状态。

如图18所示，在写入处理的执行前作为选择焊盘组PdG1而选择出焊盘组PdG1的情况下，探测器3以焊盘组PdG1与探针电极21接触的方式执行对准处理及着陆处理。而且，经由焊盘组PdG1将写入指令集等从NAND控制器芯片200向NAND芯片单元100送出。

在经由焊盘组PdG1接收到的信号无法通过ECC电路125进行错误订正的情况下，怀疑焊盘组PdG1由于反复进行的着陆处理等的影响而缺损，电气特性劣化。因此，NAND芯片单元100将焊盘不良通知送出至NAND控制器芯片200，与NAND控制器芯片200接收到焊盘不良通知这一情况相应地，无论焊盘组PdG1的探针数是否达到阈值Th1，探测器3都将焊盘组PdG1判定为无法使用的焊盘组PdG。探测器3取代判定为无法使用的焊盘组PdG1，而新选择未使用或探针数没有达到阈值Th1的焊盘组PdG2。

接下来，如图19所示，探测器3以焊盘组PdG2与探针电极21接触的方式执行着陆处理。而且，经由焊盘组PdG2，再次将写入指令集等从NAND控制器芯片200向NAND芯片单元100送出。

通过以上的方式进行动作，从而能够适当地选择能够良好地通信的焊盘组PdG，向NAND芯片单元100写入期望的数据。

此外，优选按照距将焊盘区域与周边电路区域之间连接的导电体75的距离从远到近的顺序，依次选择焊盘组PdG。具体地说，例如如图18及图19所示，在焊盘组PdG1被选择后，优选对比焊盘组PdG1更接近导电体75的焊盘组PdG2进行选择。由此，能够抑制在探针电极21与导电体75之间的导电路径存在不良的焊盘电极。因此，能够抑制NAND控制器芯片200与NAND芯片单元100之间的通信因不良的焊盘电极而受到妨碍。

1.2.4.2读出处理

接下来，作为进一步的数据通信处理的一个例子，使用图20所示的流程图对读出处理的情况进行说明。在图20中，与图17同样地，示出在晶片输送处理后接下来执行对准处理及着陆处理并将探测器3与存储晶片10电连接后的写入处理的流程的一个例子。

如图20所示，在步骤ST51中，探测器3内的NAND控制器芯片200基于来自主机设备2的数据的读出请求，发出读出指令CMD。而且，NAND控制器芯片200将包含该读出指令CMD及地址ADD在内的读出指令集送出至NAND芯片单元100。探测器3的处理前进至步骤ST55。

在步骤ST52中，如果接收到读出指令集，则NAND芯片单元100从存储器单元阵列110读出与所指定的地址ADD相对应的数据DAT，储存于数据寄存器128。此外，在读出指令集的接收时，可以通过定时调整电路124来调整在向NAND芯片单元100输入的各种信号中产生的定时偏差，实现各种信号的同步。

在步骤ST53中，ECC电路125执行对于在数据寄存器128中储存的读出数据DAT的错误检测及订正处理。在读出数据DAT中不包含错误的情况下，或在能够通过ECC电路125对错误进行订正的情况下(步骤ST53；是)，NAND芯片单元100经由输入输出电路122将读出数据DAT送出至NAND控制器芯片200，NAND芯片单元100的处理结束。

另一方面，在关于读出数据DAT无法进行基于ECC电路125的错误的订正的情况下(步骤ST53；否)，处理前进至步骤ST54。在步骤ST54中，NAND芯片单元100尝试例如对读出处理的条件进行变更而再次执行读出处理(重试处理)，使读出数据DAT中包含的错误位数减少至能够由ECC电路125进行错误订正的程度为止。在对于通过重试处理读出的读出数据DAT的错误检测及订正处理成功的情况下，将该错误检测及订正处理后的读出数据DAT向NAND控制器芯片200送出。

在步骤ST55中，NAND控制器芯片200内的ECC电路240如果接收到读出数据DAT，则执行对于该读出数据DAT的错误检测及订正处理。在读出数据DAT中不包含错误的情况下，或在能够通过ECC电路125对错误进行订正的情况下(步骤ST55；是)，将该读出数据DAT送出至主机设备2，NAND芯片单元100的处理结束。

另一方面，在关于读出数据DAT无法进行基于ECC电路125的错误的订正的情况下(步骤ST55；否)，处理前进至步骤ST56。在步骤ST56中，探测器3参照探针管理表335，将与选择焊盘组PdGi相对应的不良标志更新为“True”，将焊盘组PdG(i+1)选择为新的选择焊盘组PdG。然后，处理返回到对准处理(ST30)。

通过以上那样动作，能够适当选择能够良好地通信的焊盘组PdG，并从NAND芯片单元100读出期望的数据。

1.3本实施方式所涉及的效果

根据第1实施方式，能够抑制探针电极与焊盘电极之间的通信可靠性的劣化。关于本效果在以下说明。

NAND芯片单元100包含多个焊盘单元PdU，焊盘单元PdU包含分别属于彼此不同的多个焊盘组PdG1～PdGn的多个焊盘电极11_1～11_n。由此，即使在基于某选择焊盘组PdGi的数据通信处理变得无法进行的情况下，也能够使用新的选择焊盘组PdG(i+1)而执行数据通信处理。因此，与对于1个信号分配1个焊盘电极11的情况相比，着陆处理的可执行次数增加。因此，能够抑制焊盘电极与探针电极之间的电气特性的劣化。

另外，接口控制系统33将与对于哪个存储晶片10的哪个焊盘组PdG执行了几次着陆处理相关的信息和关于是否能够使用该焊盘组PdG的信息作为探针管理表335进行存储。由此，接口控制系统33能够基于与某选择存储晶片10的选择焊盘组PdGi相对的探针数是否超过阈值Th1，判定是否能够使用该选择焊盘组PdGi进行着陆处理，或者是否应该使用新的选择焊盘组PdG(i+1)执行着陆处理。因此，在焊盘组PdG通过多次着陆处理而变得无法使用前，能够对电气特性良好的(没有执行着陆处理的)焊盘组PdG(i+1)进行选择，能够抑制存储系统1的响应性能的劣化。

另外，焊盘电极11包含：导电体78，包含铝(Al)；以及导电体79，包含在该导电体78的上表面上设置的铝(Al)的异种金属。由此，与通常在NAND芯片中作为键合焊盘使用的焊盘电极相比，能够使硬的异种金属与探针电极21接触。由此，能够使每1个焊盘电极11的着陆处理的可执行次数的上限值(阈值Th1)增加。

另外，存储晶片10是将晶片LW与晶片UW贴合而形成的。更具体地说，在设置有周边电路PERI的晶片LW的上表面，贴合设置有存储器单元阵列MCA的晶片UW。通过晶片LW与晶片UW的贴合，能够将在彼此不同的晶片上设置的周边电路PERI和存储器单元阵列MCA沿Z方向堆积，关于存储器单元阵列MCA及周边电路PERI的任意者都能够确保充分的区域。因此，能够在周边电路PERI设置ECC电路125，能够将在探测器3侧编码化后的数据在存储晶片10侧进行解码。因此，能够执行由探针电极21与焊盘电极11之间的通信不良引起的数据的错误检测及订正处理，并且能够判定焊盘电极11是否无法使用。

1.4变形例

此外，上述的第1实施方式能够进行各种变形。在以下所示的多个变形例中，关于与第1实施方式同等的结构及动作而省略其说明，主要对与第1实施方式不同的结构及动作进行说明。

1.4.1第1变形例

在上述的第1实施方式中，对与1个NAND芯片单元100相对应的多个焊盘电极11配置于由切割线13及边缘密封部14包围的区域内的情况进行了说明，但并不限定于此。例如，与1个NAND芯片单元100相对应的多个焊盘电极11的一部分也可以配置于由切割线13及边缘密封部14包围的区域外。

图21是第1实施方式的第1变形例所涉及的存储晶片的俯视图，与第1实施方式中的图5相对应。

如图21所示，多个焊盘单元PdU分别包含：在由切割线13及边缘密封部14包围的区域内配置的n个焊盘电极11_1～11_n、和在由切割线13或边缘密封部14包围的区域外配置的焊盘电极11_0。同一焊盘单元PdU内的焊盘电极11_0～11_n通过布线15共同连接。此外，焊盘电极11_0只要不与相邻的其他NAND芯片单元100所对应的焊盘电极11及布线15发生干涉即可，可以超过与相邻的其他NAND芯片单元100相对应的切割线13及边缘密封部14而设置。

如上所述，在本实施方式中，不沿切割线13执行切割处理，因此超过切割线13而配置的焊盘电极11_0能够与其他焊盘电极11_1～11_n同等地使用。由此，能够增多按照每1个NAND芯片单元100能够使用的焊盘电极11的数量。因此，能够提高针对存储晶片10能够执行的着陆处理的上限值。因此，能够抑制探针电极与焊盘电极之间的通信可靠性的劣化，进而能够延长存储晶片10的寿命。

1.4.2第2变形例

在上述的第1实施方式及第1实施方式的第1变形例中，对1个焊盘单元PdU内的多个焊盘电极11与Y方向平行地配置的情况进行了说明。但是，1个焊盘单元PdU内的多个焊盘电极11也可以不与Y方向平行地配置。

图22是第1实施方式的第2变形例所涉及的存储晶片的俯视图。图22与第1实施方式中的图5相对应。

如图22所示，属于焊盘组PdGi的焊盘电极11_i和属于焊盘组PdG(i+1)及PdG(i－1)的焊盘电极11_(i+1)及11_(i－1)能够沿与Y方向交叉的方向配置(0＜i＜n)。由此，与将1个焊盘单元PdU内的多个焊盘电极11与Y方向平行地配置的情况相比，能够使焊盘电极11_i与焊盘电极11_(i+1)及11_(i－1)之间的距离变长。因此，能够减轻对准处理中的探针电极21与焊盘电极11之间的对位的负荷。

1.4.3第3变形例

在上述的第1实施方式及第1实施方式的第1变形例及第2变形例中，对1个焊盘组PdG内的多个焊盘电极11与X方向平行地配置的情况进行了说明。但是，1个焊盘组PdG内的多个焊盘电极11也可以不与X方向平行地配置。

图23是第1实施方式的第3变形例所涉及的存储晶片的俯视图。图23与第1实施方式中的图5相对应。

如图23所示，属于某焊盘单元PdU的多个焊盘电极11_1～11_n分别能够与属于相邻的焊盘单元PdU的多个焊盘电极11_1～11_n沿与X方向交叉的方向配置。由此，与将1个焊盘组PdG内的多个焊盘电极11与X方向平行地配置的情况相比，能够使焊盘组PdG内的焊盘电极11之间的距离变长。因此，能够减轻对准处理中的探针电极21与焊盘电极11之间的对位的负荷。

此外，在上述的第1实施方式的第1变形例至第3变形例中，全部NAND芯片单元100中的全部焊盘组PdG1～PdGn具有相同的配置图案。即，属于某焊盘组PdG的焊盘电极11与属于其他焊盘组PdG的对应的焊盘电极11之间的相对的位置关系，不根据这2个焊盘电极11所附属的焊盘单元PdU而变化。换言之，由属于某焊盘组PdG的2个焊盘电极11和其他焊盘组PdG中与该2个焊盘电极11相对应的2个焊盘电极11形成的四边形，成为平行四边形。由此，能够不对探针电极21的配置进行变更地对任意的焊盘组PdG进行选择。

1.4.4第4变形例

另外，在上述的第1实施方式及第1实施方式的第1变形例至第3变形例中，说明了作为焊盘电极11之中与探针电极21接触的部分而设置的导电体79的上表面比绝缘体PI的上表面位于更下方的情况，但并不限定于此，也可以比绝缘体PI的上表面位于更上方。

图24是表示与第1实施方式的第4变形例所涉及的焊盘单元及对准标记相对应的结构的一个例子的剖视图，与第1实施方式中的图12相对应。

如图24所示，在导电体78的上表面上设置有作为焊盘电极11的一部分而发挥功能，且在存储晶片10的上表面上具有与探针电极21的接触面的导电体79A。导电体79A例如是通过无电解电镀生长法在导电体78上生长的相对于导电体78而言的异种金属，包含从镍(Ni)、金(Au)、钴(Co)、钯(Pd)、铜(Cu)及银(Ag)中选择的至少1种金属。沿X方向排列的多个导电体78及79A的组构成1个焊盘组PdU，经由与该多个组各自相对应地设置的导电体77而共同连接于导电体76。导电体79A的上表面例如比绝缘体PI的上表面位于更上方(+Z方向)，具有比导电体78的上表面大的面积。另外，导电体79A在与绝缘体PI相比的上方，具有与绝缘体PI的上表面接触的部分。即，导电体79A具有凸构造，该凸构造包含相对于绝缘体PI向上方突出的部分。

另外，对准标记12包含导电体80和在导电体80的上表面上设置的导电体81A。导电体81A与导电体79A同样地，具有比绝缘体PI的上表面位于更上方(+Z方向)的上表面，导电体81A的上表面具有比导电体78的上表面大的面积。另外，导电体81A在与绝缘体PI相比的上方，具有与绝缘体PI的上表面接触的部分。即，导电体81A具有凸构造，该凸构造包含相对于绝缘体PI向上方突出的部分。

通过以上那样的构成，能够增大能够与探针电极21接触的焊盘电极11的上表面的面积。由此，能够放宽针对着陆处理时的探针电极21与焊盘电极11之间的对位精度的要求。另外，通过将焊盘电极11和对准标记12设为同等的结构，从而能够将焊盘电极11和对准标记12在同一制造工序中设置。因此，能够抑制存储晶片10的制造负荷的增加。但是，将焊盘电极11和对准标记12设为同等的结构并非一定是必须的，关于焊盘电极11和对准标记12，也能够根据尺寸、形状、情况而改变材质。

1.4.5第5变形例

另外，在上述的第1实施方式以及第1实施方式的第1变形例至第4变形例中，对作为探针电极21之中与焊盘电极11接触的部分而设置探针销99的情况进行了说明，但并不限定于此。例如，探针电极21也可以通过平板状的电极而与焊盘电极11接触。

图25是表示与第1实施方式的第5变形例所涉及的焊盘单元及对准标记相对应的结构的一个例子的剖视图，与第1实施方式的第4变形例中的图24相对应。

如图25所示，探针电极21包含平板状的导电体98，但也可以不包含探针销99。

如在第1实施方式的第4变形例中说明那样，在焊盘电极11相对于绝缘体PI向上方突出的情况下，探针电极21与焊盘电极11接触时的与绝缘体PI的干涉的限制被放宽。由此，能够使探针电极21的相对于焊盘电极11的接触面积变宽。因此，能够将探针电极21的相对于焊盘电极11的接触部分从悬臂型的探针销99设为平板状的导电体98。因此，能够简化探针电极21的结构，能够抑制探针卡20的设计负荷的增加。

2.第2实施方式

接下来，对第2实施方式所涉及的存储系统进行说明。

在第1实施方式中，关于在对存储晶片10进行切割而将多个NAND芯片单元100分离使用时作为键合焊盘使用的导电体78及79被冗余化的情况进行了说明。在第2实施方式中，与第1实施方式的不同点在于，在设置于焊盘用接触部PdC的正上方的1个导电体78的上方设置再布线层，该再布线层作为被冗余化后的多个焊盘电极11而发挥功能。在以下的说明中，关于与第1实施方式同等的结构及动作而省略说明，主要对与第1实施方式不同的结构及动作进行说明。

2.1与焊盘单元及对准标记相对应的结构

图26是与第2实施方式所涉及的焊盘单元及对准标记相对应的结构的一个例子，与第1实施方式中的图12相对应。

如图26所示，在导电体74的上表面上设置作为接触部而发挥功能的导电体75A。在导电体75A的上表面上设置例如包含铝(Al)的导电体78。如上所述，导电体78是在将NAND芯片单元100从存储晶片10切出而使用的情况下与键合导线接合的键合焊盘。导电体75A不经由作为布线15而发挥功能的导电体(图12中的导电体76)地与导电体78连接。

在导电体78的上表面上，作为再布线层，隔着作为导电体83的阻挡金属发挥功能的导电体82而设置导电体83。导电体83例如包含铜(Cu)。导电体82及83包含：接触部分，与导电体78相接而在Z方向延伸；以及布线部分，在该接触部分的上部在Y方向上延伸而作为焊盘单元PdU及布线15发挥功能。

导电体82及83例如通过镶嵌法而设置。更具体地说，在绝缘体INS_U及导电体78上设置绝缘体PI后，对绝缘体PI之中的作为再布线层发挥功能的预定的区域进行蚀刻而使导电体78露出。而且，在蚀刻的区域设置导电体82后，以将该区域的剩余的部分填埋的方式设置导电体83。因此，导电体83的侧面除了接触部分以外，在布线部分也与导电体82相接。

在导电体83的上表面上设置有绝缘体PIa，以使从上方观察时将导电体83沿Y方向分割为n个。由此，导电体83在存储晶片10的上表面上具有能够与探针电极21接触的n个部分，该n个部分作为彼此电连接的n个焊盘电极11_1～11_n(即，焊盘单元PdU)发挥功能。

对准标记12例如形成为在绝缘体INS_U的上表面上具有与焊盘电极11同等的结构。更具体地说，在绝缘体INS_U的上表面上设置导电体80。导电体80例如包含铝(Al)。在导电体80的上表面上，隔着作为阻挡金属发挥功能的导电体84而设置导电体85。导电体85例如包含铜(Cu)。导电体84及85包含：接触部分，与导电体80相接；以及在该接触部分的上部能够从周围的绝缘体PI及PIa区分而视觉辨认的部分。导电体84及85例如通过镶嵌法在与导电体82及83相同的工序中设置。导电体84及85通过绝缘体PI而与在存储晶片10中设置的其他导电体电切断。

2.2本实施方式所涉及的效果

根据第2实施方式，布线15及焊盘单元PdU通过在导电体78的上方进行再布线而设置。由此，能够不执行将布线15设置于导电体78与存储器单元阵列MCA之间的工序及设置与该布线15电连接的n个导电体78的工序地设置焊盘单元PdU。因此，在以晶片为单位使用存储晶片10的本实施方式、和以NAND芯片单元100为单位切出而使用的情况中，能够使直至设置导电体78为止的工序一致。因此，能够抑制存储晶片10的制造负荷的增加。

另外，通过在导电体78的上方设置再布线层，能够提高焊盘电极11的配置的自由度。

更具体地说，例如，可以将在多个NAND芯片单元100的每一个中设置的导电体78通过再布线层而电连接。由此，能够将对于多个NAND芯片单元100传送同一信息的多个传送通路合并为1个。因此，能够减少存储晶片10上的焊盘电极11的数量，并且能够减少探针卡20上的探针电极21的数量。

另外，例如通过从导电体78的位置起对焊盘电极11进行再配置，从而在从上方观察时，可以使与某NAND控制器芯片200电连接的多个焊盘电极11集中于该NAND控制器芯片200的附近。由此，在从上方观察时，能够使与该NAND控制器芯片200电连接的探针电极21集中于该NAND控制器芯片200的附近。因此，能够缩短NAND控制器芯片200与探针电极21之间的布线长度，能够减小该布线之间的信号的定时偏差，并且能够抑制探针卡20内的该布线的设计负荷的增加。

另外，例如可以通过对焊盘电极11进行再配置，从而在存储晶片10上将焊盘电极11等间隔地配置。由此，关于探针卡20上的探针电极21，也能够等间隔地配置。因此，能够放宽针对探针电极21之间的干涉的限制，能够减少探针卡20的设计负荷。

2.3变形例

此外，上述的第2实施方式能够进行各种变形。在以下所示的多个变形例中，关于与第2实施方式同等的结构及动作而省略其说明，主要对与第2实施方式不同的结构及动作进行说明。

2.4.1第1变形例

在上述的第2实施方式中，对通过镶嵌法而设置再布线层的情况进行了说明，但并不限定于此。例如，也可以对在作为键合焊盘的导电体78上设置的导电体进行蚀刻，由此设置再布线层。

图27是与第2实施方式的第1变形例所涉及的焊盘单元及对准标记相对应的结构的一个例子，与第2实施方式中的图26相对应。

如图27所示，在导电体78的上表面上设置作为阻挡金属发挥功能的导电体82A，在导电体82A的上表面上设置导电体83A。导电体83A例如包含铜(Cu)。导电体82A及83A包含：接触部分，与导电体78相接而在Z方向上延伸；以及布线部分，在该接触部分的上部在Y方向上延伸而作为焊盘单元PdU及布线15发挥功能。

导电体82A及83A例如通过蚀刻而作为再布线被加工为适当的形状。更具体地说，在绝缘体INS_U及导电体78上，绝缘体PI被设置到供导电体82A及83A的接触部分设置的预定的高度为止。然后，对绝缘体PI之中的设置该接触部分的预定的区域进行蚀刻而导电体78露出。接下来，在导电体78及绝缘体PI的上表面上，遍及整面而设置导电体82A，在导电体82A的上表面上设置导电体83A。导电体83A被设置到供布线部分设置的预定的高度为止。而且，导电体82A及83A作为再布线层被蚀刻为适当的形状，该蚀刻后的区域由绝缘体PI填埋。因此，导电体83A的侧面在接触部分与导电体82A相接，但在布线部分与绝缘体PI相接。

对准标记12例如形成为在绝缘体INS_U的上表面上，具有与焊盘电极11同等的结构。更具体地说，在绝缘体INS_U的上表面上设置导电体80。在导电体80的上表面上设置作为阻挡金属发挥功能的导电体84A，在导电体84A的上表面上设置导电体85A。导电体85A例如包含铜(Cu)。导电体84A及85A包含：接触部分，与导电体80相接；以及在该接触部分的上部能够与周围的绝缘体PI及PIa区分而视觉辨认的部分。导电体84A及85A例如在与导电体82A及83A相同的工序中设置。导电体84A及85A通过绝缘体PI而与在存储晶片10中设置的其他导电体电切断。

通过以上所述的结构，与第2实施方式同样地，也能够在导电体78的上方设置布线15及焊盘单元PdU。因此，能够具有与第2实施方式同等的效果。

2.4.2第2变形例

另外，在上述的第2实施方式的第1变形例中，对导电体82A及83A包含与导电体78接触的接触部和在该接触部的上方作为焊盘单元PdU及布线15发挥功能的布线部的情况进行了说明，但并不限定于此。例如，也可以在导电体78的上表面上通过无电解电镀生长法设置了与导电体78不同的导电体后，设置与布线部相对应的导电体。

图28是与第2实施方式的第2变形例所涉及的焊盘单元及对准标记相对应的结构的一个例子，与第2实施方式的第1变形例中的图27相对应。

如图28所示，在导电体78的上表面上设置导电体86。导电体86是通过无电解电镀生长法在导电体78上生长的、相对于导电体78而言的异种金属，例如包含从镍(Ni)、金(Au)、钴(Co)、钯(Pd)、铜(Cu)及银(Ag)中选择的至少1种金属。

在导电体86的上表面上，设置作为阻挡金属而发挥功能的导电体82B，在导电体82B的上表面上设置导电体83B。导电体83B例如包含铜(Cu)。导电体82B及83B是与第2实施方式的第1变形例中的导电体82A及83A的布线部同等的结构及制造方法，因此省略其说明。

对准标记12例如形成为在绝缘体INS_U的上表面上具有与焊盘电极11同等的结构。更具体地说，在绝缘体INS_U的上表面上设置导电体80，在导电体80的上表面上设置导电体87。导电体87例如包含从镍(Ni)、金(Au)、钴(Co)、钯(Pd)、铜(Cu)及银(Ag)中选择的至少1种金属，包含与导电体86同等的材料。在导电体86的上表面上设置作为阻挡金属发挥功能的导电体84B，在导电体84B的上表面上设置导电体85B。导电体85B例如包含铜(Cu)。导电体84B及85B是与第2实施方式的第1变形例中的导电体84A及85A的布线部同等的结构及制造方法，因此省略其说明。

根据以上所述的结构，与第2实施方式及第2实施方式的第1变形例同样地，能够在导电体78的上方设置布线15及焊盘单元PdU。因此，能够具有与第2实施方式及第2实施方式的第1变形例同等的效果。

2.4.3第3变形例

在上述的第2实施方式以及第2实施方式的第1变形例及第2变形例中，对在作为焊盘单元PdU及布线15发挥功能的导电体83的上表面上设置将该导电体83的露出面分割为n个的绝缘体PIa的情况进行了说明，但并不限定于此。例如，导电体83之中的到达存储晶片10的上表面的面，也可以不通过绝缘体PIa分割为n个部分。

图29是表示与第2实施方式的第3变形例所涉及的焊盘单元及对准标记相对应的结构的一个例子，与第2实施方式中的图26相对应。

如图29所示，导电体83沿Y方向延伸，具有上表面到达存储晶片10的上表面的面，不通过绝缘体PIa将该面沿Y方向分割。

通过以上述方式构成，从而焊盘单元PdU不是分割为n个的多个焊盘电极11_1～11_n，而是成为沿Y方向延伸的1个焊盘电极11s。由此，能够增大焊盘单元PdU的面积，能够在着陆处理时增加与探针电极21接触的位置的自由度。

此外，在上述的例子中，说明了通过探针管理表335对每个焊盘组PdG的探针数进行管理的情况，但在第2实施方式的第2变形例中，并不限定于此。例如，探针管理表335可以不以焊盘组PdG为单位，而是以存储晶片10为单位地存储探针数。在该情况下，探测器3可以与该存储晶片10单位的探针数相应地，使与探针电极21接触的焊盘电极11s的位置沿Y方向连续地变化。即，探测器3可以使焊盘电极11s上的与探针电极21的接触位置在每次执行着陆处理时不同。

3.第3实施方式

接下来，对第3实施方式所涉及的存储系统进行说明。

在第3实施方式中，示出通过含有在第2实施方式中说明的再布线层的结构而在存储晶片10上再配置的多个焊盘电极11的具体例。在以下的说明中，根据需要将在NAND芯片单元100上形成的包含铝(Al)的焊盘电极11与隔着再布线层而形成于焊盘电极11的上方的焊盘电极11R进行区分。

3.1再配置的焊盘电极的结构

图30是表示第3实施方式所涉及的再配置的焊盘电极的结构的一个例子的示意图。在图30中，示意地表示1个NAND控制器芯片200与存储晶片10之间的连接关系的一部分。图31是表示第3实施方式所涉及的再配置的焊盘电极与再配置前的焊盘电极之间的位置关系的一个例子的俯视图。图31与图30相对应，示出从上方观察存储晶片10的情况下的再配置前后的焊盘电极的位置的变化。在图30及图31中，将层间绝缘膜适当省略地表示。此外，在图30及图31中，为了便于说明，切割线13及边缘密封部14作为将对应的NAND芯片单元100内的多个焊盘电极11包围的1个实线的矩形而表示。

如图30及图31所示，存储晶片10所包含的多个NAND芯片单元100的组(芯片组CS)经由探针卡20及探针电极21而与对应的1个NAND控制器芯片200连接。多个NAND芯片单元100例如分别包含多个焊盘电极11p及多个焊盘电极11q。在图30及图31的例子中，芯片组CS包含8个NAND芯片单元100。另外，在图30及图31的例子中，芯片组CS内的8个NAND芯片单元100分别包含2个焊盘电极11p。

焊盘电极11p是经由再布线层RDL而与在区域PdR内再配置的焊盘电极11Rp连接的焊盘电极。再布线层RDL能够跨NAND芯片单元100(的切割线13及边缘密封部14)而形成。即，再布线层RDL能够形成为与切割线13交叉。焊盘电极11p例如在电源电压的施加中被使用。焊盘电极11q是经由再布线层(未图示)而与在区域PdR外再配置的焊盘电极(未图示)连接的焊盘电极。焊盘电极11q例如在各种控制信号的输入输出中被使用。相邻的2个焊盘电极11例如在俯视观察时以间距p1分离配置。间距p1例如为30微米。在第3实施方式中，主要对焊盘电极11p及11q之中的焊盘电极11p进行说明。

区域PdR位于对应的NAND控制器芯片200的正下方，比包含芯片组CS整体的区域小。区域PdR例如在俯视观察时，包含于包含芯片组CS整体的区域，且包含对应的NAND控制器芯片200。即，在区域PdR内再配置的焊盘电极11Rp在俯视观察时，比再配置前的焊盘电极11p更接近NAND控制器芯片200。

多个焊盘电极11Rp例如以在区域PdR内2维地扩展的方式再配置。在图30的例子中，示出了相邻的2个焊盘电极11Rp在X方向以间距p2分离，在与X方向交叉的方向以间距p3分离而配置的情况。间距p2及p3比间距p1长(p2＞p1、p3＞p1)。间距p2及p3例如优选比100微米长。间距p2及p3例如更优选比200微米长。另外，在俯视观察时，焊盘电极11Rp的面积比焊盘电极11p的面积大。

图32是沿Y方向观察图31中的区域XXXII的主要要素的配置的侧视图，示出包含第3实施方式所涉及的再配置的焊盘电极的结构的一个例子。因此，在图32中，为了便于说明，各种要素表示在同一纸面上，但图32中图示的各种要素并不限定于是沿Y方向的同一位置。图32之中的从半导体基板70至与焊盘电极11p及11q相对应的导电体78为止的结构与第1实施方式中的图11同等，因此省略说明。此外，沿X方向排列的多个导电体78沿X方向以间距p1分离而相邻。

如图32所示，在多个导电体78各自的上表面上设置作为再布线层RDL使用的导电体88。多个导电体88例如分别包含沿Y方向延伸的导电体88_1及沿X方向延伸的导电体88_2。由此，导电体88具有至少2层构造，该构造具有在彼此不同的方向上延伸的部分。

导电体88_1作为2层再布线层RDL之中的下层的再布线层RDL使用。导电体88_1的膜厚大致恒定。另外，导电体88_1不通过CMP(Chemical mechanicalpolishing)平坦化。因此，虽然在图32没有明示，但导电体88_1之中的与导电体78的接触部分相对于沿Y方向延伸的部分能够具有凹陷的形状。导电体88_1包含导电体88_1a、导电体88_1b及导电体88_1c。

导电体88_1a作为导电体88_1b的籽晶层使用。导电体88_1a例如包含钛铜(TiCu)。导电体88_1a包含：第1部分，与导电体78相接；第2部分，在该第1部分的上方沿Y方向延伸；以及第3部分，将该第1部分及该第2部分之间进行连接。

在绝缘体INS_U的上表面上，以与导电体78的侧面、导电体88_1a的第1部分的侧面及导电体88_1a的第3部分的下表面相接的方式设置氧化膜INS_T。

在氧化膜INS_T的上表面上，以与导电体88_1a的第3部分的侧面及导电体88_1a的第2部分的下表面相接的方式设置有机膜PI1。有机膜PI1作为钝化层使用。有机膜PI1例如包含聚酰亚胺。

导电体88_1b作为下层的再布线层RDL的主要布线部分使用。导电体88_1b例如包含铜(Cu)。导电体88_1b的下表面与对应的导电体88_1a的上表面相接。此外，导电体88_1b的下表面在沿XY平面的端部，能够具有不与导电体88_1a相接的部分。

导电体881c作为导电体88_1b的保护层使用。导电体88_1c例如包含镍(Ni)。导电体88_1c的下表面与对应的导电体88_1b的上表面相接。导电体88_1c的上表面具有与对应的导电体88_2的下表面相接的部分。

导电体88_2作为2层再布线层RDL之中的上层的再布线层RDL使用。导电体88_2各自的膜厚大致恒定。另外，导电体88_2不通过CMP平坦化。因此，与导电体88_1同样地，导电体88_2之中的与导电体88_1的接触部分相对于沿X方向延伸的部分能够具有凹陷的形状。导电体88_2包含导电体88_2a、导电体882b及导电体882c。

导电体882a作为导电体882b的籽晶层使用。导电体88_2a例如包含钛铜(TiCu)。导电体88_2a包含：第1部分，与导电体88_1c相接；第2部分，在该第1部分的上方沿X方向延伸；以及第3部分，将该第1部分及该第2部分之间进行连接。

在有机膜PI1的上表面上，以与导电体88_1a的第2部分的侧面、导电体88_1b的侧面、导电体88_1c的侧面、导电体88_2a的第1部分的侧面及导电体88_2a的第3部分的下表面相接的方式设置有机膜PI2。有机膜PI2作为钝化层使用。有机膜PI2例如包含聚酰亚胺。

在有机膜PI2的上表面上，以与导电体88_2a的第3部分的侧面及导电体88_2a的第2部分的下表面相接的方式设置有机膜PI3。有机膜PI3作为钝化层使用。有机膜PI3例如包含聚酰亚胺。

导电体88_2b作为下层的再布线层RDL的主要布线部分使用。导电体88_2b例如包含铜(Cu)。导电体88_2b的下表面与对应的导电体88_2a的上表面相接。此外，导电体88_2b的下表面在沿XY平面的端部，能够具有不与导电体88_2a相接的部分。

导电体88_2c作为导电体88_2b的保护层使用。导电体88_2c例如包含镍(Ni)。导电体88_2c的下表面与对应的导电体88_2b的上表面相接。导电体88_2c的上表面具有与对应的导电体89的下表面相接的部分。

导电体89作为焊盘电极11Rp使用。导电体89的上表面能够具有中央部相对于周缘部凹陷的形状。导电体89包含导电体89a、导电体89b及导电体89c。

导电体89a作为导电体89b的籽晶层使用。导电体89a例如包含钛铜(TiCu)。导电体89a包含：第1部分，与导电体88_2c相接；以及第2部分，与该第1部分连接，在该第1部分的上方在XY平面上扩展。

在有机膜PI3的上表面上，以与导电体88_2a的第2部分的侧面、导电体88_2b的侧面、导电体88_2c的侧面、导电体89a的第1部分的侧面及导电体89a的第2部分的下表面相接的方式设置有机膜PI4。有机膜PI4作为钝化层使用。有机膜PI4例如包含聚酰亚胺。

导电体89b作为焊盘电极11Rp的主要部分使用。导电体89b例如包含镍(Ni)。导电体89b的下表面与对应的导电体89a的上表面相接。此外，导电体89b的下表面在沿XY平面的端部能够具有不与导电体89a相接的部分。

导电体89c作为导电体89b的保护层使用。导电体89c例如包含金(Au)。导电体89c的下表面与对应的导电体89b的上表面相接。导电体89c的上表面为了与探针电极21接触而位于有机膜PI4的上方。

此外，在图32中，为了便于说明，图示为导电体78及导电体89位于同一XZ平面内，但实际上，导电体89不设置于导电体78的正上方。其目的在于，避免因导电体88_1之中的位于导电体78的正上方的部分具有凹陷的形状而引起的、导电体89比有机膜PI4向下方凹陷。

3.2本实施方式所涉及的效果

根据第3实施方式，再配置前的焊盘电极11与再配置后的焊盘电极11R通过至少2层再布线层RDL连接。由此，能够使焊盘电极11R相对于焊盘电极11配置于XY平面内的期望的位置。

具体地说，能够配置为相邻的焊盘电极11R之间的间距p2及p3成为比相邻的焊盘电极11之间的间距p1长的距离。由此，能够减少与再配置的焊盘电极11Rp接触的探针电极21的对准处理中的对位的负荷。

另外，焊盘电极11p经由与切割线13交叉的再布线层RDL而与以隔着该切割线的方式配置的焊盘电极11Rp连接。由此，能够使针对每个NAND芯片单元100散布的多个焊盘电极11p集成于比包围芯片组CS的区域窄、且NAND控制器芯片200的正下方的区域PdR内的多个焊盘电极11Rp。因此，能够使探针电极21与NAND控制器芯片200之间的布线的长度比使用区域PdR外的焊盘电极的情况变短。因此，能够减轻探针卡20中的布线的设计负荷。

3.3变形例

此外，上述的第3实施方式能够进行各种变形。

3.3.1第1变形例

在上述的第3实施方式中，关于对各NAND芯片单元100内的焊盘电极11p分配单独的焊盘电极11Rp的情况进行了说明，但并不限定于此。例如，焊盘电极11Rp也可以在NAND芯片单元100之间共用。

图33是表示第3实施方式的第1变形例所涉及的再配置的焊盘电极与再配置前的焊盘电极之间的位置关系的一个例子的俯视图。在图33的例子中，示出芯片组CS内的8个NAND芯片单元100分别包含2个焊盘电极11p的情况。

如图33所示，在区域PdR内，相对于芯片组CS内的16个焊盘电极11p而分配4个焊盘电极11Rp。即，1个焊盘电极11Rp经由至少1个再布线层RDL而与彼此不同的NAND芯片单元100内的4个焊盘电极11p共同连接。

与焊盘电极11Rp共同连接的多个焊盘电极11p可以经由彼此不同的再布线层RDL而与焊盘电极11Rp连接。即，将1个焊盘电极Rp和多个焊盘电极11p进行连接的再布线层RDL可以为2个以上。

另外，某焊盘电极11p可以不经由再布线层RDL(例如，经由在与焊盘电极11p相同的层形成的布线层DL)而与其他焊盘电极11p连接。而且，该某焊盘电极11p可以经由与该其他焊盘电极11p连接的再布线层RDL而与焊盘电极11Rp连接。

根据以上所述的结构，在相对于多个NAND芯片单元100供给共同的信号或电压的情况下，能够减少用于供给该共同的信号或电压的焊盘电极11Rp的数量。由此，能够更大地取得焊盘电极11Rp之间的间距的余量。因此，能够减少对准处理中的对位的负荷。

3.3.2第2变形例

在上述的第3实施方式及第3实施方式的第1变形例中，对与1个焊盘电极11p连接的焊盘电极11Rp为1个的情况进行了说明，但并不限定于此。例如，也可以对1个焊盘电极11p设置多个焊盘电极11Rp。

图34是表示第3实施方式的第2变形例所涉及的再配置的焊盘电极与再配置前的焊盘电极之间的位置关系的一个例子的俯视图。在图34的例子中，示出芯片组CS内的8个NAND芯片单元100分别包含1个焊盘电极11p的情况。

如图34所示，在区域PdR内，相对于芯片组CS内的8个焊盘电极11p而分配16个焊盘电极11Rp。即，1个焊盘电极11p经由再布线层RDL而与2个焊盘电极11Rp共同连接。

根据以上所述的结构，如在第1实施方式及第2实施方式中说明那样，能够使与探针电极21接触的焊盘电极11Rp冗余化。由此，即使在第1个焊盘电极11Rp通过着陆处理而变得无法使用的情况下，也能够通过使用第2个焊盘电极11Rp而将NAND芯片单元100与NAND控制器芯片200之间进行连接。此外，在图34中关于对1个焊盘电极11p设置2个焊盘电极11Rp的情况进行了说明，但并不限定于此，也可以设置3个以上的焊盘电极11Rp。另外，也可以对于焊盘电极11q设置多个焊盘电极11R。对于焊盘电极11q设置的焊盘电极11R的数量可以与对于焊盘电极11p设置的焊盘电极11Rp的数量不同。

4.其他

此外，在上述的第1实施方式至第3实施方式以及各种变形例中，关于相对于固定的探针卡20使存储晶片10移动，由此将NAND控制器芯片200与NAND芯片单元100连接的情况进行了说明，但并不限定于此。例如，也可以相对于固定的存储晶片10使探针卡20移动，也可以具有存储晶片10及探针卡20的任意者都能够移动的驱动控制系统32。

另外，在上述的第1实施方式至第3实施方式以及各种变形例中，对探针管理表335存储于接口控制系统33的情况进行了说明，但并不限定于此。例如，探针管理表335也可以适当存储于存储晶片10内，也可以由主机设备2管理。

另外，在上述的第1实施方式至第3实施方式以及各种变形例中，对在存储系统1内设置1台探测器3的情况进行了说明，但也可以在存储系统1内设置多台探测器3。在该情况下，在探针管理表335优选将不依赖于是否使用了该多台探测器3的任一个的、关于存储晶片10执行的全部探针数集成地存储。因此，探针管理表335可以由能够对多个探测器3进行控制的设备(例如，主机设备2)进行管理。

另外，在上述的第1实施方式至第3实施方式以及各种变形例中，对存储晶片10是通过2个晶片LW及UW的贴合而设置的情况进行了说明，但并不限定于此。例如，存储晶片10内的多个NAND芯片单元100也可以设置于1个晶片上。在该情况下，存储器单元阵列MCA可以与基板上相接而设置，也可以不与基板相接而设置于基板的上方。在存储器单元阵列MCA与基板上相接而设置的情况下，周边电路PERI能够设置于存储器单元阵列MCA的周围的基板上。另外，在存储器单元阵列MCA设置于基板的上方的情况下，周边电路PERI能够设置于存储器单元阵列MCA的下方的基板上。

另外，在上述的第1实施方式至第3实施方式以及各种变形例中，对在存储晶片10设置的半导体存储装置为NAND型闪存的情况进行了说明，但并不限定于此。例如，在存储晶片10设置的半导体存储装置也可以为NOR型。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示出的，并不是要对发明的范围进行限定。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围，能够进行各种省略、置换、变更。这些实施方式以及其变形包含于发明的范围及主旨，同样地包含于权利要求书所记载的发明和其等同的范围。

Claims

1.一种存储系统，其中，具备：

第1晶片，包含第1存储器芯片单元，该第1存储器芯片单元包含第1焊盘电极和与所述第1焊盘电极电连接的第1存储器单元阵列，该焊盘电极包含彼此电连接的第1部分及第2部分；以及

探测器，能够保持所述第1晶片，对所保持的所述第1晶片的所述第1存储器单元阵列进行读写，

所述探测器包含：

探针卡，包含能够与所保持的所述第1晶片的所述第1焊盘电极接触的第1探针电极，以及与所述第1探针电极电连接、能够经由所述第1探针电极对所述第1存储器单元阵列进行读写的第1存储器控制器；以及

移动机构，为了使所保持的所述第1晶片的所述第1焊盘电极与所述第1探针电极接触，而使所述探针卡或所保持的所述第1晶片移动，

所述移动机构能够执行第1动作和第2动作，所述第1动作使所述第1探针电极与所述第1焊盘电极的所述第1部分接触且不与所述第1焊盘电极的所述第2部分接触，所述第2动作使所述第1探针电极不与所述第1焊盘电极的所述第1部分接触而是与所述第1焊盘电极的所述第2部分接触。

2.如权利要求1所述的存储系统，其中，

所述移动机构构成为，

在不满足第1条件的情况下执行所述第1动作，

在满足所述第1条件的情况下执行所述第2动作。

3.如权利要求2所述的存储系统，其中，

所述第1条件包含：所述第1探针电极与所述第1焊盘电极的所述第1部分的接触次数为第1阈值以上。

4.如权利要求2所述的存储系统，其中，

所述第1条件包含：所述第1存储器控制器在来自所述第1存储器芯片单元的数据的错误订正处理中出现失败。

5.如权利要求2所述的存储系统，其中，

所述第1条件包含：所述第1存储器芯片单元在来自所述第1存储器控制器的数据的错误订正处理中出现失败。

6.如权利要求1所述的存储系统，其中，

所述第1存储器芯片单元包含与所述第1焊盘电极的所述第1部分和所述第2部分共同连接的锁存电路。

7.如权利要求3所述的存储系统，其中，

所述存储系统还具有第2晶片，

所述移动机构还能够执行使所述第1探针电极与所述第2晶片接触的第3动作。

8.如权利要求7所述的存储系统，其中，

所述移动机构构成为，在满足第2条件的情况下，在执行所述第3动作后，执行所述第1动作或第2动作。

9.如权利要求8所述的存储系统，其中，

所述第2条件包含：所述第1探针电极与所述第1晶片的接触次数为大于所述第1阈值的第2阈值以上。

10.如权利要求1所述的存储系统，其中，

所述第1晶片还包含第2存储器芯片单元，该第2存储器芯片单元包含第2焊盘电极和与所述第2焊盘电极电连接的第2存储器单元阵列，该第2焊盘电极包含彼此电连接的第1部分及第2部分，

所述探针卡还包含与所述第1存储器控制器电连接的第2探针电极，

所述第1动作还包含：使所述第2探针电极与所述第2焊盘电极的所述第1部分接触，

所述第2动作还包含：使所述第2探针电极与所述第2焊盘电极的所述第2部分接触。

11.如权利要求1所述的存储系统，其中，

所述第1晶片还包含第3存储器芯片单元，该第3存储器芯片单元包含第3焊盘电极和与所述第3焊盘电极电连接的第3存储器单元阵列，该第3焊盘电极包含彼此电连接的第1部分及第2部分，

所述探针卡还包含第3探针电极和与所述第3探针电极电连接的第2存储器控制器，

所述第1动作还包含：使所述第3探针电极与所述第3焊盘电极的所述第1部分接触，

所述第2动作还包含：使所述第3探针电极与所述第3焊盘电极的所述第2部分接触。

12.如权利要求1所述的存储系统，其中，

所述第1焊盘电极具有在所述第1晶片设置于所述探测器的状态下从所述第1晶片朝向所述探针卡凸出的形状，

所述第1探针电极之中的与设置于所述探测器的所述第1晶片对置的部分具有平板状的形状。

13.一种晶片，具有存储器芯片单元，其中，

所述存储器芯片单元具有：

存储器构造体，包含在基板的上方在第1方向上层叠的多个第1导电体层、在所述多个第1导电体层内在所述第1方向上延伸的第1半导体层、设置于所述多个第1导电体层与所述第1半导体层之间的第1电荷蓄积层；

第1布线层及第2布线层，在所述存储器构造体的上方彼此电绝缘地设置；

第2导电体层，设置于所述第1布线层的第1部分的上表面上；

第3导电体层，设置于所述第1布线层的第2部分的上表面上；

第4导电体层，设置于所述第2布线层的第1部分的上表面上；以及

第5导电体层，设置于所述第2布线层的第2部分的上表面上，

所述第2导电体层、所述第3导电体层、所述第4导电体层及所述第5导电体层包含铝(Al)，

在与所述基板平行的面内，所述第4导电体层相对于所述第2导电体层的相对位置与所述第5导电体层相对于所述第3导电体层的相对位置一致。

14.如权利要求13所述的晶片，其中，

所述第2导电体层和所述第3导电体层排列的方向，与所述第4导电体层和所述第5导电体层排列的方向平行，

所述第2导电体层和所述第4导电体层排列的方向，与所述第3导电体层和所述第5导电体层排列的方向平行。

15.如权利要求13所述的晶片，其中，

所述存储器芯片单元还具有：

第6导电体层，设置于所述第2导电体层的上表面上；以及

第7导电体层，设置于所述第3导电体层的上表面上，

所述第6导电体层及所述第7导电体层包含与所述第2导电体层及所述第3导电体层不同的金属。

16.如权利要求15所述的晶片，其中，

所述第6导电体层及所述第7导电体层包含从镍(Ni)、金(Au)、钴(Co)、钯(Pd)、铜(Cu)及银(Ag)中选择的至少1种金属。

17.如权利要求15所述的晶片，其中，

所述第6导电体层的上表面及所述第7导电体层的上表面，位于比所述第6导电体层与所述第7导电体层之间的绝缘体层的上表面靠上方的位置。

18.如权利要求13所述的晶片，其中，

所述晶片还具有在所述第2导电体层与所述第3导电体层之间设置的切割线。

19.一种晶片，其中，具备：

存储器构造体，包含：在基板的上方在第1方向上层叠的多个第1导电体层、在所述多个第1导电体层内在所述第1方向上延伸的第1半导体层、设置于所述多个第1导电体层与所述第1半导体层之间的第1电荷蓄积层；

第2导电体层，设置于所述存储器构造体的上方；

第3导电体层，设置于所述第2导电体层的上方；

第4导电体层，将所述第2导电体层与所述第3导电体层之间电连接；以及

绝缘体层，设置于所述第2导电体层与所述第3导电体层之间，包含聚酰亚胺，

在俯视观察时，

所述第4导电体层与切割线交叉，

所述第2导电体层及所述第3导电体层夹着所述切割线。

20.如权利要求19所述的晶片，其中，

所述第2导电体层包含铝(Al)，

所述第4导电体层包含铜(Cu)。

21.如权利要求20所述的晶片，其中，

还具有：

第5导电体层，在与所述基板平行的第1面内与所述第2导电体层相邻；以及

第6导电体层，在与所述基板平行的第2面内与所述第3导电体层相邻，

所述第3导电体层与所述第6导电体层之间的距离，比所述第2导电体层与所述第5导电体层之间的距离长。

22.如权利要求21所述的晶片，其中，

还具有在所述第1面内与所述第6导电体层电连接的第7导电体层，

所述第3导电体层与所述第6导电体层之间的距离，比所述第2导电体层与所述第7导电体层之间的距离短。

23.如权利要求21所述的晶片，其中，

所述第2导电体层及所述第5导电体层排列的方向，与所述第3导电体层及所述第6导电体层排列的方向不同。

24.如权利要求20所述的晶片，其中，

在俯视观察时，所述第3导电体层的面积比所述第2导电体层的面积大。

25.如权利要求20所述的晶片，其中，

还具有包含铝(Al)的第8导电体层，该第8导电体层经由所述第2导电体层地与所述第3导电体层电连接。

26.如权利要求20所述的晶片，其中，

还具有包含铝(Al)的第9导电体层，该第9导电体层不经由所述第2导电体层地与所述第3导电体层电连接。

27.如权利要求20所述的晶片，其中，

还具有包含铝(Al)的第10导电体层，该第10导电体层不经由所述第2导电体层及所述第4导电体层地与所述第3导电体层电连接。

28.如权利要求20所述的晶片，其中，

所述第3导电体层包含金(Au)或镍(Ni)。