TWI819676B - 儲存系統、記憶體晶片單元及晶圓 - Google Patents

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Abstract

實施形態，係提供一種能夠對於探針電極以及墊片電極間的通訊信賴性之劣化作抑制之儲存系統以及晶圓。 其中一個實施形態的儲存系統，係具備有：晶圓，係包含記憶體晶片單元，該記憶體晶片單元，係包含有：包含被相互作電性連接的第1部分以及第2部分之墊片電極、和被與墊片電極作電性連接之記憶體胞陣列；和探測器，係能夠保持晶圓，並對於記憶體胞陣列進行讀寫。探測器，係包含有：探針卡，係包含能夠與墊片電極作接觸之探針電極、和能夠經由探針電極而對於記憶體胞陣列進行讀寫之記憶體控制器；和移動機構，係為了使所保持了的晶圓之墊片電極與探針電極作接觸，而使探針卡或所保持了的晶圓作移動。移動機構，係能夠實行第1動作和第2動作，該第1動作，係使探針電極與墊片電極之第1部分作接觸並且並不與第2部分作接觸，該第2動作，係使探針電極並不與墊片電極之第1部分作接觸並且與第2部分作接觸。

Description

儲存系統、記憶體晶片單元及晶圓
實施形態，係有關於儲存系統及晶圓。
被設置有複數個的作為半導體記憶體之NAND快閃記憶體之晶圓、和使該晶圓上之記憶體與探針電極作接觸的探測器(prober)，係為周知。
實施形態，係提供一種能夠對於探針電極以及墊片電極間的通訊信賴性之劣化作抑制之儲存系統以及晶圓。
實施形態的儲存系統，係具備有：第1晶圓，係包含第1記憶體晶片單元，該第1記憶體晶片單元，係包含有：包含被相互作電性連接的第1部分以及第2部分之第1墊片電極、和被與上述第1墊片電極作電性連接之第1記憶體胞陣列；和探測器，係能夠保持上述第1晶圓，並對於上述第1記憶體胞陣列進行讀寫。上述探測器，係包含有：探針卡，係包含能夠與所保持了的上述第1晶圓之上述第1墊片電極作接觸之第1探針電極、和能夠經由上述第1探針電極而對於上述第1記憶體胞陣列進行讀寫之上述第1記憶體控制器；和移動機構，係為了使所保持了的上述第1晶圓之上述第1墊片電極與上述第1探針電極作接觸，而使上述探針卡或所保持了的上述第1晶圓作移動。上述移動機構，係能夠實行第1動作和第2動作，該第1動作，係使上述第1探針電極與上述第1墊片電極之上述第1部分作接觸並且並不與上述第1墊片電極之上述第2部分作接觸，該第2動作，係使上述第1探針電極並不與上述第1墊片電極之上述第1部分作接觸並且與上述第1墊片電極之上述第2部分作接觸。
以下，參考圖面，針對實施形態作說明。另外，在以下之說明中，針對具有相同之功能以及構成的構成要素，係附加共通之元件符號。又，在對於具備有共通的元件符號之複數之構成要素作區分的情況時，係對於該共通之元件符號附加添字來作區別。另外，在並不特別需要針對複數之構成要素而作區分的情況時，對於該複數之構成要素，係僅附加共通之元件符號，而並不附加添字。 1.第1實施形態
針對第1實施形態之儲存系統作說明。以下，係針對具備有「具備複數之NAND晶片單元(作為NAND快閃記憶體之記憶體元件)之儲存晶圓」和「包含使複數之NAND控制器晶片被作了安裝的探針卡並且以使儲存晶圓以及探針卡作物理性接觸而作電性連接的方式所構成的探測器」之儲存系統，來進行說明。 1.1構成
針對第1實施形態之儲存系統之構成作說明。 1.1.1儲存系統之構成
首先，針對第1實施形態之儲存系統之構成的概要，使用圖1來作說明。如同圖1中所示一般，儲存系統1，例如，係基於從主機(host)機器2而來之指示而動作。儲存系統1，係具備有探測器3、晶圓搬送機4、以及晶圓儲存櫃5。
探測器3，係具備有探針卡20以及控制部30，並被設置有儲存晶圓10或清淨晶圓10c。儲存晶圓10，係身為切割前之晶圓、或者是身為對於切割前之晶圓而施加了再配線之晶圓，而包含被以晶片單位來作了設置的複數之NAND快閃記憶體(以下，稱作「NAND晶片單元」，未圖示)，並且在表面上被設置有複數之墊片電極11。清淨晶圓10c，係被使用在用以使被設置於探針卡20處的複數之探針電極21之有所劣化的電性特性作改善之清淨處理中。
探針卡20，係包含複數之探針電極21。複數之探針電極21之各者，係被與被安裝在探針卡20上的晶片單元之記憶體控制器(以下，稱作「NAND控制器晶片」，未圖示)作電性連接。
控制部30，例如，係包含有溫度控制系31、驅動控制系32以及介面控制系33，並對於探測器3之動作全體作控制。
溫度控制系31，係在探測器3內，對於探針卡20以及儲存晶圓10或清淨晶圓10c所被曝露的溫度環境作控制。在本實施形態中，例如，溫度控制系31，係以使探針卡20以及儲存晶圓10或清淨晶圓10c的溫度不會從特定之溫度而發生變化的方式，來作控制。
驅動控制系32，係具備有能夠使儲存晶圓10相對於探針卡20而3維性地自由位移之機構。而，驅動控制系32，係藉由對於該機構進行控制，而具備有使儲存晶圓10上之複數之墊片電極11與所對應的探針卡20上之複數之探針電極21作接觸之功能。
介面控制系33，係對於主機機器2與探針卡20之間之通訊作控制。又，介面控制系33，係基於該通訊之控制結果，來對於溫度控制系31、驅動控制系32以及晶圓搬送機4等作控制。
晶圓搬送機4，係具備有在探測器3與晶圓儲存櫃5之間而搬送儲存晶圓10或清淨晶圓10c之功能。
晶圓儲存櫃5，係將並未被設置在探測器3處的複數之儲存晶圓10以及清淨晶圓10c作保管。 1.1.2探測器之構成
接著，針對第1實施形態之儲存系統之探測器之構成，使用圖2來作說明。
圖2，係為對於被設置有儲存晶圓10的狀態下之探測器3之構成作示意性展示之側面圖。以下，係將儲存晶圓10之對於探測器3之設置面，設為XY平面，並將與XY平面相垂直並且從儲存晶圓10起而朝向探針卡20之方向，設為Z方向(或者是上方向)。又，儲存晶圓10之中之與探針卡20相對向之面，係亦稱作儲存晶圓10之「表面」或「上面」。
如同圖2中所示一般，探測器3，係具備有基體41、和複數之平台42(42-1、42-2以及42-3)、和晶圓吸盤43、和頭(head)平台44、和補強板(Stiffener)45、和卡支持器46、和固定具47、以及支柱48。
在基體41之上面，係經由X位移機構(未圖示)而設置有平台42-1。平台42-1，係構成為能夠藉由X位移機構來相對於基體41而在X方向上自由移動。在平台42-1之上面，係經由Y位移機構(未圖示)而設置有平台42-2。平台42-2，係構成為能夠藉由Y位移機構來相對於平台42-1而在Y方向上自由移動。在平台42-2之上面，係經由Zθ位移機構(未圖示)而設置有平台42-3。平台42-3，係構成為能夠藉由Zθ位移機構來相對於平台42-2而在Z方向上自由移動並且在XY平面上而自由旋轉。平台42-1~42-3，係被包含於驅動控制系32中，並身為能夠使儲存晶圓10相對於探針卡20而自由位移之機構的一部分。
晶圓吸盤43，係被設置在平台42-3之上面上，並保持儲存晶圓10。在晶圓吸盤43內，例如，係包含有溫度感測器和能夠對於儲存晶圓10之溫度作控制的加熱器以及冷卻器(均未圖示)。溫度控制系31，係基於從該溫度感測器而來之資訊來對於加熱器以及冷卻器作控制，並經由晶圓吸盤43來對於儲存晶圓10之溫度作控制。該溫度感測器、加熱器以及冷卻器，係被包含於溫度控制系31中。
頭平台44，例如，係具備有環形狀，並藉由支柱48而被支持於晶圓吸盤43之上方處。在頭平台44之環之內側的空間中，係以被頭平台44所支持的方式，而被設置有個別為環形狀的補強板45以及卡支持器46。補強板45，係被設置在探針卡20之上部處，並在自身與卡支持器46之間包夾探針卡20。卡支持器46，係在卡支持器46之環之內側之空間中，支持探針卡20。探針卡20，係藉由固定具47而被固定在補強板45以及卡支持器46處，藉由此，探針卡20之相對於晶圓吸盤43(以及晶圓吸盤43上之儲存晶圓10)的位置係被固定，並且起因於熱膨脹等所導致的位移係被作抑制。
另外，在頭平台44處，係亦可被設置有用以檢測出儲存晶圓10(或者是清淨晶圓10c)上的代表位置(例如，晶圓之外緣或者是被設置在晶圓上之對位記號等)之攝像機(未圖示)。驅動控制系32，係能夠基於從該攝像機而來之資訊而更為正確地辨識出基準位置，而能夠進行精密之對位。
圖3，係為被固定於探測器3內的探針卡20之上面圖。
如同圖3中所示一般，探針卡20，係藉由環形狀之補強板45而將外周部分作固定，在探針卡20之中央部分處，係被設置有複數之NAND控制器晶片200。另外，在本實施形態之儲存系統1中，探測器3內係並不會被賦予有大幅度的溫度變化，並藉由溫度控制系31而被保持於略一定之溫度。藉由此，探針卡20之起因於熱膨脹等所導致的位移量係被抑制為少量。因此，補強板45，作為針對該位移之對策，係只需要將探針卡20之外周部分作固定便已足夠，而能夠省略將探針卡20之中央部分作固定之構成。藉由此，在探針卡20上，係能夠安裝更多的晶片。
圖4，係為被保持於晶圓吸盤43處的儲存晶圓10之上面圖，圖5，係為圖4之區域V之擴大圖。
如同圖4中所示一般，儲存晶圓10，係被設置有複數之NAND晶片單元100。又，在NAND晶片單元100之間，係被設置有複數之對位記號12。NAND晶片單元100，係身為能夠基於從NAND控制器晶片200而來之控制訊號來進行控制的最小單位之記憶體元件。
如同圖5中所示一般，在儲存晶圓10上，係以包圍NAND晶片單元100的方式而被設置有矩形狀的切割線13，在切割線13之外側處，係被設置有對位記號12。切割線13，係為在藉由切割處理來將儲存晶圓10分離為各NAND晶片單元100個體時，切割刃所通過之區域。另外，在本實施形態中，係並不會有沿著切割線13來實行切割處理的情況。然而，本實施形態之儲存晶圓10，由於係可能會在「從以晶片單位而被作了切出的NAND晶片單元100所製造出之記憶體元件製造工程」之一部分中而被製造，因此，係可能會設置有如同切割線13一般之在本實施形態中實質上為不必要的構成。
在切割線13之內側處，係被設置有矩形狀之邊封(edge seal)14，構成NAND晶片單元100之電路，係被設置於該邊封14之內側。
在邊封14之內側，於儲存晶圓10之上面上，複數之墊片電極11係被設置為矩陣狀。更具體而言，藉由配線15而被作了電性連接之n個的墊片電極11_1、11_2、11_3、…、11_(n-2)、11_(n-1)以及11_n，係依此順序來沿著-Y方向而被作設置(n為2以上之整數)。該n個的墊片電極11_1~11_n，係相當於1個的墊片單元PdU。又，相互被電性地作了切斷的複數之墊片單元PdU，係沿著X方向而被作設置。沿著X方向而並排並且相互獨立之複數之墊片電極11_i(1≦i≦n)之組，係相當於1個的墊片群PdGi。亦即是，在1個的NAND晶片單元100之上面上，係被設置有具備有同等的功能之n個的墊片群PdG1~PdGn。 1.1.3探測器及儲存晶圓之通訊功能構成
接著，針對第1實施形態之探測器與儲存晶圓之間之通訊功能之構成，使用圖6中所示之區塊圖來作說明。在圖6中，係針對「藉由驅動控制系32，探針卡20與NAND晶片單元100係相互接觸並相互被作電性連接」時的連接關係之其中一例作展示。
如同圖6中所示一般，介面控制系33，係藉由主機匯流排而被與主機機器2作連接。主機機器2，例如係身為個人電腦等，主機匯流排，例如係為依循於PCIe(PCI EXPRESS TM(Peripheral component interconnect express))之匯流排。
介面控制系33，例如，係具備有主機介面電路331、CPU(Central processing unit)332、ROM(Read only memory) 333以及RAM(Random access memory)334。另外，在以下所說明的介面控制系33之各部331~334之功能，係可藉由硬體構成或者是硬體資源與韌體之組合構成的任一者來實現之。
主機介面電路331，係經由主機匯流排而被與主機機器2作連接，並將從主機機器2所收訊了的命令以及資料，因應於從CPU332而來之指示而傳送至複數之NAND控制器晶片200之其中一者處。又，係回應於CPU332之命令，而將從NAND控制器晶片200而來之資料傳送至主機機器2處。
CPU332，主要係對於探測器3內之關連於資料傳輸之介面作控制。例如，CPU332，在從主機機器2而收訊了寫入命令時，係回應於此，而決定對於寫入處理作控制之NAND控制器晶片200，並將寫入資料DAT傳送至該所決定了的NAND控制器晶片200處。在讀出處理以及刪除處理時，亦為相同。又，CPU332，係實行針對探測器3內的其他之控制系(溫度控制系31以及驅動控制系32)的各種之控制。
ROM333，係保持用以對於溫度控制系31和驅動控制系32以及複數之NAND控制器晶片200作控制的韌體。
RAM334，例如係身為DRAM(Dynamic random access memory)，並將寫入資料DAT和讀出資料DAT暫時性地作保持。又，RAM334，係作為CPU332之作業區域而被使用，並保持各種之管理表等。作為管理表之例，係可列舉出針對關連於「探針電極21為對於儲存晶圓10上之墊片電極11而作了幾次的裝卸」之資訊作管理的探針管理表335等。針對探針管理表335之詳細內容，係於後再述。
探針卡20上的複數之NAND控制器晶片200之各者，係被與儲存晶圓10內之複數之NAND晶片單元100之組作電性連接。
在圖6之例中，k個的NAND晶片單元100_1、100_2、…以及100_k，係被與1個的NAND控制器晶片200並聯地作連接。各別被與k個的NAND晶片單元100_1~100_k作了連接的複數之NAND控制器晶片200，係基於從介面控制系33而來之指示，而對於k個的NAND晶片單元100_1~100_k平行性地作控制。
NAND控制器晶片200，例如，係身為具備有FPGA (Field programmable gate array)功能之SoC(System-on-a-chip)，並具備有CPU210、ROM220、RAM230、ECC電路240以及NAND介面電路250。另外，在以下所說明的NAND控制器晶片200之各部210~250之功能，係可藉由硬體構成或者是硬體資源與韌體之組合構成的任一者來實現之。
CPU210，係對於NAND控制器晶片200全體之動作作控制。例如，CPU210，在經由介面控制系33而從主機機器2收訊了寫入命令時，係回應於此，而對於NAND介面電路250發行寫入命令。在讀出處理以及刪除處理時，亦為相同。又，CPU210，係實行用以對於NAND晶片單元100作控制的各種之處理。
ROM220，係將用以對於NAND晶片單元100作控制的韌體等作保持。
RAM230，例如係身為DRAM，並將寫入資料以及讀出資料DAT暫時性地作保持。又，RAM230，係作為CPU210之作業區域而被使用，並保持各種之管理表等。
ECC電路240，係進行關連於被記憶在NAND晶片單元100中的資料之錯誤檢測以及錯誤訂正處理。亦即是，ECC電路240，在進行資料之寫入處理時，係產生錯誤訂正碼，並將此對於寫入資料DAT作賦予，在進行資料之讀出處理時，係將此作解碼，而檢測出錯誤位元之有無。而，在檢測出了錯誤位元時，係特定出該錯誤位元之位置，並對於錯誤進行訂正。錯誤訂正之方法，例如，係包含有硬式判定解碼(Hard bit decoding)以及軟式判定解碼(Soft bit decoding)。作為在硬式判定解碼中所使用的硬式判定解碼碼，例如，係可使用BCH(Bose- Chaudhuri- Hocquenghem)碼或RS(Reed- Solomon)碼等，作為在軟式判定解碼中所使用的軟式判定解碼碼，例如，係可使用LDPC(Low Density Parity Check)碼等。
NAND介面電路250，係經由NAND匯流排而被與NAND晶片單元100作連接，並掌管與NAND晶片單元100之間之通訊。又，係基於從CPU210所收訊了的命令，來將各種訊號對於NAND晶片單元100作輸出。又，在寫入處理時，係將藉由CPU210所發行了的寫入指令以及RAM230內之寫入資料DAT，作為輸入輸出訊號來傳送至NAND晶片單元100處。進而，在讀出處理時，係將藉由CPU210所發行了的讀出指令，作為輸入輸出訊號來傳送至NAND晶片單元100處，並且進而將從NAND晶片單元100所讀出了的資料DAT，作為輸入輸出訊號而收訊並且將此傳送至RAM230處。
藉由上述一般之構成，係能夠對於被設置在儲存晶圓10內之所有的NAND晶片單元100而平行地進行控制。 1.1.4NAND晶片單元之構成
接著，對於第1實施形態之NAND晶片單元的構成作說明。
圖7，係為對於第1實施形態之NAND晶片單元的功能構成作展示之區塊圖。在圖7中，係針對圖6中之1個的NAND控制器晶片200與1個的NAND晶片單元100之間之連接關係的詳細內容作展示。
如同圖7中所示一般，NAND晶片單元100，係藉由NAND匯流排而被與探針卡20內之NAND控制器晶片200作連接。NAND匯流排，係身為進行依循於NAND介面之訊號的送收訊之傳輸路徑，並包含探針電極21以及墊片電極11。
NAND介面之訊號之具體例，係身為晶片致能訊號CEn、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn、READY・BUSY訊號RBn以及輸入輸出訊號I/O等。另外，在後續之說明中，當在訊號名稱處作為接尾辭而附加有"n"的情況時，該訊號係身為負邏輯。亦即是，係代表該訊號為被以“L(Low)”準位而作了宣告(assert)的訊號。
訊號CEn，係身為用以將NAND晶片單元100致能(enable)之訊號，並以“L”準位而被宣告。訊號CLE以及ALE，係身為用以將「對於NAND晶片單元100之輸入訊號I/O係分別身為指令CMD以及位址ADD」一事對於NAND晶片單元100作通知之訊號。訊號WEn，係以“L”準位而被宣告，並身為用以使輸入訊號I/O被導入至NAND晶片單元100中之訊號。訊號REn，亦係以“L”準位而被宣告，並身為用以從NAND晶片單元100而讀出輸入訊號I/O之訊號。READY・BUSY訊號RBn，係身為對於NAND晶片單元100是身為READY狀態(例如，能夠收訊從NAND控制器晶片200而來的命令之狀態)還是身為BUSY狀態(例如，無法收訊從NAND控制器晶片200而來之命令之狀態)一事作表現的訊號，“L”準位係代表BUSY狀態。輸入輸出訊號I/O，例如係身為8位元之訊號。又，輸入輸出訊號I/O，係身為在NAND晶片單元100與NAND控制器晶片200之間而被作送收訊的資料之實體，並身為指令CMD、位址ADD和寫入資料以及讀出資料等之資料DAT。
又，NAND晶片單元100，例如，係從NAND控制器晶片200來經由探針電極21以及墊片電極11之間之連接而被供給有電壓VCC以及VSS。電壓VCC以及VSS，係分別身為在NAND晶片單元100處之電源電壓以及接地電壓。
NAND晶片單元100，係具備有記憶體胞陣列110以及周邊電路120。
記憶體胞陣列110，係具備有複數之區塊BLK，區塊BLK，係包含有分別被與行(row)以及列(column)相互附加有對應的複數之非揮發性之記憶體胞。區塊BLK，例如係身為資料之刪除單位，在圖7中，作為其中一例，係圖示有4個的區塊BLK0~BLK3。而，記憶體胞陣列110，係記憶從NAND控制器晶片200所被賦予了的資料。
周邊電路120，係具備有I/F電路121、指令暫存器126、位址暫存器127、資料暫存器128、驅動器129、行解碼器130、感測放大器模組131、以及序列器132。
I/F電路121，係身為在NAND晶片單元100之內部主要掌管墊片電極11與其他之周邊電路120之間之介面的電路群，並具備有輸入輸出電路122、邏輯控制電路123、時序調整電路124以及ECC電路125。
輸入輸出電路122，係與NAND控制器晶片200而將訊號I/O作送收訊。在從NAND控制器晶片200而收訊了訊號I/O的情況時，輸入輸出電路122，係基於從邏輯控制電路123而來之資訊，來將訊號I/O分配至指令CMD、位址ADD以及資料DAT。輸入輸出電路122，係將指令CMD傳送至指令暫存器126處，並將位址ADD傳送至位址暫存器127處。又，輸入輸出電路122，係將寫入資料以及讀出資料DAT在自身與資料暫存器128之間作送收訊。
邏輯控制電路123，係從NAND控制器晶片200而收訊訊號CEn、CLE、ALE、WEn以及REn，並將用以對於訊號I/O內之指令CMD、位址ADD以及資料DAT作辨識的資訊對於輸入輸出電路122作送出。又，邏輯控制電路123，係將訊號RBn傳送至NAND控制器晶片200處而將NAND晶片單元100之狀態對於NAND控制器晶片200作通知。
時序調整電路124，例如，係身為閂鎖電路，並被設置在墊片電極11與輸入輸出電路122以及邏輯控制電路123之間，並且對於各種訊號之時序作調整。
ECC電路125，例如，係被設置在輸入輸出電路122與指令暫存器126、位址暫存器127以及資料暫存器128之間，並進行關連於被記憶在NAND晶片單元100中的資料之錯誤檢測以及錯誤訂正處理。ECC電路125，係具備有與ECC電路240同等之構成，並構成為能夠將藉由ECC電路240而作了編碼的資料作解碼。亦即是，在進行資料之寫入處理時，係藉由ECC電路240來將被賦予有錯誤訂正碼之寫入資料DAT作解碼，並檢測出錯誤位元之有無。而，在檢測出了錯誤位元時，係特定出該錯誤位元之位置，並對於錯誤進行訂正。又，在進行資料之讀出處理時，係藉由ECC電路240來將被賦予有錯誤訂正碼之讀出資料DAT作解碼，並檢測出錯誤位元之有無。而，在檢測出了錯誤位元時，係特定出該錯誤位元之位置，並對於錯誤進行訂正，之後，再度將讀出資料DAT作編碼，而對於NAND控制器晶片200作送出。
指令暫存器126，係將從NAND控制器晶片200所收訊了的指令CMD作保持。位址暫存器127，係將從NAND控制器晶片200所收訊了的位址ADD作保持。在此位址ADD中，係包含有區塊位址BA和頁面位址PA。資料暫存器128，係將從NAND控制器晶片200所收訊了的寫入資料DAT或者是從感測放大器模組131所收訊了的讀出資料DAT作保持。
驅動器129，係對於所選擇的區塊BLK，而基於位址暫存器127內之頁面位址PA來對於行解碼器130供給電壓。
行解碼器130，係基於位址暫存器127內之區塊位址BA，而選擇區塊BLK0~BLK3之其中一者，並進而在所選擇了的區塊BLK中對於字元線作選擇。
感測放大器模組131，在資料之讀出時，係藉由對於記憶體胞陣列110內之記憶體胞電晶體之臨限值電壓作感測，來讀出資料。之後，將此讀出資料DAT，經由資料暫存器128來對於NAND控制器晶片200作輸出。在資料之寫入時，係將從NAND控制器晶片200而經由資料暫存器128所收訊了的寫入資料DAT，傳送至記憶體胞陣列110處。
序列器132，係基於被保持於指令暫存器126處之指令CMD，而對於NAND晶片單元100全體之動作作控制。
圖8，係為對於在儲存晶圓10中之上述之NAND晶片單元100內的各種構成要素之立體性的位置關係之其中一例作展示之立體圖。在圖8中，係將NAND晶片單元100之構成要素之沿著Z方向的配置作示意性展示。
如同圖8中所示一般，儲存晶圓10，例如，係包含有被形成有周邊電路120之晶圓LW、和被形成有記憶體胞陣列110以及複數之墊片電極11之晶圓UW。此些之2個的晶圓LW以及UW，係使晶圓LW中之周邊電路120所被形成之面(與晶圓LW所露出之面相反側之面)和晶圓UW中之記憶體胞陣列110以及複數之墊片電極11所被形成之面(與晶圓UW所露出之面相反側之面)被作貼合(bonded)而形成之。因此，NAND晶片單元100，係沿著Z方向，而具備有使「對應於周邊電路120之周邊電路區域PERI」、「對應於記憶體胞陣列110之胞區域MCA」以及「對應於複數之墊片電極11之墊片區域PdU/PdG」被作了層積的構成。又，在NAND晶片單元100之端部處，係更進而設置有將墊片區域PdU/PdG與周邊電路區域PERI作電性連接的沿著Z方向而延伸之墊片用接觸區域PdC。藉由上述一般之構成，係能夠將使用墊片群PdG1~PdGn之其中一個而從NAND控制器晶片200所收訊了的訊號，經由墊片用接觸區域PdC來對於周邊電路區域PERI作傳送。周邊電路區域PERI，係能夠基於被作了傳送的訊號來對於胞區域MCA傳送訊號。 1.1.5記憶體胞陣列之構成
接著，針對上述之記憶體胞陣列110之構成作說明。
圖9，係為記憶體胞陣列110之其中1個的區塊BLK之電路圖。
如同圖9中所示一般，區塊BLK，例如係包含有4個的串(STRING)單元SU(SU0~SU3)。又，各個的串單元SU，係包含有複數之NAND串NS。記憶體胞陣列110內之區塊數以及區塊BLK內之串單元數，係為任意。
NAND串NS之各者，例如係具備有8個的記憶體胞電晶體MT(MT0~MT7)以及選擇電晶體ST1和ST2。記憶體胞電晶體MT，係具備有控制閘極和電荷積蓄膜，並將資料非揮發性地作保持。又，記憶體胞電晶體MT，係在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間而被作串聯連接。
在串單元SU0~SU3之各者之複數之NAND串NS中所包含的選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0~SGD3作連接。相對於此，在串單元SU0~SU3之各者之複數之NAND串NS中所包含的選擇電晶體ST2之閘極，例如係被與選擇閘極線SGS作共通連接。或者是，在串單元SU0~SU3之各者之複數之NAND串NS中所包含的選擇電晶體ST2之閘極，係亦可在各串單元之每一者處而分別被與相異之選擇閘極線SGD0~SGD3作連接。又，在位於同一區塊BLK内的複數之NAND串NS中所包含之記憶體胞電晶體MT0~MT7之控制閘極，係分別被與字元線WL0~WL7作共通連接。
又，在記憶體胞陣列110內而被包含於複數之區塊BLK中之位於同一列中的NAND串NS之選擇電晶體ST1之汲極，係被與位元線BL(BL0~BLm，其中，m為2以上之自然數)作共通連接。亦即是，位元線BL，係在複數之區塊BLK間而將位於同一列中的NAND串NS共通地作連接。進而，複數之選擇電晶體ST2之源極，係被與源極線SL作共通連接。
亦即是，串單元SU，係身為被與相異之位元線BL作連接並且被與同一之選擇閘極線SGD作連接的NAND串NS之集合體。係亦將串單元SU中之被與同一之字元線WL作了共通連接的記憶體胞電晶體MT之集合體，稱作胞單元CU(或者是記憶體胞群組)。又，區塊BLK，係身為將字元線WL設為共通的複數之串單元SU之集合體。又，記憶體胞陣列110，係身為將位元線BL設為共通的複數之區塊BLK之集合體。
圖10，係為區塊BLK之剖面圖，並圖示有沿著Y方向而並排之8個的NAND串NS。8個的NAND串NS中之各別包含有沿著Y方向而並排之2個的NAND串NS之4個的組，係分別對應於串單元SU0、SU1、SU2以及SU3。另外，如同上述一般，記憶體胞陣列110，由於係在被形成於晶圓UW上之後，被與晶圓LW作貼合，因此，僅在圖10之說明中，將紙面上方(-Z方向)稱作「上方」。
如同圖10中所示一般，在作為源極線SL而起作用的導電體51之上方處，係被形成有複數之NAND串NS。亦即是，在導電體51之上方處，作為選擇閘極線SGS而起作用之導電體52、作為字元線WL0~WL7而起作用之8層的導電體53~60以及作為選擇閘極線SGD而起作用之導電體61，係被依序作層積。在被作了層積的導電體間，係被形成有未圖示之絕緣體。導電體52~61，係在區塊BLK間藉由未圖示之絕緣體SLT而被作分斷。又，導電體61，係在串單元SU間藉由未圖示之絕緣體SHE而被作分斷。如此這般，導電體61，係沿著Y方向而較導電體52~60而更短。
又，係被形成有通過此些之導電體61~52並到達導電體51處的柱狀之導電體64。在導電體64之側面處，係依序被形成有穿隧絕緣膜65、電荷積蓄膜66以及區塊絕緣膜67，藉由此些，記憶體胞電晶體MT以及選擇電晶體ST1及ST2係被形成。導電體64，例如係包含多晶矽，並作為NAND串NS之電流路徑而起作用，並且成為各電晶體之通道所被形成之區域。穿隧絕緣膜65以及區塊絕緣膜67，例如，係包含有氧化矽(SiO 2)，電荷積蓄膜66，例如，係包含有氮化矽(SiN)。又，在導電體64之上方處，係被形成有作為位元線BL而起作用之導電體63。導電體64以及導電體63，例如，係經由作為接觸插塞而起作用的導電體62而被作電性連接。在圖10之例中，係針對使「沿著Y方向而並排之8個的NAND串NS中之與串單元SU0~SU3之各者一對一地相對應之4個的NAND串NS」與1個的導電體63被作電性連接的例子作展示。
以上之構成，係在X方向上被作複數配列，藉由在X方向上而並排之複數之NAND串NS之集合，區塊BLK係被形成。又，藉由使該區塊BLK在Y方向上被作複數配列，記憶體胞陣列110係被形成。 1.1.6儲存晶圓以及探針卡之剖面構成
接著，針對第1實施形態之儲存晶圓以及探針卡之剖面構成作說明。 1.1.6.1對應於墊片群之構成
圖11，係為沿著圖5中之XI-XI線的剖面圖，並針對對應於第1實施形態之墊片群的構成之其中一例作展示。在圖11中，係對於將儲存晶圓10沿著墊片群PdGn來作了切割的XZ剖面作展示，並且亦將在使複數之探針電極21與墊片群PdGn作了接觸的情況時之探針卡20之XZ剖面一併作展示。另外，在圖11中，係展示有「在儲存晶圓10以及探針卡20之間之XY平面內的對位結束之後且探針電極21與墊片電極11作接觸之前的狀態」下之剖面。
首先，針對儲存晶圓10之剖面構成作說明。
如同圖11中所示一般，在晶圓LW處，於半導體基板70上，係被設置有周邊電路PERI(在圖11中，作為其中一例，係圖示有電晶體)。在周邊電路PERI之上方，係被設置有導電體71。導電體71，係經由未圖示之導電體而被與周邊電路PERI作電性連接。在導電體71之上面上，係被設置有作為接點而起作用之導電體72。在導電體72之上面上，係被設置有導電體73。導電體73之上面，係到達與晶圓UW之間之貼合面(亦即是，晶圓LW之上面)處，並作為在與晶圓UW之間之貼合時的墊片電極而被作使用。導電體71~73之組，例如，係對應於墊片群PdG內之複數之墊片電極11之各者而被1組1組地作設置。而，此些之複數組之導電體71~73之組，係分別藉由絕緣體INS_L而被相互作電性絕緣。
儲存晶圓10中之較導電體73而更上方的部份，係對應於晶圓UW。在導電體73之上面上，被設置有作為在與晶圓LW之間之貼合時的墊片電極而被作使用之導電體74。在導電體74之上面上，係被設置有作為接點而起作用之導電體75。在導電體75之上面上，係被設置有將墊片單元PdU內之複數之墊片電極11_1~11_n作電性連接的配線15而起作用之導電體76。如同後述一般，導電體76，例如係沿著Y方向而延伸。在導電體76之上面上，係被設置有作為將配線15與墊片電極11之間作電性連接的接點而起作用之導電體77。導電體74~77之組，例如，係對應於墊片群PdG內之複數之墊片電極11之各者而被1組1組地作設置。而，此些之複數組之導電體74~77，係分別藉由絕緣體INS_U而被相互作電性絕緣。
在導電體77之上面上，係被設置有作為墊片電極11之一部分而起作用之導電體78。導電體78，例如，係包含有鋁(Al)。在導電體78之上面上，係被設置有作為墊片電極11之一部分而起作用並且在儲存晶圓10之上面上而具備有與探針電極21之間之接觸面之導電體79。導電體79，例如，係藉由無電解鍍敷成長法而在導電體78上作了成長並且相對於導電體78而身為異種類金屬，並包含從鎳(Ni)、金(Au)、鈷(Co)、鈀(Pd)、銅(Cu)以及銀(Ag)所選擇之至少1個的金屬。導電體79，例如，係較導電體78而更硬，而難以起因於與探針電極21之間之接觸而發生缺損。沿著X方向而並排的複數之導電體78以及79之組，係構成墊片群PdG(在圖11之例中，係為墊片群PdGn)，並藉由絕緣體PI而被相互電性切斷。複數之導電體79之各者之上面，例如，係位置於較絕緣體PI之上面而更下方(-Z方向)處。
接著，針對探針卡20之剖面構成作說明。
探針卡20，係包含有印刷基板PCB、中介層(interposer)IP以及探針單元PBU，該些係均具有絕緣性之基部。探針單元PBU，例如，係包含有沿著Z方向而從中介層IP側起所依序層積的複數之層L1、L2以及L3。探針電極21，例如，係包含有平板狀之導電體98以及探針銷99。
在印刷基板PCB之上面上，係被安裝有NAND控制器晶片200，在下面上，係經由導電體91而被設置有中介層IP。在中介層IP之下面上，係被設置有層L1。在層L1之下面上，係經由導電體94而被設置有層L2，在層L2之下面上，係經由導電體96而被設置有層L3。在層L3之下面上，係被設置有導電體98。在導電體98之下面上，係被設置有探針銷99。探針銷99，例如，係身為藉由導電體98而被作單側支撐的懸臂，並使墊片電極11側之前端被形成為凸出之針狀。藉由此，係能夠對於探針銷99與墊片電極11之周緣部之間之干涉作抑制並且使探針電極21與墊片電極11作接觸。
又，在印刷基板PCB、中介層IP、層L1~L3之各者之內部中，係分別被設置有於Z方向上而貫通的導電體90、92、93、95以及97。導電體90，係將NAND控制器晶片200與導電體91之間作電性連接。導電體92以及93，係將導電體91與導電體94之間作電性連接。導電體95，係將導電體94與導電體96之間作電性連接。導電體97，係將導電體96與導電體98之間作電性連接。
在上述一般之構成中，藉由將導電體91、94以及96適當地作配線，係能夠將從NAND控制器晶片200所輸出的各種訊號傳送至所期望之探針銷99處。
又，如同圖11中所示一般，複數之探針電極21之各者，係在XY平面內，被配置在能夠與墊片群PdGn中之所對應的墊片電極11作接觸之位置處。 1.1.6.2對應於墊片單元以及對位記號之構成
圖12，係為沿著圖5中之XII-XII線的剖面圖，並針對對應於第1實施形態之墊片單元以及對位記號的構成之其中一例作展示。在圖12中，係對於將儲存晶圓10沿著墊片單元PdU以及對位記號12來作了切割的YZ剖面作展示，並且亦將在使探針電極21與墊片單元PdU中之墊片電極11_1作了接觸的情況時之探針卡20之YZ剖面一併作展示。另外，在圖12中，係與圖11相同的，展示有「在儲存晶圓10以及探針卡20之間之XY平面內的對位結束之後且探針電極21與墊片電極11作接觸之前的狀態」下之剖面。
首先，針對儲存晶圓10之剖面構成作說明。
關於晶圓LW之構成，由於係與圖11同等，因此係省略其說明。
如同圖12中所示一般，在晶圓UW處，於晶圓LW以及晶圓UW之間之邊界與導電體76之間，係被設置有記憶體胞陣列MCA。記憶體胞陣列MCA，係經由未圖示之導電體而被與周邊電路PERI作電性連接。
如同上述一般，導電體76，係沿著Y方向而延伸。更具體而言，例如，導電體76之沿著Y方向之長度，係身為墊片單元PdU之兩端的墊片電極11_1與墊片電極11_n之間之距離以上。
在導電體76與墊片單元PdU之間，係被設置有沿著Y方向而並排的複數之導電體78。而，墊片單元PdU內之複數之墊片電極11_1~11_n，係被與導電體76作共通連接。藉由此，墊片單元PdU內之複數之墊片電極11，係能夠作為電性等價之墊片電極而起作用。
對位記號12，例如，係在絕緣體INS_U之上面上，以具備有與墊片電極11同等之構成的方式而被形成。更具體而言，在絕緣體INS_U之上面上，係被設置有導電體80。導電體80，例如，係包含有鋁(Al)。在導電體80之上面上，係被設置有導電體81，該導電體81，係具備有於儲存晶圓10之上面上而露出之面。導電體81，係藉由無電解鍍敷成長法而在導電體80上作了成長並且相對於導電體80而身為異種類金屬，例如，係包含從鎳(Ni)、金(Au)、鈷(Co)、鈀(Pd)、銅(Cu)以及銀(Ag)所選擇之至少1個的金屬。導電體81之上面，例如，係位置於較絕緣體PI之上面而更下方(-Z方向)處。導電體80以及81，係藉由絕緣體PI，而被從被設置在儲存晶圓10處之其他的導電體作電性切斷。
接著，針對探針卡20之剖面構成作說明。
探針卡20之構成的概要，係如同在圖11中所作了說明一般，但是，在圖12中，相對於所圖示了的墊片電極11之探針電極21之數量係為相異。更具體而言，探針電極21，係對於墊片單元PdU內之複數之墊片電極11之其中一者而被作分配。亦即是，以相對於電性等價之複數之墊片電極11而探針電極21僅被分配有1個的方式，來配置探針電極21。
另外，對於要使探針電極21對於墊片單元PdU內之何者之墊片電極11作接觸的判定之處理，例如，係基於探針管理表335來藉由介面控制系33而實行之。 1.1.7探針管理表
圖13，係為對於第1實施形態之探針管理表作展示之概念圖。探針管理表335，例如，係亦可在主機機器2處而被非揮發性地作保持。於此情況，係亦可構成為：與儲存系統1之啟動同時地，探針管理表335係被從主機機器2作傳送並被記憶在介面控制系33內之RAM334中。又，探針管理表335，係亦可因應於更新等之事件而被記憶在儲存晶圓10內。
如同圖13中所示一般，探針管理表335，係身為針對種類而將探測次數以及不良旗標作了關連附加之資訊。
種類，例如，係包含有對於儲存晶圓10和探針卡20作辨識之「晶圓或卡」項目和對於儲存晶圓10內之墊片群PdG作辨識之「墊片群」項目。
「晶圓或卡」項目，係被分類為「儲存晶圓」項目以及「探針卡」項目。「儲存晶圓」項目，係對於在晶圓儲存櫃5內所能夠保管的複數之儲存晶圓10(在圖13中，係為W1、W2、…)之各者而唯一性地作特定。「探針卡」項目，係對於探針卡20(亦即是，探針電極21)作特定。「墊片群」項目，係被與「儲存晶圓」項目相互附加關連，並對於儲存晶圓10內之墊片群PdG(PdG1、PdG2、PdG3、…、PdGn)而唯一性地作特定。
探測次數，係代表「使用在基於所對應之種類而特定出來的儲存晶圓10中之墊片群PdG或者是探針電極21所進行的對於墊片電極11之探針電極21之接觸處理(觸壓處理)之被實行之次數」。在圖13之例中，係對於「針對儲存晶圓W1之墊片群PdG1、PdG2、PdG3、…、PdGn而分別被實行有10次、8次、3次、…、0次之觸壓處理，針對儲存晶圓W2之墊片群PdG1、PdG2、PdG3、…、PdGn而分別被實行有9次、1次、0次、…、0次之觸壓處理」的情況作展示。又，係對於「探針電極21為被使用在合計31次的觸壓處理中」一事有所展示。
不良旗標，係對於「在基於所對應之種類而特定出來的儲存晶圓10中之墊片群PdG是否為不良(亦即是，該墊片群PdG是否無法在觸壓處理中作使用)」一事作展示。在圖13之例中，係對於「儲存晶圓W1，其墊片群PdG1以及PdG2係為不良(為“True”)，其他之墊片群PdG3~PdGn則並非為不良(為“False”)」的情況作展示。又，係對於「儲存晶圓W2，其墊片群PdG1係為不良(為“True”)，其他之墊片群PdG2~PdGn則並非為不良(為“False”)」的情況作展示。
藉由參照上述一般之探針管理表335，介面控制系33，係能夠針對各儲存晶圓10之每一者而分別判定應該要使用何者之墊片群PdG來進行觸壓處理。 1.2動作
接著，針對第1實施形態之儲存系統之動作作說明。 1.2.1伴隨資料通訊之基本處理
圖14，係為對於在第1實施形態之儲存系統中的資料通訊時所被實行之基本處理作展示之流程圖。
如同圖14中所示一般，在步驟ST10處，若是從主機機器2而接收有資料之讀出要求或寫入要求等，則探測器3係實行晶圓以及墊片群選擇處理。晶圓以及墊片群選擇處理，係包含對於「設置在探測器3內之儲存晶圓10」和「在該儲存晶圓10處而使探針電極21作接觸之墊片群PdG」作選擇之處理。
在步驟ST20處，晶圓搬送機4，係實行將藉由步驟ST10所選擇了的儲存晶圓10從晶圓儲存櫃5而搬送至探測器3處之晶圓搬送處理。
在步驟ST30處，探測器3，係實行將藉由步驟ST10所選擇了的儲存晶圓10上之墊片電極11對於探針卡20上之探針電極21而進行對位的對位處理。例如，探測器3，係使用被設置在儲存晶圓10上之對位記號12等，來消除儲存晶圓10與探針卡20之間之XY平面上的偏差。
在步驟ST40處，探測器3，係實行使藉由步驟ST30而對於探針卡20作了正對的儲存晶圓10在Z方向上作移動並對於藉由步驟ST10所選擇了的墊片群PdG而使探針電極21作接觸之觸壓(touchdown)處理。藉由觸壓處理，探測器3上之NAND控制器晶片200與儲存晶圓10內之NAND晶片單元100係被作電性連接。
在步驟ST50處，NAND控制器晶片200以及NAND晶片單元100係實行基於從主機機器2而來之要求所致的資料通訊處理。
以上，基本處理係結束。 1.2.2晶圓及墊片群選擇處理
接著，針對晶圓及墊片群選擇處理之詳細內容，使用圖15中所示之流程圖而作說明。在圖15中之步驟ST11~ST19，係為對於在圖14中之步驟ST10之詳細內容作展示的其中一例。
如同圖15中所示一般，在步驟ST11處，探測器3，係基於從主機機器2而來之要求，而選擇進行存取之儲存晶圓10。在以下之說明中，係將在步驟ST11處所被選擇了的儲存晶圓10，亦稱作「選擇儲存晶圓10」。
在步驟ST12處，探測器3，係將變數i初期化為“1”(1≦i≦n)。
在步驟ST13處，探測器3，係參照探針管理表335，而判定選擇儲存晶圓10之墊片群PdGi所對應的不良旗標是否為"False"。當所對應的不良旗標係並非為“False”的情況時(步驟ST13，no)，探測器3係將墊片群PdGi判定為不可使用，處理係前進至步驟ST14處。當所對應的不良旗標係為“False”的情況時(步驟ST13，yes)，探測器3係將墊片群PdGi判定為可使用，處理係前進至步驟ST15處。
在步驟ST14處，探測器3，係將變數i作增數，並使處理回到步驟ST13處。藉由此，步驟ST13以及ST14係被反覆進行，直到墊片群PdGi被判定為可使用為止。
在步驟ST15處，探測器3，係將墊片群PdGi選擇為與探針電極21作接觸之墊片群PdG。
在步驟ST16處，探測器3，例如係對於儲存晶圓10是否已與探針卡20作了接觸一事作確認。在選擇儲存晶圓10並未與探針卡20作接觸的情況時(步驟ST16，no)，處理係前進至步驟ST17，在選擇儲存晶圓10已與探針卡20作了接觸的情況時(步驟ST16，yes)，處理係前進至步驟ST18。
在步驟ST17處，探測器3，係參照探針管理表335，而將與在步驟ST15處所被選擇了的墊片群PdGi相對應之探測數作增數。
在步驟ST18處，探測器3，係參照探針管理表335，而判定與在步驟ST15處所被選擇了的墊片群PdGi相對應之探測數是否身為臨限值Th1以上。當探測數係為臨限值Th1以上的情況時(步驟ST18，yes)，處理係前進至步驟ST19。當探測數係為未滿臨限值Th1的情況時(步驟ST18，no)，處理係將步驟ST19省略。
在步驟ST19處，探測器3，係參照探針管理表335，而將與在步驟ST15處所被選擇了的墊片群PdGi相對應之不良旗標更新為“True”，之後，替代墊片群PdGi，而重新選擇墊片群PdG(i+1)。
藉由以上處理，晶圓及墊片群選擇處理係結束。另外，在以下之說明中，係將在晶圓及墊片群選擇處理後所被作了選擇墊片群PdG，亦稱作「選擇墊片群PdG」。 1.2.3晶圓搬送處理
接著，針對晶圓搬送處理之詳細內容，使用圖16中所示之流程圖而作說明。在圖16中之步驟ST21~ST26，係為對於在圖14中之步驟ST20之詳細內容作展示的其中一例。
如同圖16中所示一般，在步驟ST21處，探測器3，係參照探針管理表335，而判定與探針卡20相對應的探測數是否身為臨限值Th2以上。如同上述一般，與探針卡20相對應之探測數，由於係代表使用有探針卡20的觸壓處理之總數(總探測數)，因此，臨限值Th2，係能夠設定為較臨限值Th1而更大之值。當總探測數係為臨限值Th2以上的情況時(步驟ST21，yes)，探測器3係判定為需要進行清淨處理，處理係前進至步驟ST22。當總探測數係為未滿臨限值Th2的情況時(步驟ST21，no)，探測器3係判定為並不需要進行清淨處理，處理係前進至步驟ST25。
在步驟ST22處，晶圓搬送機4，係將清淨晶圓10c從晶圓儲存櫃5而搬送至探測器3處。
在步驟ST23處，探測器3，係對於清淨晶圓10c而使探針電極21作接觸，並實行清淨處理。驅動控制系32，例如，係藉由驅動平台32-1以及平台32-2，來使清淨晶圓10c相對於探針電極21而在XY平面上作位移。藉由此，係能夠對於探針電極21之前端進行研磨，而能夠將附著在探針電極21之前端處的墊片電極11之金屬等的髒污去除，並能夠改善探針電極21之電性特性。
在步驟ST24處，探測器3，係將探針管理表335內之與探針卡20相對應的探測數重置為"0"。
在步驟ST25處，探測器3，係判定選擇儲存晶圓10是否已與探針卡20作了接觸。在選擇儲存晶圓10並未與探針卡20作接觸的情況時(步驟ST25，no)，處理係前進至步驟ST26，在選擇儲存晶圓10已與探針卡20作了接觸的情況時(步驟ST25，yes)，處理係將步驟ST26省略。
在步驟ST26處，晶圓搬送機4，係將儲存晶圓10從晶圓儲存櫃5而搬送至探測器3處。
藉由以上處理，晶圓搬送處理係結束。 1.2.4資料通訊處理
接著，針對資料通訊處理之詳細內容作說明。 1.2.4.1寫入處理
首先，作為資料通訊處理之其中一例，針對寫入處理的情況，使用圖17中所示之流程圖而作說明。在圖17中，係對於在「接續於晶圓搬送處理之後，被實行有對位處理以及觸壓處理，而使探測器3與儲存晶圓10作了電性連接」之後的寫入處理之流程之其中一例作展示。
如同圖17中所示一般，在步驟ST41處，探測器3內之NAND控制器晶片200，係基於從主機機器2而來之資料之寫入要求，而發行寫入指令CMD。之後，NAND控制器晶片200，係將包含有該寫入指令CMD、位址ADD以及寫入資料DAT的寫入指令組對於NAND晶片單元100作送出。探測器3之處理，係前進至步驟ST44。
在步驟ST42處，若是接收寫入指令組，則NAND晶片單元100內之ECC電路125，係實行針對寫入資料DAT之錯誤檢測以及訂正處理。當在寫入資料DAT中並未包含有錯誤的情況時，或者是在藉由ECC電路125而對於錯誤成功進行了訂正的情況時(步驟ST42，yes)，處理係前進至步驟ST46。在步驟ST46處，NAND晶片單元100，係實行寫入處理並將資料記憶在記憶體胞陣列110內，NAND晶片單元100之處理係結束。
另一方面，當在寫入資料DAT中所包含之錯誤位元數係超過能夠藉由ECC電路125來進行訂正之位元數，而並無法進行由ECC電路125所致之錯誤訂正的情況時(步驟ST42，no)，處理係前進至步驟ST43。
另外，由ECC電路125所致之錯誤檢測以及訂正處理，係基於在NAND控制器晶片200內之ECC電路240處所被賦予的錯誤訂正碼而被實行。又，在上述之例中，雖係針對對於寫入資料DAT而實行錯誤檢測以及訂正處理的情況來作了記載，但是，係並不被限定於此，而亦可對於寫入指令CMD或位址ADD而同樣地實行錯誤檢測以及訂正處理。又，作為步驟ST42之前置處理，係亦可藉由時序調整電路124來對於在被輸入至NAND晶片單元100處的各種訊號中所產生之時序偏移作調整，以謀求各種訊號之同步。
在步驟ST43處，NAND晶片單元100，係判定由ECC電路125所進行的錯誤訂正之失敗乃是起因於墊片電極11之不良所導致者，並發行墊片不良通知。之後，將該墊片不良通知對於NAND控制器晶片200作送出。
在步驟ST44處，NAND控制器晶片200，係判定是否收訊了墊片不良通知。當收訊有墊片不良通知的情況時(步驟ST44，yes)，處理係前進至步驟ST45。當並未收訊有墊片不良通知的情況時(步驟ST44，no)，探測器3之處理係結束。
在步驟ST45處，介面控制系33，係參照探針管理表335，而將與選擇墊片群PdGi相對應之不良旗標更新為“True”，之後，作為新的選擇墊片群PdG，而選擇墊片群PdG(i+1)。之後，處理係回到對位處理(ST30)。
圖18以及圖19，係為用以對於第1實施形態之儲存系統中的在觸壓處理後之探針卡以及NAND晶片單元作展示之剖面圖。具體而言，圖18，係對於在圖17中所示之寫入處理前而對於選擇墊片群PdG1所實行了的對位處理以及觸壓處理時之狀態作展示。圖19，係對於當在圖17中所示之寫入處理中的步驟ST45處替代墊片群PdG1而選擇了新的選擇墊片群PdG2之後之對位處理以及觸壓處理時之狀態作展示。
如同圖18中所示一般，當在寫入處理之實行之前，先作為選擇墊片群PdG1而選擇了選擇墊片群PdG1的情況時，探測器3，係以使墊片群PdG1與探針電極21作接觸的方式，而實行對位處理以及觸壓處理。之後，經由墊片群PdG1，寫入指令群等係被從NAND控制器晶片200而對於NAND晶片單元100作送出。
在無法藉由ECC電路125來對於經由墊片群PdG1所接收的訊號進行錯誤訂正的情況時，係可懷疑墊片群PdG1為起因於多次的觸壓處理等之影響而有所缺損並導致電性特性之劣化。因此，NAND晶片單元100係將墊片不良通知對於NAND控制器晶片200作送出，探測器3係因應於NAND控制器晶片200接收到了墊片不良通知一事，而不論墊片群PdG1之探測數是否有到達臨限值Th1，均將墊片群PdG1判定為不可使用之墊片群PdG。探測器3，係替代被判定為不可使用的墊片群PdG1，而重新選擇未使用或者是探測數尚未到達臨限值Th1之墊片群PdG2。
接著，如同圖19中所示一般，探測器3，係以使墊片群PdG2與探針電極21作接觸的方式，而實行觸壓處理。之後，經由墊片群PdG2，寫入指令群等係再度被從NAND控制器晶片200而對於NAND晶片單元100作送出。
藉由如同上述一般地而動作，可良好地進行通訊之墊片群PdG係被適宜作選擇，而能夠對於NAND晶片單元100寫入所期望之資料。
另外，墊片群PdG，較理想，係從距離將墊片區域與周邊電路區域之間作連接的導電體75而為較遠者起，來依序作選擇。具體而言，例如，如同圖18以及圖19中所示一般，在墊片群PdG1被作了選擇之後，較理想，係使相較於墊片群PdG1而更為靠近導電體75之墊片群PdG2被作選擇。藉由此，係能夠對於在探針電極21與導電體75之間的導電路徑上而存在有不良的墊片電極之情形作抑制。因此，係能夠對於NAND控制器晶片200與NAND晶片單元100之間之通訊被不良的墊片電極所阻礙之情形作抑制。 1.2.4.2讀出處理
接著，作為資料通訊處理之另外一例，針對讀出處理的情況，使用圖20中所示之流程圖而作說明。在圖20中，係與圖17相同的，對於在「接續於晶圓搬送處理之後，被實行有對位處理以及觸壓處理，而使探測器3與儲存晶圓10作了電性連接」之後的寫入處理之流程之其中一例作展示。
如同圖20中所示一般，在步驟ST51處，探測器3內之NAND控制器晶片200，係基於從主機機器2而來之資料之讀出要求，而發行讀出指令CMD。之後，NAND控制器晶片200，係將包含有該讀出指令CMD以及位址ADD的讀出指令組對於NAND晶片單元100作送出。探測器3之處理，係前進至步驟ST55。
在步驟ST52處，若是接收讀出指令組，則NAND晶片單元100，係將與所指定了的位址ADD相對應之資料DAT從記憶體胞陣列110而讀出，並儲存在資料暫存器128中。另外，在讀出指令組之收訊時，係亦可藉由時序調整電路124來對於在被輸入至NAND晶片單元100處的各種訊號中所產生之時序偏移作調整，以謀求各種訊號之同步。
在步驟ST53處，ECC電路125，係實行針對被儲存在資料暫存器128中的讀出資料DAT之錯誤檢測以及訂正處理。當在讀出資料DAT中並未包含有錯誤的情況時，或者是在藉由ECC電路125而對於錯誤成功進行了訂正的情況時(步驟ST53，yes)，NAND晶片單元100，係經由輸入輸出電路122而將讀出資料DAT對於NAND控制器晶片200作送出，NAND晶片單元100之處理係結束。
另一方面，當並無法針對讀出資料DAT而進行由ECC電路125所致之錯誤訂正的情況時(步驟ST53，no)，處理係前進至步驟ST54。在步驟ST54處，NAND晶片單元100，例如，係對於讀出處理之條件作變更並再度實行讀出處理(重試(retry)處理)，並嘗試使在讀出資料DAT中所包含的錯誤位元數降低至能夠藉由ECC電路125來進行錯誤訂正的程度。在針對藉由重試處理所讀出的讀出資料DAT而進行之錯誤檢測以及訂正處理為成功的情況時，該進行了錯誤檢測以及訂正處理後的讀出資料DAT係被對於NAND控制器晶片200作送出。
在步驟ST55處，NAND控制器晶片200內之ECC電路240，係若是收訊讀出資料DAT，則實行針對該讀出資料DAT之錯誤檢測以及訂正處理。當在讀出資料DAT中並未包含有錯誤的情況時，或者是在藉由ECC電路125而對於錯誤成功進行了訂正的情況時(步驟ST55，yes)，係將該讀出資料DAT對於主機機器2作送出，NAND晶片單元100之處理係結束。
另一方面，當並無法針對讀出資料DAT而進行由ECC電路125所致之錯誤訂正的情況時(步驟ST55，no)，處理係前進至步驟ST56。在步驟ST56處，探測器3，係參照探針管理表335，而將與選擇墊片群PdGi相對應之不良旗標更新為“True”，並作為新的選擇墊片群PdG，而選擇墊片群PdG(i+1)。之後，處理係回到對位處理(ST30)。
藉由如同上述一般地而動作，可良好地進行通訊之墊片群PdG係被適宜作選擇，而能夠從NAND晶片單元100來將所期望之資料讀出。 1.3本實施形態之效果
若依據第1實施形態，則係能夠對於探針電極以及墊片電極間的通訊信賴性之劣化作抑制。針對本效果，於以下作說明。
NAND晶片單元100，係包含複數之墊片單元PdU，墊片單元PdU，係包含分別隸屬於互為相異之複數之墊片群PdG1~PdGn的複數之墊片電極11_1~11_n。藉由此，就算是在由某一選擇墊片群PdGi所致之資料通訊處理成為無法進行的情況時，亦能夠使用新的選擇墊片群PdG(i+1)來實行資料通訊處理。因此，相較於對於1個的訊號而分配有1個的墊片電極11的情況，觸壓處理的可實行次數係更為增加。故而，係能夠對於探針電極以及墊片電極間的電性特性之劣化作抑制。
又，介面控制系33，係將關連於「針對何者之儲存晶圓10之何者之墊片群PdG而進行了幾次的觸壓處理」之資訊、和關連於「該墊片群PdG是否為可使用」之資訊，作為探針管理表335來作記憶。藉由此，介面控制系33，係能夠基於「對於某一選擇儲存晶圓10之選擇墊片群PdGi的探測數是否超過了臨限值Th1」一事，來判定是否能夠使用該選擇墊片群PdGi來進行觸壓處理，或者是應該要使用新的選擇墊片群PdG(i+1)來實行觸壓處理。因此，係能夠在墊片群PdG起因於複數次之觸壓處理而成為無法使用之前，便選擇電性特性為良好(尚未被實行有觸壓處理)之墊片群PdG(i+1)，而能夠對於儲存系統1之回應性能的劣化作抑制。
又，墊片電極11，係包含有：包含鋁(Al)之導電體78、和被設置在該導電體78之上面上的包含有鋁(Al)之異種類金屬之導電體79。藉由此，係能夠使相較於在通常的NAND晶片中作為接合墊片而被作使用的墊片電極而為更硬的異種類金屬，與探針電極21作接觸。藉由此，係能夠使1個的墊片電極11之觸壓處理的可實行次數之上限值(臨限值Th1)更進一步增加。
又，儲存晶圓10，係將晶圓LW和晶圓UW作貼合而形成。更具體而言，在被設置有周邊電路PERI的晶圓LW之上面，被設置有記憶體胞陣列MCA之晶圓UW係被作貼合。藉由晶圓LW與晶圓UW之貼合，係能夠將被設置在互為相異的晶圓上之周邊電路PERI與MCA沿著Z方向來作堆積，不論是針對記憶體胞陣列MCA或者是周邊電路PERI之何者，均能夠確保有充分的區域。因此，係能夠在周邊電路PERI處設置ECC電路125，而能夠將在探測器3側處而被作了編碼的資料在儲存晶圓10側處而作解碼。故而，係能夠實行起因於探針電極21以及墊片電極11間之通訊不良所導致的資料之錯誤檢測以及訂正處理，並且能夠判定墊片電極11是否為無法使用。 1.4變形例
另外，上述之第1實施形態，係可作各種之變形。在以下所示之複數之變形例中，針對與第1實施形態同等之構成以及動作，係省略其說明，並主要針對與第1實施形態相異之構成以及動作作說明。 1.4.1第1變形例
在上述之第1實施形態中，雖係針對使對應於1個的NAND晶片單元100之複數之墊片電極11被配置在被切割線13以及邊封(edge seal)14所包圍的區域內之情況，來作了說明，但是，係並不被限定於此。例如，對應於1個的NAND晶片單元100之複數之墊片電極11之一部分，係亦可被配置在被切割線13以及邊封(edge seal)14所包圍的區域之外。
圖21，係為第1實施形態之第1變形例之儲存晶圓之上面圖，並與第1實施形態中之圖5相對應。
如同圖21中所示一般，複數之墊片單元PdU之各者，係包含有：被配置在被切割線13以及邊封14所包圍的區域內之n個的墊片電極11_1~11_n，和被配置在被切割線13或邊封14所包圍的區域之外之墊片電極11_0。同一之墊片單元PdU內之墊片電極11_0~11_n，係藉由配線15而被作共通連接。另外，墊片電極11_0，係只要並不會與對應於相鄰之其他的NAND晶片單元100之墊片電極11以及配線15相互干涉即可，而亦可超出對應於相鄰之其他的NAND晶片單元100之切割線13以及邊封14地而被作設置。
如同上述一般，在本實施形態中，由於係並不會有沿著切割線13而被實行切割處理的情況，因此，超出切割線13地而被作配置的墊片電極11_0，係能夠與其他之墊片電極11_1~11_n同等地來作使用。藉由此，係能夠使1個的NAND晶片單元100之可使用的墊片電極11之數量增多。因此，係能夠使能夠對於儲存晶圓10所實行的觸壓處理之上限值增多。故而，係能夠對於探針電極以及墊片電極間的電性特性之劣化作抑制，並進而能夠延長儲存晶圓10之壽命。 1.4.2第2變形例
在上述之第1實施形態以及第1實施形態之第1變形例中，係針對1個的墊片單元PdU內之複數之墊片電極11為與Y方向相互平行地而被作配置的情況，來作了說明。然而，1個的墊片單元PdU內之複數之墊片電極11，係亦可並未被與Y方向相互平行地而作配置。
圖22，係為第1實施形態之第2變形例之儲存晶圓之上面圖。圖22，係與第1實施形態中之圖5相對應。
如同圖22中所示一般，隸屬於墊片群PdGi之墊片電極11_i、和隸屬於墊片群PdG(i+1)以及PdG(i-1)之墊片電極11_(i+1)以及11_(i-1)，係能夠沿著與Y方向相交叉之方向而被作配置(0＜i＜n)。藉由此，相較於將1個的墊片單元PdU內之複數之墊片電極11與Y方向相互平行地而作配置的情況，係能夠使墊片電極11_i與墊片電極11_(i+1)以及11_(i-1)之間之距離增長。因此，係能夠使在對位處理中之探針電極21與墊片電極11之間的對位之負擔減輕。 1.4.3第3變形例
在上述之第1實施形態和第1實施形態之第1變形例以及第2變形例中，係針對1個的墊片群PdG內之複數之墊片電極11為與X方向相互平行地而被作配置的情況，來作了說明。然而，1個的墊片群PdG內之複數之墊片電極11，係亦可並未被與X方向相互平行地而作配置。
圖23，係為第1實施形態之第3變形例之儲存晶圓之上面圖。圖23，係與第1實施形態中之圖5相對應。
如同圖23中所示一般，隸屬於某一墊片單元群PdU之複數之墊片電極11_1~11_n，係能夠分別與隸屬於相鄰之墊片單元PdU之複數之墊片電極11_1~11_n而沿著與X方向相交叉之方向來作配置。藉由此，相較於將1個的墊片群PdG內之複數之墊片電極11與X方向相互平行地而作配置的情況，係能夠使墊片群PdG內的墊片電極11之間之距離增長。因此，係能夠使在對位處理中之探針電極21與墊片電極11之間的對位之負擔減輕。
另外，在上述之第1實施形態之第1變形例~第3變形例中，在所有的NAND晶片單元100中之全部的墊片群PdG1~PdGn，係具備有相同之配置圖案。亦即是，隸屬於某一墊片群PdG之墊片電極11和隸屬於其他之墊片群PdG之相對應的墊片電極11之間之相對性的位置關係，係並不會隨著此些之2個的墊片電極11所隸屬之墊片單元PdU而有所改變。換言之，藉由「隸屬於某一墊片群PdG之2個的墊片電極11」和「在其他之墊片群PdG中而與該2個的墊片電極11相對應之2個的墊片電極11」所形成的四邊形，係成為平行四邊形。藉由此，係能夠並不變更探針電極21之配置地而選擇任意之墊片群PdG。 1.4.4第4變形例
又，在上述之第1實施形態和第1實施形態之第1變形例~第3變形例中，係針對「墊片電極11中之作為與探針電極21相接觸之部分所設置的導電體79之上面為位置在較絕緣體PI之上面而更下方處」的情況，來作了說明，但是，係並不被限定於此，而亦可位置在較絕緣體PI之上面而更上方處。
圖24，係為針對對應於第1實施形態之第4變形例的墊片單元以及對位記號的構成之其中一例作展示之剖面圖，並與第1實施形態中之圖12相對應。
如同圖24中所示一般，在導電體78之上面上，係被設置有作為墊片電極11之一部分而起作用並且在儲存晶圓10之上面上而具備有與探針電極21之間之接觸面之導電體79A。導電體79A，例如，係藉由無電解鍍敷成長法而在導電體78上作了成長並且相對於導電體78而身為異種類金屬，並包含從鎳(Ni)、金(Au)、鈷(Co)、鈀(Pd)、銅(Cu)以及銀(Ag)所選擇之至少1個的金屬。沿著X方向而並排的複數之導電體78以及79A之組，係構成1個的墊片群PdU，並經由與該複數之組之各者相互對應所分別設置之導電體77，而被與導電體76作共通連接。導電體79A之上面，例如，係位置於較絕緣體PI之上面而更上方(+Z方向)處，並具備有較導電體78之上面而更大的面積。又，導電體79A，係在較絕緣體PI而更上方處，具備有與絕緣體PI之上面相接觸之部分。亦即是，導電體79A，係具備有包含相對於絕緣體PI而朝向上方作了凸出的部分之凸構造。
又，對位記號12，係包含有導電體80，和被設置於導電體80之上面上之導電體81A。導電體81A之上面，係與導電體79A相同的，具備有位置於較絕緣體PI之上面而更上方(+Z方向)處的上面，導電體81A之上面，係具備有較導電體78之上面而更大的面積。又，導電體81A，係在較絕緣體PI而更上方處，具備有與絕緣體PI之上面相接觸之部分。亦即是，導電體81A，係具備有包含相對於絕緣體PI而朝向上方作了凸出的部分之凸構造。
藉由如同上述一般地而構成，係能夠將可對於探針電極21而作接觸的墊片電極11之上面之面積增大。藉由此，係能夠紓緩對於在進行觸壓處理時的探針電極21與墊片電極11之間的對位精確度之要求。又，藉由將墊片電極11與對位記號12設為同等之構成，係能夠將墊片電極11和對位記號12在同一之製造工程中而作設置。因此，係能夠對於儲存晶圓10之製造負擔的增加作抑制。但是，將墊片電極11與對位記號12設為同等之構成一事，係並非絕對為必要，係亦可針對墊片電極11和對位記號12，而對於尺寸或形狀(依存於情況，亦對於材質)作改變。 1.4.5第5變形例
又，在上述之第1實施形態和第1實施形態之第1變形例~第4變形例中，係針對「作為探針電極21中之與墊片電極11相接觸之部分，而設置有探針銷99」的情況，來作了說明，但是，係並不被限定於此。例如，探針電極21，係亦可藉由平板狀之電極來與墊片電極11作接觸。
圖25，係為針對對應於第1實施形態之第5變形例的墊片單元以及對位記號的構成之其中一例作展示之剖面圖，並與第1實施形態之第4變形例中之圖24相對應。
如同圖25中所示一般，探針電極21，係亦可構成為包含有平板狀之導電體98但是並不包含有探針銷99。
如同在第1實施形態之第4變形例中所作了說明一般，當墊片電極11為相對於絕緣體PI而朝向上方有所突出的情況時，在使探針電極21與墊片電極11作接觸時的「與絕緣體PI之間之干涉之限制」係被紓緩。藉由此，係成為能夠將探針電極21的對於墊片電極11之接觸面積增廣。因此，係能夠將探針電極21的相對於墊片電極11之接觸部分，從懸臂型之探針銷99而變更為平板狀之導電體98。故而，係能夠將探針電極21之構成簡略化，而能夠對於探針卡20之設計上的負擔之增加作抑制。 2.　第2實施形態
接下來，針對第2實施形態之儲存系統作說明。
在第1實施形態中，係針對使在對於儲存晶圓10進行切割並分離成複數之NAND晶片單元100來作使用時作為接合墊片而被作使用的導電體78以及79被作冗長化的情況，來作了說明。在第2實施形態中，係在被設置於墊片用接點PdC之正上方處之1個的導電體78之上方處，設置再配線層，並使該再配線層作為被作了冗長化的複數之墊片電極11來起作用，在此點上，係與第1實施形態相異。在以下之說明中，針對與第1實施形態同等之構成以及動作，係省略其說明，並主要針對與第1實施形態相異之構成以及動作作說明。 2.1對應於墊片單元以及對位記號之構成
圖26，係為對應於第2實施形態之墊片單元以及對位記號的構成之其中一例，並與第1實施形態中之圖12相對應。
如同圖26中所示一般，在導電體74之上面上，係被設置有作為接點而起作用之導電體75A。在導電體75A之上面上，係被設置有例如包含鋁(Al)之導電體78。如同上述一般，導電體78，在從儲存晶圓10而切出NAND晶片單元100並作使用的情況時，係身為被與打線(bonding wire)作接合之接合墊片。導電體75A，係並不經由作為配線15而起作用之導電體(在圖12中之導電體76)地，而被與導電體78作連接。
在導電體78之上面上，係作為再配線層，來隔著作為導電體83之阻障金屬(Barrier metal)之導電體82地而被設置有導電體83。導電體83，例如，係包含有銅(Cu)。導電體82以及83，係包含有與導電體78相接並於Z方向上延伸的接點部分、和在該接點部分之上部處而於Y方向上延伸的墊片單元PdU以及作為配線15而起作用之配線部分。
導電體82以及83，例如，係藉由鑲嵌(damascene)法而被作設置。更具體而言，當在絕緣體INS_U以及導電體78上設置了絕緣體PI之後，係對於絕緣體PI中之預定作為再配線層而起作用的區域進行蝕刻，而使導電體78露出。之後，在被作了蝕刻的區域處設置導電體82，之後，以將該區域之剩餘之部分作填埋的方式，而設置導電體83。因此，導電體83之側面，係在接點部分處且亦在配線部分處而與導電體82相接。
在導電體83之上面上，係以在從上方作觀察時會將導電體83沿著Y方向來分割成n個的方式，而被設置有絕緣體PIa。藉由此，導電體83，係在儲存晶圓10之上面上，具備有能夠與探針電極21作接觸之n個的部分，該n個的部分，係作為相互被作了電性連接之n個的墊片電極11_1~11_n(亦即是，墊片單元PdU)而起作用。
對位記號12，例如，係在絕緣體INS_U之上面上，以具備有與墊片電極11同等之構成的方式而被形成。更具體而言，在絕緣體INS_U之上面上，係被設置有導電體80。導電體80，例如，係包含有鋁(Al)。在導電體80之上面上，係隔著作為阻障金屬而起作用之導電體84地而被設置有導電體85。導電體85，例如，係包含有銅(Cu)。導電體84以及85，係包含有與導電體80相接的接點部分、和在該接點部分之上部處而能夠與周圍之絕緣體PI以及PIa相互區分地視覺辨識的部分。導電體84以及85，例如，係藉由鑲嵌法而在與導電體82以及83相同之工程中被作設置。導電體84以及85，係藉由絕緣體PI，而被從被設置在儲存晶圓10處之其他的導電體作電性切斷。 2.2本實施形態之效果
若依據第2實施形態，則配線15以及墊片單元PdU，係藉由在導電體78之上方處被作再配線一事，而被作設置。藉由此，係能夠並不實行「將配線15設置在導電體78與記憶體胞陣列MCA之間」之工程以及「設置被與該配線15作了電性連接之n個的導電體78」之工程地，而設置墊片單元PdU。因此，係能夠使直到設置導電體78為止的工程，在「將儲存晶圓10以晶圓單位來作使用的本實施形態」與「以NAND晶片單元100之單位來作切出使用的情況」中均成為相互一致。故而，係能夠對於儲存晶圓10之製造負擔的增加作抑制。
又，藉由在導電體78之上方處設置再配線層，係能夠使墊片電極11之配置的自由度提高。
更具體而言，例如，係亦可將被設置在複數之NAND晶片單元100的各者處之導電體78，藉由再配線層來作電性連接。藉由此，係能夠將對於複數之NAND晶片單元100而傳輸有同一之資訊的複數之傳輸路徑統合為一。因此，係能夠將儲存晶圓10上之墊片電極11之數量降低，並且能夠將探針卡20上之探針電極21之數量降低。
又，例如，係亦能夠藉由將墊片電極11從導電體78之位置而作再配置，來使被與某一NAND控制器晶片200作電性連接的複數之墊片電極11在從上方作觀察時會集中於該NAND控制器晶片200之近旁處。藉由此，係能夠使被與該NAND控制器晶片200作電性連接的探針電極21，在從上方作觀察時而集中於該NAND控制器晶片200之近旁處。因此，係能夠將NAND控制器晶片200與探針電極21之間之配線長度縮短，而能夠使該配線間的訊號之時序偏移縮小，並且能夠對於探針卡20內之該配線之設計上的負擔之增加作抑制。
又，例如，係亦可藉由將墊片電極11作再配置，來在儲存晶圓10上將墊片電極11以等間隔來作配置。藉由此，針對探針卡20上之探針電極21，係亦能夠以等間隔來作配置。因此，係能夠將對於探針電極21間之干涉的限制作紓緩，而能夠降低探針卡20之設計上的負擔。 2.3變形例
另外，上述之第2實施形態，係可作各種之變形。在以下所示之複數之變形例中，針對與第2實施形態同等之構成以及動作，係省略其說明，並主要針對與第2實施形態相異之構成以及動作作說明。 2.4.1第1變形例
在上述之第2實施形態中，雖係針對藉由鑲嵌法來設置再配線層的情況來作了說明，但是，係並不被限定於此。例如，係亦可藉由對於被設置在作為接合墊片之導電體78上的導電體進行蝕刻，來設置再配線層。
圖27，係為對應於第2實施形態之第1變形例的墊片單元以及對位記號的構成之其中一例，並與第2實施形態中之圖26相對應。
如同圖27中所示一般，在導電體78之上面上，係被設置有作為阻障金屬而起作用之導電體82A，在導電體82A之上面上，係被設置有導電體83A。導電體83A，例如，係包含有銅(Cu)。導電體82A以及83A，係包含有與導電體78相接並於Z方向上延伸的接點部分、和在該接點部分之上部處而於Y方向上延伸的墊片單元PdU以及作為配線15而起作用之配線部分。
導電體82A以及83A，例如，係藉由蝕刻來作為再配線而被加工為適當的形狀。更具體而言，在絕緣體INS_U以及導電體78上，係直到預定設置導電體82A以及83A之接點部分的高度為止地，而被設置有絕緣體PI。之後，絕緣體PI中之預定設置該接點部分之區域係被進行蝕刻，導電體78係露出。接著，在導電體78以及絕緣體PI之上面上，係涵蓋全面地而被設置有導電體82A，在導電體82A之上面上，係被設置有導電體83A。導電體83A，係一直被設置至預定設置配線部分的高度處為止。之後，導電體82A以及83A，係作為再配線而被蝕刻為適當的形狀，該被作了蝕刻的區域係藉由絕緣體PI而被作埋入。因此，導電體83A之側面，係在接點部分處會與導電體82A相接，但是配線部分處則係與絕緣體PI相接。
對位記號12，例如，係在絕緣體INS_U之上面上，以具備有與墊片電極11同等之構成的方式而被形成。更具體而言，在絕緣體INS_U之上面上，係被設置有導電體80。在導電體80之上面上，係被設置有作為阻障金屬而起作用之導電體84A，在導電體84A之上面上，係被設置有導電體85A。導電體85A，例如，係包含有銅(Cu)。導電體84A以及85A，係包含有與導電體80相接的接點部分、和在該接點部分之上部處而能夠與周圍之絕緣體PI以及PIa相互區分地視覺辨識的部分。導電體84A以及85A，例如，係藉由鑲嵌法而在與導電體82A以及83A相同之工程中被作設置。導電體84A以及85A，係藉由絕緣體PI，而被從被設置在儲存晶圓10處之其他的導電體作電性切斷。
若依據上述一般之構成，則係與第2實施形態相同的，能夠在導電體78之上方處設置配線15以及墊片單元PdU。因此，係能夠發揮與第2實施形態同等之效果。 2.4.2第2變形例
又，在上述之第2實施形態之第1變形例中，雖係針對包含有「導電體82A以及83A為與導電體78相接觸之接點部」和「在該接點部分之上部處之墊片單元PdU以及作為配線15而起作用之配線部」的情況，來作了說明，但是，係並不被限定於此。例如，係亦可在導電體78之上面上，藉由無電解鍍敷成長法而設置與導電體78相異之導電體，之後，設置對應於配線部之導電體。
圖28，係為對應於第2實施形態之第2變形例的墊片單元以及對位記號的構成之其中一例，並與第2實施形態之第1變形例中之圖27相對應。
如同圖28中所示一般，在導電體78之上面上，係被設置有導電體86。導電體86，係藉由無電解鍍敷成長法而在導電體78上作了成長並且相對於導電體78而身為異種類金屬，例如，係包含從鎳(Ni)、金(Au)、鈷(Co)、鈀(Pd)、銅(Cu)以及銀(Ag)所選擇之至少1個的金屬。
在導電體86之上面上，係被設置有作為阻障金屬而起作用之導電體82B，在導電體82B之上面上，係被設置有導電體83B。導電體83B，例如，係包含有銅(Cu)。導電體82B以及83B，由於係身為與在第2實施形態之第1變形例中之導電體82A以及83A之配線部同等之構成以及製造方法，因此係省略其說明。
對位記號12，例如，係在絕緣體INS_U之上面上，以具備有與墊片電極11同等之構成的方式而被形成。更具體而言，在絕緣體INS_U之上面上，係被設置有導電體80，在導電體80之上面上，係被設置有導電體87。導電體87，例如，係包含從鎳(Ni)、金(Au)、鈷(Co)、鈀(Pd)、銅(Cu)以及銀(Ag)所選擇之至少1個的金屬，並包含有與導電體86同等之材料。在導電體86之上面上，係被設置有作為阻障金屬而起作用之導電體84B，在導電體84B之上面上，係被設置有導電體85B。導電體85B，例如，係包含有銅(Cu)。導電體84B以及85B，由於係身為與在第2實施形態之第1變形例中之導電體84A以及85A之配線部同等之構成以及製造方法，因此係省略其說明。
若依據上述一般之構成，則係與第2實施形態以及第2實施形態之第1變形例相同的，能夠在導電體78之上方處設置配線15以及墊片單元PdU。因此，係能夠發揮與第2實施形態以及第2實施形態之第1變形例同等之效果。 2.4.3第3變形例
在上述之第2實施形態和第2實施形態之第1變形例以及第2變形例中，雖係針對「在墊片單元PdU以及作為配線15而起作用之導電體83之上面上，被設置有將該導電體83之露出面分割為n個的絕緣體PIa」的情況，來作了說明，但是，係並不被限定於此。例如，導電體83中之到達儲存晶圓10之上面處之面，係亦可並未藉由絕緣體PIa而被分割成n個的部分。
圖29，係為對應於第2實施形態之第3變形例的墊片單元以及對位記號的構成之其中一例，並與第2實施形態中之圖26相對應。
如同圖29中所示一般，導電體83，係沿著Y方向延伸，並且具備有使上面到達儲存晶圓10之上面處之面，該面係並未藉由絕緣體PIa而被沿著Y方向作分割。
藉由如同上述一般地來構成，墊片單元PdU，係並非身為被分割為n的複數之墊片電極11_1~11_n，而是成為沿著Y方向而延伸之1個的墊片電極11s。藉由此，係能夠將墊片單元PdU之面積增大，而能夠使在進行觸壓處理時的與探針電極21作接觸之位置之自由度增加。
另外，在上述之例中，雖係針對「藉由探針管理表335來針對各墊片群PdG之每一者的探測數分別作管理」的情況，來作了說明，但是，在第2實施形態之第2變形例中，係並不被限定於此。例如，探針管理表335，係亦可並非以墊片群PdG之單位而是以儲存晶圓10之單位來記憶探測數。於此情況，探測器3，係亦可因應於該儲存晶圓10之單位之探測數，來使與探針電極21作接觸的探針11s之位置沿著Y方向來連續性地變化。亦即是，探測器3，係亦可構成為在每次實行觸壓處理時均使墊片電極11s上之與探針電極21之間之接觸位置有所相異。 3.　第3實施形態
接下來，針對第3實施形態之儲存系統作說明。
在第3實施形態中，係針對藉由在第2實施形態中所作了說明的包含有再配線層之構成而在儲存晶圓10上被作再配置的複數之墊片電極11之具體例作展示。在以下之說明中，係針對「被形成在NAND晶片單元100上的包含有鋁(Al)之墊片電極11」和「在墊片電極11之上方處隔著再配線層而被形成的墊片電極11R」，而因應於需要來有所區分。 3.1被作了再配置的墊片電極之構成
圖30，係為對於第3實施形態之被作了再配置的墊片電極之構成之其中一例作展示之示意圖。在圖30中，係針對1個的NAND控制器晶片200與儲存晶圓10之間之連接關係的一部分而作示意性展示。圖31，係為對於第3實施形態之被作了再配置的墊片電極與在被作再配置之前之墊片電極之間的位置關係之其中一例作展示之上面圖。圖31，係對應於圖30，而對於在從上方來對於儲存晶圓10作了觀察的情況時之於再配置之前後的墊片電極之位置之變化作展示。在圖30以及圖31中，係使層間絕緣膜被適宜省略地來作展示。另外，在圖30以及圖31中，為了方便說明，切割線13以及邊封(edge seal)14係作為將所對應的NAND晶片單元100內之複數之墊片電極11作包圍之1個的實線之矩形來作標示。
如同圖30以及圖31中所示一般，在儲存晶圓10中所包含的複數之NAND晶片單元100之組(晶片組CS)，係經由探針卡20以及探針電極21，而被與所對應之1個的NAND控制器晶片200作連接。複數之NAND晶片單元100之各者，例如，係包含複數之墊片電極11p以及複數之墊片電極11q。在圖30以及圖31之例中，晶片組CS係包含有8個的NAND晶片單元100。又，在圖30以及圖31之例中，晶片組CS內之8個的NAND晶片單元100之各者，係包含有2個的墊片電極11p。
墊片電極11p，係身為經由再配線層RDL而被與在區域PdR內而被作了再配置的墊片電極11Rp作連接之墊片電極。再配線層RDL，係可橫跨NAND晶片單元100 (之切割線13以及邊封14)地而被形成。亦即是，再配線層RDL，係能夠以與切割線13相交叉的方式而被形成。墊片電極11p，例如，係被使用在電源電壓之施加中。墊片電極11q，係身為經由再配線層(未圖示)而被與在區域PdR外而被作了再配置的墊片電極(未圖示)作連接之墊片電極。墊片電極11q，例如，係被使用在各種控制訊號之輸入輸出中。相鄰之2個的墊片電極11，例如，在平面觀察時係分離有節距p1地而被作配置。節距p1，例如，係為30微米。在第3實施形態中，主要針對墊片電極11p以及11q中之墊片電極11p來作說明。
區域PdR，係位置在所對應的NAND控制器晶片200之正下方處，並較包含晶片組CS全體之區域而更小。區域PdR，例如，在平面觀察時，係被包含於包含晶片組CS全體之區域中，並且包含有所對應的NAND控制器晶片200。亦即是，在區域PdR內而被作了再配置的墊片電極11Rp，在平面觀察時，係相較於被作再配置之前的墊片電極11p而更為接近NAND控制器晶片200。
複數之墊片電極11Rp，例如，係以在區域PdR內而2維性地擴廣的方式而被作再配置。在圖30之例中，係針對相鄰之2個的墊片電極11Rp為以在X方向上作節距p2之分離並且在與X方向相交叉之方向上作節距p3之分離的方式而被作配置的情況作展示。節距p2以及p3，係較節距p1而更長(p2＞p1、p3＞p1)。節距p2以及p3，例如，較理想，係較100微米而更長。節距p2以及p3，例如，更理想，係較200微米而更長。又，在平面觀察時，墊片電極11Rp之面積係較墊片電極11p之面積而更廣。
圖32，係為對於在圖31中之區域XXXII之主要之要素的配置而沿著Y方向來作了觀察的側面圖，並對於第3實施形態之包含有被作了再配置的墊片電極之構成之其中一例作展示。因此，在圖32中，為了方便說明，各種要素係被標示在同一紙面上，但是，在圖32中所圖示之各種要素，係並非絕對會沿著Y方向而身為同一之位置。圖32中之從半導體基板70起直到對應於墊片電極11p以及11q之導電體78為止的構成，由於係與在第1實施形態中之圖11同等，因此係省略其說明。另外，沿著X方向而並排的複數之導電體78，係沿著X方向而分離有節距p1地來相鄰。
如同圖32中所示一般，在複數之導電體78之各者之上面上，係被設置有作為再配線層RDL而被使用之導電體88。複數之導電體88之各者，例如係包含有沿著Y方向而延伸之導電體88_1、以及沿著X方向而延伸之導電體88_2。如此這般，導電體88，係具備有具備相互朝向相異之方向而延伸的部分之至少2層之構造。
導電體88_1，係作為2層的再配線層RDL中之下層之再配線層RDL而被作使用。導電體88_1之膜厚，係為略一定。又，導電體88_1，係並未藉由CMP(Chemical mechanical polishing)而被作平坦化。因此，在圖32中雖並未明示，但是，導電體88_1中之與導電體78之間之接觸部分，係能夠相對於沿著Y方向而延伸之部分而具備有凹陷的形狀。導電體88_1，係包含有導電體88_1a、導電體88_1b以及導電體88_1c。
導電體88_1a，係作為導電體88_1b之種晶層而被作使用。導電體88_1a，例如係包含有鈦銅(TiCu)。導電體88_1a，係包含有與導電體78相接之第1部分、和在該第1部分之上方處沿著Y方向而延伸之第2部分、以及將該第1部分與該第2部分之間作連接之第3部分。
在絕緣體INS_U之上面上，係以與導電體78之側面、導電體88_1a之第1部分之側面以及導電體88_1a之第3部分之下面相接的方式，而被設置有氧化膜INS_T。
在氧化膜INS_T之上面上，係以與導電體88_1a之第3部分之側面以及導電體導電体88_1a之第2部分之下面相接的方式，而被設置有有機膜PI1。有機膜PI1，係作為鈍化層而被作使用。有機膜PI1，例如係包含有聚醯亞胺。
導電體88_1b，係作為下層的再配線層RDL之主要配線部分而被作使用。導電體88_1b，例如係包含銅(Cu)。導電體88_1b之下面，係與所對應的導電體88_1a之上面相接。另外，導電體88_1b之下面，係能夠在沿著XY平面的端部處，具備有並未與導電體88_1a相接之部分。
導電體88_1c，係作為導電體88_1b之保護層而被作使用。導電體88_1c，例如係包含鎳(Ni)。導電體88_1c之下面，係與所對應的導電體88_1b之上面相接。導電體88_1c之上面，係具備有與所對應的導電體88_2之下面相接的部分。
導電體88_2，係作為2層的再配線層RDL中之上層之再配線層RDL而被作使用。導電體88_2之各者之膜厚，係為略一定。又，導電體88_2，係並未藉由CMP而被作平坦化。因此，與導電體88_1同樣的，導電體88_2中之與導電體88_1之間之接觸部分，係能夠相對於沿著X方向而延伸之部分而具備有凹陷的形狀。導電體88_2，係包含有導電體88_2a、導電體88_2b以及導電體88_2c。
導電體88_2a，係作為導電體88_2b之種晶層而被作使用。導電體88_2a，例如係包含有鈦銅(TiCu)。導電體88_2a，係包含有與導電體88_1c相接之第1部分、和在該第1部分之上方處沿著X方向而延伸之第2部分、以及將該第1部分與該第2部分之間作連接之第3部分。
在有機膜PI1之上面上，係以與導電體88_1a之第2部分之側面、導電體88_1b之側面、導電體88_1c之側面、導電體88_2a之第1部分之側面以及導電體88_2a之第3部分之下面相接的方式，而被設置有有機膜PI2。有機膜PI2，係作為鈍化層而被作使用。有機膜PI2，例如係包含有聚醯亞胺。
在有機膜PI2之上面上，係以與導電體88_2a之第3部分之側面以及導電體導電体88_2a之第2部分之下面相接的方式，而被設置有有機膜PI3。有機膜PI3，係作為鈍化層而被作使用。有機膜PI3，例如係包含有聚醯亞胺。
導電體88_2b，係作為下層的再配線層RDL之主要配線部分而被作使用。導電體88_2b，例如係包含銅(Cu)。導電體88_2b之下面，係與所對應的導電體88_2a之上面相接。另外，導電體88_2b之下面，係能夠在沿著XY平面的端部處，具備有並未與導電體88_2a相接之部分。
導電體88_2c，係作為導電體88_2b之保護層而被作使用。導電體88_2c，例如係包含鎳(Ni)。導電體88_2c之下面，係與所對應的導電體88_2b之上面相接。導電體88_2c之上面，係具備有與所對應的導電體89之下面相接的部分。
導電體89，係作為墊片電極11Rp而被作使用。導電體89之上面，係能夠具備有使中央部相對於周緣部而作了凹陷的形狀。導電體89，係包含有導電體89a、導電體89b以及導電體89c。
導電體89a，係作為導電體89b之種晶層而被作使用。導電體89a，例如係包含有鈦銅(TiCu)。導電體89a，係包含有與導電體88_2c相接之第1部分、和被與該第1部分作連接並且在該第1部分之上方處而於XY平面上擴廣之第2部分。
在有機膜PI3之上面上，係以與導電體88_2a之第2部分之側面、導電體88_2b之側面、導電體88_2c之側面、導電體89a之第1部分之側面以及導電體89a之第2部分之下面相接的方式，而被設置有有機膜PI4。有機膜PI4，係作為鈍化層而被作使用。有機膜PI4，例如係包含有聚醯亞胺。
導電體89b，係作為墊片電極11Rp之主要部分而被作使用。導電體89b，例如係包含鎳(Ni)。導電體89b之下面，係與所對應的導電體89a之上面相接。另外，導電體89b之下面，係能夠在沿著XY平面的端部處，具備有並未與導電體89a相接之部分。
導電體89c，係作為導電體89b之保護層而被作使用。導電體89c，例如，係包含有金(Au)。導電體89c之下面，係與所對應的導電體89b之上面相接。導電體89c之上面，係為了與探針電極21作接觸，而位置在有機膜PI4之上方處。
另外，在圖32中，為了便於說明，係以使導電體78以及導電體89位置於同一之XY平面內的方式而作圖示，但是，實際上，導電體89係並未被設置在導電體78之正上方處。此係為了避免起因於導電體88_1中之位置於導電體78之正上方處的部分具備有作了凹陷的形狀一事而導致導電體89相較於有機膜PI4而更加朝向下方凹陷的情形之故。 3.2本實施形態之效果
若依據第3實施形態，則再配置前之墊片電極11與再配置後之墊片電極11R，係藉由至少2層的再配線層RDL而被作連接。藉由此，係能夠將墊片電極11R相對於墊片電極11而配置再XY平面內的所期望之位置處。
具體而言，係能夠以會使相鄰之墊片電極11R之間之節距p2以及p3成為較相鄰之墊片電極11之間之節距而更長之距離的方式，來作配置。藉由此，係能夠使在與被作了再配置的墊片電極11Rp作接觸之探針電極21之對位處理中的對位之負擔減輕。
又，墊片電極11p，係經由與切割線13相交叉之再配線層RDL，而被與以包夾該切割線的方式而被作了配置的墊片電極11Rp作連接。藉由此，係能夠將在各NAND晶片單元100之每一者處而分散存在之複數之墊片電極11p，統合為較包圍晶片組CS之區域而更狹窄並且位置在NAND控制器晶片200之正下方之區域PdR內的複數之墊片電極11Rp。因此，係能夠將探針電極21與NAND控制器晶片200之間之配線的長度，相較於使用區域PdR外之墊片電極的情況而更加縮短。因此，係能夠降低在探針卡20處的配線之設計上的負擔。 3.3變形例
另外，上述之第3實施形態，係可作各種之變形。 3.3.1第1變形例
在上述之第3實施形態中，雖係針對對於各NAND晶片單元100內之墊片電極11p而分配有個別的墊片電極11Rp之情況來作了說明，但是，係並不被限定於此。例如，墊片電極11Rp，係亦可在NAND晶片單元100間而被作共有。
圖33，係為對於第3實施形態之第1變形例之被作了再配置的墊片電極與在被作再配置之前之墊片電極之間的位置關係之其中一例作展示之上面圖。在圖33之例中，係針對晶片組CS內之8個的NAND晶片單元100之各者為分別包含有2個的墊片電極11p的情況作展示。
如同圖33中所示一般，在區域PdR內，對於晶片組CS內之16個的墊片電極11p，係被分配有4個的墊片電極11Rp。亦即是，1個的墊片電極11Rp，係經由至少1個的再配線層RDL，而被與互為相異之NAND晶片單元100內之4個的墊片電極11p作共通連接。
被與墊片電極11Rp作共通連接的複數之墊片電極11p，係亦可經由互為相異之再配線層RDL而被與墊片電極11Rp作連接。亦即是，將1個的墊片電極Rp與複數之墊片電極11p作連接之再配線層RDL，係亦可為2個以上。
又，某一墊片電極11p，係亦可並不經由再配線層RDL(例如，經由被形成於與墊片電極11p相同之層處之配線層DL)地，而被與其他之墊片電極11p作連接。又，該某一墊片電極11p，係亦可經由被與該其他之墊片電極11p作了連接的再配線層RDL，而被與墊片電極11Rp作連接。
若依據上述一般之構成，則在對於複數之NAND晶片單元100而被供給有共通之訊號或電壓的情況時，係能夠將用以供給該共通之訊號或電壓的墊片電極11Rp之數量降低。藉由此，係能夠取得更大的墊片電極11Rp間之節距之餘裕(margin)。因此，係能夠使在對位處理中之對位之負擔減輕。 3.3.2第2變形例
在上述之第3實施形態以及第3實施形態之第1變形例中，係針對被與1個的墊片電極11p作連接之墊片電極11Rp乃為1個的情況，來作了說明，但是，係並不被限定於此。例如，對於1個的墊片電極11p，係亦可被設置有複數之墊片電極11Rp。
圖34，係為對於第3實施形態之第2變形例之被作了再配置的墊片電極與在被作再配置之前之墊片電極之間的位置關係之其中一例作展示之上面圖。在圖34之例中，係針對晶片組CS內之8個的NAND晶片單元100之各者為分別包含有1個的墊片電極11p的情況作展示。
如同圖34中所示一般，在區域PdR內，對於晶片組CS內之8個的墊片電極11p，係被分配有16個的墊片電極11Rp。亦即是，1個的墊片電極11p，係經由再配線層RDL，而被與2個的墊片電極11Rp作共通連接。
若依據上述一般之構成，則如同在第1實施形態以及第2實施形態中所作了說明一般，係能夠使與探針電極21作接觸的墊片電極11Rp冗長化。藉由此，就算是在第1個的墊片電極11Rp起因於觸壓處理而成為了無法使用的情況時，亦能夠藉由使用第2個的墊片電極11Rp，而將NAND晶片單元100與NAND控制器晶片200之間作連接。另外，在圖34中，雖係針對對於1個的墊片電極11p而被設置有2個的墊片電極11Rp之情況來作了說明，但是，係並不被限定於此，亦可被設置有3個以上的墊片電極11Rp。又，對於墊片電極11q，係亦可被設置有複數之墊片電極11R。對於墊片電極11q所被作設置的墊片電極11R之數量，係亦可與對於墊片電極11p所被作設置的墊片電極11Rp之數量相異。 4.　其他
另外，在上述之第1實施形態~第3實施形態以及各種變形例中，係針對「藉由相對於被作了固定的探針卡20而使儲存晶圓10作移動，來將NAND控制器晶片200與NAND晶片單元100作連接」的情況，來作了說明，但是，係並不被限定於此。例如，係亦可相對於被作了固定的儲存晶圓10而使探針卡20作移動，亦可具備有能夠使儲存晶圓10以及探針卡20之雙方均作移動的驅動控制系32。
又，在上述之第1實施形態~第3實施形態以及各種變形例中，雖係針對「探針管理表335為被記憶在介面控制系33中」的情況，來作了說明，但是，係並不被限定於此。例如，探針管理表335，係亦可適宜被記憶在儲存晶圓10內，亦可藉由主機機器2來作管理。
又，在上述之第1實施形態~第3實施形態以及各種變形例中，雖係針對「在儲存系統1內設置有1台的探測器3」的情況，來作了說明，但是，在儲存系統1內，係亦可設置有複數台之探測器3。於此情況，在探針管理表335中，較理想，係並不依存於是使用該複數台之探測器3中之何者一事而改變地，來使針對儲存晶圓10所被作了實行的所有之探測數被作集中記憶。因此，探針管理表335，係亦可藉由能夠對於複數之探測器3進行控制之機器(例如，主機機器2)來作管理。
又，在上述之第1實施形態~第3實施形態以及各種變形例中，雖係針對「儲存晶圓10係藉由2個的晶圓LW以及UW之貼合而被作設置」的情況，來作了說明，但是，係並不被限定於此。例如，儲存晶圓10內之複數之NAND晶片單元100，係亦可被設置在1個的晶圓上。於此情況，記憶體胞陣列MCA，係亦可與基板上相接地而被作設置，亦可並不與基板相接地而被設置在基板之上方處。當記憶體胞陣列MCA為與基板上相接地而被作設置的情況時，周邊電路PERI係可設置在記憶體胞陣列MCA之周圍之基板上。又，當記憶體胞陣列MCA為被設置在基板之上方處的情況時，周邊電路PERI，係可設置在記憶體胞陣列MCA之下方之基板上。
又，在上述之第1實施形態~第3實施形態以及各種變形例中，雖係針對「被設置在儲存晶圓10處之半導體記憶裝置係為NAND快閃記憶體」的情況，來作了說明，但是，係並不被限定於此。例如，被設置在儲存晶圓10處之半導體記憶裝置，係亦可為NOR型。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態及其變形，係被包含於發明之範圍以及要旨內，並且亦被包含於申請專利範圍中所記載之發明及其均等範圍內。
1:儲存系統 2:主機機器 3:探測器 4:晶圓搬送機 5:晶圓儲存櫃 10:儲存晶圓 10c:清淨晶圓 11:墊片電極 20:探針卡 21:探針電極 30:控制部 31:溫度控制系 32:驅動控制系 33:介面控制系 41:基體 42:平台 42-1:平台 42-2:平台 42-3:平台 43:晶圓吸盤 44:頭平台 45:補強板 46:卡支持器 47:固定具 48:支柱 200:NAND控制器晶片 100:NAND晶片單元 12:對位記號 13:切割線 14:邊封 15:配線 PdU:墊片單元 PdGi:墊片群 331:主機介面電路 332:CPU 333:ROM 334:RAM 335:探針管理表 210:CPU 220:ROM 230:RAM 240:ECC電路 250:NAND介面電路 CEn:晶片致能訊號 CLE:指令閂鎖致能訊號 ALE:位址閂鎖致能訊號 WEn:寫入致能訊號 REn:讀取致能訊號 RBn:READY・BUSY訊號 I/O:輸入輸出訊號 DAT:寫入資料 VCC:電壓 VSS:電壓 CMD:指令 ADD:位址 110:記憶體胞陣列 120:周邊電路 BLK:區塊 121:I/F電路 126:指令暫存器 127:位址暫存器 128:資料暫存器 129:驅動器 130:行解碼器 131:感測放大器模組 132:序列器 122:輸入輸出電路 123:邏輯控制電路 124:時序調整電路 125:ECC電路 BA:區塊位址 LW:晶圓 UW:晶圓 PERI:周邊電路區域 MCA:胞區域 PdU/PdG:墊片區域 PdC:墊片用接觸區域 SU:串單元 SU0~3:串單元 NS:NAND串 MT:記憶體胞電晶體 MT0~7:記憶體胞電晶體 ST1:選擇電晶體 ST2:選擇電晶體 SGS:選擇閘極線 WL:字元線 WL0~WL7:字元線 BL:位元線 BL0~BLm:位元線 SGD:選擇閘極線 SGD0~SGD3:選擇閘極線 CU:胞單元 PA:頁面位址 SL:源極線 51:導電體 52:導電體 53~60:導電體 61:導電體 SHE:絕緣體 64:導電體 65:穿隧絕緣膜 66:電荷積蓄膜 67:區塊絕緣膜 63:導電體 PdGn:墊片群 70:半導體基板 71:導電體 72:導電體 73:導電體 INS_L:絕緣體 74:導電體 75:導電體 76:導電體 11_1~11_n:墊片電極 77:導電體 78:導電體 79:導電體 PI:絕緣體 PCB:印刷基板 IP:中介層 PBU:探針單元 L1,L2,L3:層 98:導電體 99:探針銷 91:導電體 94:導電體 96:導電體 90:導電體 92:導電體 93:導電體 95:導電體 94:導電體 97:導電體 80:導電體 81:導電體 Th1:臨限值 Th2:臨限值 PdG1:墊片群 PdG2:墊片群 79A:導電體 81A:導電體 98:導電體 75A:導電體 82:導電體 83:導電體 PIa:絕緣體 INS_U:絕緣體 80:導電體 84:導電體 85:導電體 82A:導電體 83A:導電體 84A:導電體 85A:導電體 82B:導電體 83B:導電體 84B:導電體 85B:導電體 11s:墊片電極 11R:墊片電極 11q:墊片電極 11p:墊片電極 CS:晶片組 RDL:再配線層 PdR:區域 p1:節距 11Rp:墊片電極 p2:節距 p3:節距 XXXII:區域 88:導電體 88_1:導電體 88_2:導電體 88_1a:導電體 88_1b:導電體 88_1c:導電體 INS_T:氧化膜 PI1:有機膜 88_2a:導電體 88_2b:導電體 88_2c:導電體 PI2:有機膜 PI3:有機膜 89:導電體 89a:導電體 89b:導電體 89c:導電體 PI4:有機膜
[圖1]係為用以對於第1實施形態之儲存系統的構成作說明之區塊圖。 [圖2]係為用以對於第1實施形態之探測器的構造作說明之側面圖。 [圖3]係為用以對於第1實施形態之探針卡的構成作說明之上面圖。 [圖4]係為用以對於第1實施形態之儲存系統的構成作說明之上面圖。 [圖5]係為對於圖4之區域V作展示的NAND晶片單元之上面圖。 [圖6]係為用以對於第1實施形態之探測器與儲存晶圓之間之連接作說明之區塊圖。 [圖7]係為用以對於第1實施形態之NAND晶片單元的構成作說明之區塊圖。 [圖8]係為用以對於第1實施形態之NAND晶片單元的構成作說明之示意圖。 [圖9]係為用以對於第1實施形態之記憶體胞陣列的構成作說明之電路圖。 [圖10]係為用以對於第1實施形態之記憶體胞陣列的構成作說明之剖面圖。 [圖11]係為沿著圖7之XI-XI線的探針卡以及儲存晶圓之剖面圖。 [圖12]係為沿著圖7之XII-XII線的探針卡以及儲存晶圓之剖面圖。 [圖13]係為第1實施形態之儲存系統中的探針管理表之概念圖。 [圖14]係為用以對於第1實施形態之儲存系統中的基本處理作說明之流程圖。 [圖15]係為用以對於第1實施形態之儲存系統中的晶圓以及墊片群選擇處理作說明之流程圖。 [圖16]係為用以對於第1實施形態之儲存系統中的晶圓搬送處理作說明之流程圖。 [圖17]係為用以對於第1實施形態之儲存系統中的寫入處理作說明之流程圖。 [圖18]係為用以對於第1實施形態之儲存系統中的觸壓(touchdown)處理作說明之示意圖。 [圖19]係為用以對於第1實施形態之儲存系統中的觸壓處理作說明之示意圖。 [圖20]係為用以對於第1實施形態之儲存系統中的讀出處理作說明之流程圖。 [圖21]係為第1實施形態之第1變形例之NAND晶片單元之上面圖。 [圖22]係為第1實施形態之第2變形例之NAND晶片單元之上面圖。 [圖23]係為第1實施形態之第3變形例之NAND晶片單元之上面圖。 [圖24]係為第1實施形態之第4變形例之探針卡以及儲存晶圓之剖面圖。 [圖25]係為第1實施形態之第5變形例之探針卡以及儲存晶圓之剖面圖。 [圖26]係為第2實施形態之探針卡以及儲存晶圓之剖面圖。 [圖27]係為第2實施形態之第1變形例之探針卡以及儲存晶圓之剖面圖。 [圖28]係為第2實施形態之第2變形例之探針卡以及儲存晶圓之剖面圖。 [圖29]係為第2實施形態之第3變形例之探針卡以及儲存晶圓之剖面圖。 [圖30]係為對於第3實施形態之被作了再配置的墊片電極之構成作展示之示意圖。 [圖31]係為對於第3實施形態之被作了再配置的墊片電極與在被作再配置之前之墊片電極之間的位置關係作展示之上面圖。 [圖32]係為對於圖31中之區域XXXII之主要的要素之配置而沿著Y方向來作了觀察的儲存晶圓之側面圖。 [圖33]係為對於第3實施形態之第1變形例之被作了再配置的墊片電極與在被作再配置之前之墊片電極之間的位置關係作展示之上面圖。 [圖34]係為對於第3實施形態之第2變形例之被作了再配置的墊片電極與在被作再配置之前之墊片電極之間的位置關係作展示之上面圖。
1:儲存系統
2:主機機器
3:探測器
4:晶圓搬送機
5:晶圓儲存櫃
10:儲存晶圓
10c:清淨晶圓
11:墊片電極
20:探針卡
21:探針電極
30:控制部
31:溫度控制系
32:驅動控制系
33:介面控制系

Claims (19)

  1. 一種儲存系統，係具備有：第1記憶體晶片單元，係包含有：包含被相互作電性連接的第1部分以及第2部分之第1墊片電極、和被與前述第1墊片電極作電性連接之第1記憶體胞陣列；和探測器(prober)，係能夠保持前述第1記憶體晶片單元，並且對於所保持了的前述第1記憶體晶片單元之前述第1記憶體胞陣列進行讀寫，前述探測器，係包含有：探針卡，係包含有能夠與所保持的前述第1記憶體晶片單元之前述第1墊片電極作接觸之第1探針電極、和被與前述第1探針電極作電性連接並且能夠經由前述第1探針電極而對於前述第1記憶體胞陣列進行讀寫之第1記憶體控制器；和移動機構，係為了使所保持的前述第1記憶體晶片單元之前述第1墊片電極與前述第1探針電極作接觸，而使前述探針卡或者是所保持的前述第1記憶體晶片單元作移動，前述移動機構，係能夠實行第1動作和第2動作，該第1動作，係使前述第1探針電極與前述第1墊片電極之前述第1部分作接觸並且並不與前述第1墊片電極之前述第2部分作接觸，該第2動作，係使前述第1探針電極並不與前述第1墊片電極之前述第1部分作接觸並且與前述第1墊片電極之前述第2部分作接觸。
  2. 如請求項1所記載之儲存系統，其中，前述儲存系統，係更進而包含有：第1晶圓，係包含前述第1記憶體晶片單元，前述探測器，係能夠保持前述第1晶圓，並藉由保持前述第1晶圓而保持前述第1記憶體晶片單元，前述移動機構，係藉由使前述晶圓移動，而使前述第1記憶體晶片單元移動。
  3. 如請求項1所記載之儲存系統，其中，前述移動機構，係構成為：在並未滿足第1條件的情況時，係實行前述第1動作，在滿足前述第1條件的情況時，係實行前述第2動作。
  4. 如請求項3所記載之儲存系統，其中，前述第1條件，係包含有前述第1探針電極與前述第1墊片電極之前述第1部分之間之接觸次數乃身為第1臨限值以上之條件。
  5. 如請求項3所記載之儲存系統，其中，前述第1條件，係包含有前述第1記憶體控制器在從前述第1記憶體晶片單元而來之資料的錯誤訂正處理中發生了失敗之條件。
  6. 如請求項3所記載之儲存系統，其中，前述第1條件，係包含有前述第1記憶體晶片單元在從前述第1記憶體控制器而來之資料的錯誤訂正處理中發生了失敗之條件。
  7. 如請求項1所記載之儲存系統，其中， 前述第1記憶體晶片單元，係包含有被與前述第1墊片電極之前述第1部分和前述第2部分作了共通連接的閂鎖電路。
  8. 如請求項4所記載之儲存系統，其中，前述儲存系統，係更進而包含有：第1晶圓，係包含前述第1記憶體晶片單元，前述探測器，係能夠保持前述第1晶圓，並藉由保持前述第1晶圓而保持前述第1記憶體晶片單元，前述移動機構，係藉由使前述晶圓移動，而使前述第1記憶體晶片單元移動，前述儲存系統，係更進而具備有第2晶圓，前述移動機構，係更進而能夠實行使前述第1探針電極與前述第2晶圓作接觸之第3動作。
  9. 如請求項8所記載之儲存系統，其中，前述移動機構，係構成為當滿足第2條件的情況時，在實行了前述第3動作之後，實行前述第1動作或第2動作。
  10. 如請求項9所記載之儲存系統，其中，前述第2條件，係包含有前述第1探針電極與前述第1晶圓之間之接觸次數乃身為較前述第1臨限值而更大之第2臨限值以上之條件。
  11. 如請求項2所記載之儲存系統，其中，前述第1晶圓，係更進而包含有第2記憶體晶片單元，該第2記憶體晶片單元，係包含有：包含被相互作電性連 接的第1部分以及第2部分之第2墊片電極、和被與前述第2墊片電極作電性連接之第2記憶體胞陣列，前述探針卡，係更進而包含有被與前述第1記憶體控制器作電性連接之第2探針電極，前述第1動作，係更進而包含有使前述第2探針電極與前述第2墊片電極之前述第1部分作接觸之動作，前述第2動作，係更進而包含有使前述第2探針電極與前述第2墊片電極之前述第2部分作接觸之動作。
  12. 如請求項2所記載之儲存系統，其中，前述第1晶圓，係更進而包含有第3記憶體晶片單元，該第3記憶體晶片單元，係包含有：包含被相互作電性連接的第1部分以及第2部分之第3墊片電極、和被與前述第3墊片電極作電性連接之第3記憶體胞陣列，前述探針卡，係更進而具備有第3探針電極、和被與前述第3探針電極作電性連接之第2記憶體控制器，前述第1動作，係更進而包含有使前述第3探針電極與前述第3墊片電極之前述第1部分作接觸之動作，前述第2動作，係更進而包含有使前述第3探針電極與前述第3墊片電極之前述第2部分作接觸之動作。
  13. 如請求項2所記載之儲存系統，其中，前述第1墊片電極，在前述第1晶圓被設置於前述探測器處的狀態下，係從前述第1晶圓起朝向前述探針卡而具有凸形狀，前述第1探針電極中之與被設置在前述探測器處的前 述第1晶圓相對向之部分，係具備有平板狀之形狀。
  14. 一種記憶體晶片單元，係具備有：記憶體構造體，係包含有在基板之上方處而於第1方向上被作了層積的複數之第1導電體層、和在前述複數之第1導電體層內而於前述第1方向上延伸之第1半導體層、以及被設置在前述複數之第1導電體層與前述第1半導體層之間之第1電荷積蓄層；和第1配線以及第2配線，係被設置在前述記憶體構造體之上方處，並在與前述第1方向相交叉之第2方向上延伸，並且於與前述第1方向以及前述第2方向相交叉之第3方向上並排；和第2導電體層，係被設置在前述第1配線之第1部分之上面上；和第3導電體層，係被設置在前述第1配線之第2部分之上面上；和第4導電體層，係被設置在前述第2配線之第1部分之上面上；和第5導電體層，係被設置在前述第2配線之第2部分之上面上，前述第2導電體層、前述第3導電體層、前述第4導電體層以及前述第5導電體層，係包含有鋁(Al)，在與前述基板相平行之面內，相對於前述第2導電體層的前述第4導電體層之相對性位置，係與相對於前述第3導電體層的前述第5導電體層之相對性位置相互一致。
  15. 如請求項14所記載之記憶體晶片單元，其中，前述第2導電體層與前述第3導電體層所並排之方向，係和前述第4導電體層與前述第5導電體層所並排之方向相平行，前述第2導電體層與前述第4導電體層所並排之方向，係和前述第3導電體層與前述第5導電體層所並排之方向相平行。
  16. 如請求項14所記載之記憶體晶片單元，其中，前述記憶體晶片單元，係更進而具備有：第6導電體層，係被設置在前述第2導電體層之上面上；和第7導電體層，係被設置在前述第3導電體層之上面上，前述第6導電體層以及前述第7導電體層，係包含與前述第2導電體層以及前述第3導電體層相異之金屬。
  17. 如請求項16所記載之記憶體晶片單元，其中，前述第6導電體層以及前述第7導電體層，係包含從鎳(Ni)、金(Au)、鈷(Co)、鈀(Pd)、銅(Cu)以及銀(Ag)所選擇之至少1個的金屬。
  18. 如請求項16所記載之記憶體晶片單元，其中， 前述第6導電體層之上面以及前述第7導電體層之上面，係位置在較前述第6導電體層與前述第7導電體層之間之絕緣體層的上面而更上方處。
  19. 如請求項14所記載之記憶體晶片單元，其中，前述記憶體晶片單元，係更進而具備有：切割線，係被設置在前述第2導電體層與前述第3導電體層之間。
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