CN116867272A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够容易地判别贴合垫间的短路不良与存储器柱间的短路不良的半导体存储装置。本实施方式的半导体存储装置具备第1芯片、第2芯片、及多个贴合垫。第1芯片具有在第1方向上贯通多个配线层的多个存储器柱。第2芯片与第1芯片贴合。多个贴合垫设置在第1芯片与第2芯片的贴合面。多个贴合垫包含：第1贴合垫，将多个存储器柱中的第1存储器柱电连接于多个晶体管中的任一个晶体管；以及第2贴合垫，从第1方向观察时与第1贴合垫相邻，将多个存储器柱中的第2存储器柱电连接于多个晶体管中的任一个晶体管。从第1方向观察时，第2存储器柱不与第1存储器柱相邻。

Description

半导体存储装置
[相关申请的交叉参考]
本申请享有以日本专利申请2022-47336号(申请日：2022年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，其具备经由多个贴合垫而连接的多个半导体芯片。
发明内容
本实施方式提供一种能够容易地判别贴合垫间的短路不良与存储器柱间的短路不良的半导体存储装置。
本实施方式的半导体存储装置具备第1芯片、第2芯片、及多个贴合垫。第1芯片具有在第1方向上积层的多个配线层、及在第1方向上贯通多个配线层的多个存储器柱。第2芯片具有半导体衬底、及设置在半导体衬底上的多个晶体管，且与第1芯片贴合。多个贴合垫设置在第1芯片与第2芯片的贴合面。多个贴合垫包含：第1贴合垫，将多个存储器柱中的第1存储器柱电连接于多个晶体管中的任一个晶体管；以及第2贴合垫，从第1方向观察时与第1贴合垫相邻，将多个存储器柱中的第2存储器柱电连接于多个晶体管中的任一个晶体管。从第1方向观察时，第2存储器柱不与第1存储器柱相邻。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的一例的剖视图。
图2是用来说明存储器柱与位线的连接关系的图。
图3是表示比较例的贴合垫与存储器柱的连接关系的剖视图。
图4是表示第1实施方式的贴合垫与存储器柱的连接关系的剖视图。
图5是表示第1实施方式的贴合垫与位线的连接关系的一例的立体图。
图6是表示第1实施方式的贴合垫与位线的连接关系的一例的俯视图。
图7是表示第1实施方式的变化例1的贴合垫与位线的连接关系的一例的俯视图。
图8是表示第1实施方式的变化例2的贴合垫与位线的连接关系的一例的俯视图。
图9是表示第2实施方式的贴合垫与存储器柱的连接关系的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。
图1是表示第1实施方式的半导体存储装置的构成的一例的剖视图。如图1所示，半导体存储装置1具有阵列芯片10与电路芯片50贴合而成的构造，所述阵列芯片10形成有存储单元阵列，所述电路芯片50形成有控制存储单元阵列的控制电路。阵列芯片10构成第1芯片，电路芯片50构成第2芯片。
半导体存储装置1是通过如下方法而制造：在第1晶圆形成包含存储单元阵列的阵列芯片10，在第2晶圆形成包含控制电路的电路芯片50，将所述第1及第2晶圆贴合，并将贴合后的第1及第2晶圆切割。此外，半导体存储装置1也可以通过如下方法而制造：将第1及第2晶圆分别切割后，将构成第1芯片的阵列芯片10与构成第2芯片的电路芯片50贴合。
阵列芯片10具有半导体衬底11、形成在半导体衬底11上(-Z方向)的包含多个存储单元的存储单元阵列12、多个贴合垫13、以及连接存储单元阵列12与贴合垫13的配线层14。
存储单元阵列12包含作为选择栅极线SGD的配线层21、作为字线WL的配线层22、以及作为选择栅极线SGS的配线层23。也就是说，在Z方向(第方向)上积层着多个配线层21、22及23。此外，在图1中，为了方便说明，示出了作为字线WL发挥功能的配线层22积层有8层的构造，但也可以积层更多的配线层。而且，形成着多个存储器孔，这些存储器孔贯通这些配线层21、22、23并到达半导体衬底11。在存储器孔的侧面依次形成阻挡绝缘膜、电荷蓄积层、及隧道绝缘膜，进而嵌埋着半导体柱。由这些半导体柱、隧道绝缘膜、电荷蓄积层、阻挡绝缘膜构成存储器柱MP。此外，也可以在半导体柱的内部嵌埋绝缘芯。
各存储器柱MP经由接触插塞24而与多个位线BL中的任一位线BL电连接，所述多个位线BL沿与Z方向交叉的X方向(第2方向)延伸。多个位线BL在与Z方向及X方向交叉的Y方向(第3方向)上排列。各位线BL经由介层插塞25、配线层26、介层插塞27而与贴合垫13中的任一贴合垫电连接。贴合垫13与对向的电路芯片50的贴合垫53电连接。
阵列芯片10包含阵列区域、阶梯区域及外围区域。存储单元阵列12形成在阵列区域。配线层22在阶梯区域中形成为阶梯状。各配线层22在阶梯区域中经由介层插塞28而与配线层29电连接。
在阵列芯片10的半导体衬底11的Z方向的上表面，形成着绝缘层11A。在绝缘层11A的Z方向的上表面，形成着钝化膜11B。钝化膜11B例如为氧化硅膜等绝缘膜。在钝化膜11B设置着使电极垫PD的上表面露出的开口。
电极垫PD作为半导体存储装置1的外部连接垫(接合垫)发挥功能。电极垫PD经由形成在钝化膜11B的开口并通过接合线、焊料球、金属凸块等而连接于安装衬底或其它装置。
电路芯片50中形成着各种电路，这些电路用来控制阵列芯片10，也就是控制对存储单元的数据写入、抹除、及来自存储单元的数据读出等。例如，在电路芯片50中形成着逻辑控制电路、感测放大器、行解码器、寄存器、定序器、电压产生电路等。
另外，电路芯片50在半导体衬底51上具备构成各种电路的多个晶体管TR、配线层52、及贴合垫53。多个晶体管TR的栅极电极、源极、及漏极经由配线层52而与任一贴合垫53电连接。贴合垫53与对向的阵列芯片10的贴合垫13电连接。
阵列芯片10与电路芯片50通过热处理而在贴合面60接合。通过该热处理，使贴合垫13与贴合垫53接合，在贴合面60处形成贴合垫61。结果为，在阵列芯片10与电路芯片50的贴合面60设置多个贴合垫60。
图2是用来说明存储器柱与位线的连接关系的图。
存储单元阵列12包含多个区块BLK。图2所示的绝缘层ST将1个区块BLK与其它区块BLK分离。1个区块BLK具备由绝缘层SHE分离而成的多个串组件SU。绝缘层SHE延伸设置到构成选择栅极线SGD的配线层21而将各串组件SU相互分离。
串组件SU中，多个存储器柱MP呈错位排列地配置。各存储器柱MP经由接触插塞24而连接于位线BL中的任一位线。
连接于存储器柱MP1的位线BL与连接于和存储器柱MP1相邻的存储器柱MP4的位线BL相邻。另外，连接于存储器柱MP1的位线BL与连接于和存储器柱MP1相邻的存储器柱MP2的位线BL分开4个位线。像这样，当位线BL的间隔为4个位线以内时，连接于这些位线BL的存储器柱MP相邻。
另一方面，连接于存储器柱MP1的位线BL与连接于和存储器柱MP1不相邻的存储器柱MP5的位线BL分开5个位线。另外，连接于存储器柱MP1的位线BL与连接于和存储器柱MP1不相邻的存储器柱MP3的位线BL分开8个位线。像这样，当位线BL的间隔为5个位线以上时，连接于这些位线BL的存储器柱MP不相邻。
图3是表示比较例的贴合垫与存储器柱的连接关系的剖视图。此外，图3所示的构成是表示电连接的概念图。
图3所示的构造中，由贴合垫13A与贴合垫53A形成的贴合垫61A、及由贴合垫13B与贴合垫53B形成的贴合垫61B是相邻的贴合垫。另外，存储器柱MP1及MP2是相邻的存储器柱。进而，存储器柱MP2及MP3是相邻的存储器柱。另一方面，存储器柱MP1及MP3是不相邻的存储器柱。
比较例的构成中，贴合垫61A经由介层插塞27A、配线层26A、介层插塞25A而连接于位线BL1。位线BL1经由接触插塞24A而连接于存储器柱MP1。
另外，与贴合垫61A相邻的贴合垫61B经由介层插塞27B、配线层26B、介层插塞25B而连接于与位线BL1分开4个位线的位线BL5。位线BL5经由接触插塞24b而连接于存储器柱MP2。
如上所述，当位线BL的间隔(分开的个数)为4个位线以内时，连接于这些位线BL的存储器柱MP1及MP2相邻。也就是说，在比较例的构成的情况下，相邻的贴合垫61A及61B分别连接于相邻的存储器柱MP1及MP2。在评估电特性时发生了短路不良的情况下，在比较例的构成中，无法判别是相邻的贴合垫61A及61B间发生了短路不良还是相邻的存储器柱MP1及MP2间发生了短路不良。
图4是表示第1实施方式的贴合垫与存储器柱的连接关系的剖视图。此外，图4所示的构成是表示电连接的概念图。另外，在图4中，对与图3相同的构成标注相同符号并省略说明。
如图4所示，在本实施方式的构成中，与贴合垫61A相邻的贴合垫61B经由介层插塞27C、配线层26C、介层插塞25C而连接于与位线BL1分开8个位线的位线BL9。更具体来讲，多个位线BL具有将存储器柱MP1连接于贴合垫61A的位线BL1、以及将存储器柱MP2连接于贴合垫61B的位线BL9。而且，在Y方向上，位线BL1与BL9之间排列着多个位线BL中的7个以上。如上所述，当位线BL的间隔分开了5个位线以上时，连接于这些位线BL的存储器柱MP不相邻。因此，通过将位线BL的间隔分开了5个位线以上的位线BL1及BL9连接于相邻的贴合垫61A及61B，而使相邻的贴合垫61A及61B分别连接于不相邻的存储器柱MP1及MP3。
根据这种本实施方式的构成，在评估电特性时发生了短路不良的情况下，可判别是相邻的存储器柱MP1及MP2间发生了短路不良还是相邻的贴合垫61A及61B间发生了短路不良。例如，当贴合垫61A及61B间电特性出现不良时，因连接于贴合垫61A及61B的存储器柱MP1及MP3不相邻，所以可判别是贴合垫61A及61B间的短路不良。
图5是表示第1实施方式的贴合垫与位线的连接关系的一例的立体图。图6是表示第1实施方式的贴合垫与位线的连接关系的一例的俯视图。
如图5及图6所示，贴合垫61A经由介层插塞27A、配线层26A、介层插塞25A而连接于位线BL1。
与贴合垫61A相邻的贴合垫61B是相对于贴合垫61A向Y方向(第3方向)移动而配置。由此，贴合垫61B经由介层插塞27C、配线层26C、介层插塞25C而连接于与位线BL1分开8个位线的位线BL9。
贴合垫61C与贴合垫61B相邻。与贴合垫61B相邻的贴合垫61C是相对于贴合垫61B向-Y方向(第4方向)移动而配置。由此，贴合垫61C经由介层插塞27D、配线层26D、介层插塞25D而连接于与位线BL9分开9个位线的位线BL0。
虽省略了图示，但与贴合垫61C相邻的贴合垫61是相对于贴合垫61C向Y方向移动而配置，连接于与位线BL0分开9个位线的位线BL8。
像这样，在相邻的贴合垫61间分开8个位线以上的间隔而连接于位线BL。结果为，相邻的贴合垫61分别连接于不相邻的存储器柱MP，因此，容易判别贴合垫61间的短路不良与存储器柱MP间的短路不良。
此外，贴合垫61与位线BL的连接并不限定于图6所示的连接关系。图7是表示第1实施方式的变化例1的贴合垫与位线的连接关系的一例的俯视图。图8是表示第1实施方式的变化例2的贴合垫与位线的连接关系的一例的俯视图。
(变化例1)
如图7所示，贴合垫61A经由介层插塞27A、配线层26A、介层插塞25A而连接于位线BL1。
与贴合垫61A相邻的贴合垫61B是相对于贴合垫61A向Y方向移动而配置。由此，贴合垫61B经由介层插塞27C、配线层26C、介层插塞25C而连接于与位线BL1分开8个位线的位线BL9。
与贴合垫61B相邻的贴合垫61C是相对于贴合垫61B向Y方向移动而配置。由此，贴合垫61C经由介层插塞27D、配线层26D、介层插塞25D而连接于与位线BL9分开8个位线的位线BL17。
例如，将8个贴合垫61作为1组。而且，将与贴合垫61A分开9个贴合垫的贴合垫61连接于位线BL0。之后，将相邻的贴合垫61连接于与位线BL0分开8个位线的位线BL。
根据变化例1的构成，相邻的贴合垫61分别连接于不相邻的存储器柱MP，所以容易判别贴合垫61间的短路不良与存储器柱MP间的短路不良。
(变化例2)
图8所示的构成是通过使介层插塞25A、25B、25C的位置偏移而不使贴合垫61A、61B、61C的位置偏移，从而使所要连接的位线BL的间隔分开8个位线以上。
介层插塞25A配置在配线层26A的第1位置。由此，将贴合垫61A连接于位线BL1。此外，在图8的构成中，位线BL1的位置从图7的构成发生了变更，在图8中，将连接于介层插塞25A的位线设为位线BL1，将从位线BL1起配置在右侧的位线依次设为位线BL2、BL3、…。
介层插塞25C配置在配线层26C的第2位置。第2位置是以连接于与位线BL1分开9个位线的位线BL10的方式相对于第1位置向Y方向偏移的位置。由此，与贴合垫61A相邻的贴合垫61B经由介层插塞27C、配线层26C、介层插塞25C而连接于与位线BL1分开9个位线的位线BL10。
介层插塞25D配置在配线层26D的第3位置。第3位置是以连接于与位线BL10分开8个位线的位线BL2的方式相对于第2位置向-Y方向偏移的位置。由此，与贴合垫61B相邻的贴合垫61C经由介层插塞27D、配线层26D、介层插塞25D而连接于与位线BL10分开8个位线的位线BL2。
例如，将16个贴合垫61作为1组，使介层插塞25偏移。而且，使针对16个贴合垫61中的每个贴合垫配置的位置在Y方向上偏移，而连接于位线BL。
根据变化例2的构成，由于相邻的贴合垫61分别连接于不相邻的存储器柱MP，所以容易判别贴合垫61间的短路不良与存储器柱MP间的短路不良。
(第2实施方式)
接下来，对第2实施方式进行说明。
在第1实施方式中，对将相邻的贴合垫61连接于不相邻的存储器柱MP的构成进行了说明。在第2实施方式中，对将不相邻的贴合垫61连接于相邻的存储器柱MP的构成进行说明。
图9是表示第2实施方式的贴合垫与存储器柱的连接关系的剖视图。此外，在图9中，对与图4相同的构成标注相同符号并省略说明。
如图9所示，在贴合面60中，由贴合垫13A及53A形成贴合垫61A，由贴合垫13B及53B形成贴合垫61B，由贴合垫13C及53C形成贴合垫61C。
贴合垫61A及61B是相邻的贴合垫。另外，贴合垫61B及61C是相邻的贴合垫。另一方面，贴合垫61A及61C是不相邻的贴合垫。
本实施方式的构成中，与贴合垫61A不相邻的贴合垫61C经由介层插塞27D、配线层26D、介层插塞25D而连接于与位线BL1分开4个位线的位线BL5。如上所述，当位线BL的间隔为4个位线以内时，连接于这些位线BL的存储器柱MP相邻。因此，通过将位线BL的间隔为4个位线以内的位线BL1及BL5连接于不相邻的贴合垫61A及61C，而使不相邻的贴合垫61A及61C分别连接于相邻的存储器柱MP1及MP2。
根据这种本实施方式的构成，在评估电特性时发生了短路不良的情况下，可判别是相邻的存储器柱MP1及MP2间发生了短路不良还是相邻的贴合垫61A及61B间发生了短路不良。例如，当不相邻的贴合垫61A及61C间电特性出现不良时，可判别是连接于贴合垫61A及61C的相邻的存储器柱MP1及MP2间的短路不良。
对本发明的几个实施方式进行了说明，但这些实施方式是作为一例而示出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。
[符号的说明]
1:半导体存储装置
10:阵列芯片
11:半导体衬底
11A:绝缘层
11B:钝化膜
12:存储单元阵列
13:贴合垫
14,21,22,23,26,29:配线层
24:接触插塞
25,27,28:介层插塞
50:电路芯片
51:半导体衬底
52:配线层
53:贴合垫
60:贴合面
61:贴合垫
BL:位线
MP:存储器柱
PD:电极垫。

Claims (7)

1.一种半导体存储装置，具备：
第1芯片，具有在第1方向上积层的多个配线层、及在所述第1方向上贯通所述多个配线层的多个存储器柱；
第2芯片，具有半导体衬底、及设置在所述半导体衬底上的多个晶体管，且与所述第1芯片贴合；以及
多个贴合垫，设置在所述第1芯片与所述第2芯片的贴合面；
所述多个贴合垫包含：
第1贴合垫，将所述多个存储器柱中的第1存储器柱电连接于所述多个晶体管中的任一个晶体管；以及
第2贴合垫，从所述第1方向观察时与所述第1贴合垫相邻，将所述多个存储器柱中的第2存储器柱电连接于所述多个晶体管中的任一个晶体管；且
从所述第1方向观察时，所述第2存储器柱不与所述第1存储器柱相邻。
2.根据权利要求1所述的半导体存储装置，其中所述第1芯片还包含多个位线，所述多个位线设置在所述多个存储器柱的下方，沿与所述第1方向交叉的第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向上排列；
所述多个位线具有：第1位线，将所述第1存储器柱连接于所述第1贴合垫；以及第2位线，将所述第2存储器柱连接于所述第2贴合垫；且
在所述第3方向上，所述第1位线与所述第2位线之间排列着所述多个位线中的7个以上。
3.根据权利要求2所述的半导体存储装置，其中所述多个贴合垫是以各自所连接的位线之间排列所述多个位线中的7个以上的方式，在第3方向、及与所述第3方向相反的第4方向上依次配置。
4.根据权利要求2所述的半导体存储装置，其中所述多个贴合垫是以各自所连接的位线之间排列所述多个位线中的7个以上的方式，在第3方向上依次配置。
5.根据权利要求2所述的半导体存储装置，其中所述多个贴合垫分别经由第1介层插塞、配线层、及第2介层插塞而连接于所述多个位线中的任一位线，
与所述相邻的贴合垫分别连接的所述第2介层插塞是以各自所连接的位线之间排列所述多个位线中的7个以上的方式，配置在所述配线层上。
6.根据权利要求1至5中任一项所述的半导体存储装置，其中所述第1芯片是包含存储单元阵列的阵列芯片，
所述第2芯片是包含控制所述阵列芯片的控制电路的电路芯片。
7.一种半导体存储装置，具备：
第1芯片，具有在第1方向上积层的多个配线层、及在所述第1方向上贯通所述多个配线层的多个存储器柱；
第2芯片，具有半导体衬底、及设置在所述半导体衬底上的多个晶体管，且与所述第1芯片贴合；以及
多个贴合垫，设置在所述第1芯片与所述第2芯片的贴合面；
所述多个贴合垫包含：
第1贴合垫，将所述多个存储器柱中的第1存储器柱电连接于所述多个晶体管中的任一个晶体管；以及
第2贴合垫，将从所述第1方向观察时与所述第1存储器柱相邻的所述多个存储器柱中的第2存储器柱电连接于所述多个晶体管中的任一个晶体管；且
从所述第1方向观察时，所述第2贴合垫不与所述第1贴合垫相邻。
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