CN118016640A - 具有缺陷检测电路的半导体装置 - Google Patents

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Abstract

提供了一种具有缺陷检测电路的半导体装置。所述半导体装置包括：多个上部接合焊盘；多个下部接合焊盘，其粘附到多个上部接合焊盘；第一上部线路，其将多个上部接合焊盘当中的上部接合焊盘彼此电连接；多个下部线路，其电连接到多个下部接合焊盘；以及第一缺陷检测电路，其包括连接到多个下部线路当中的一个下部线路的输入端子和连接到多个下部线路当中的另一个下部线路的输出端子。

Description

具有缺陷检测电路的半导体装置
技术领域
本公开总体上涉及半导体装置，更具体地，涉及具有缺陷检测电路的半导体装置。
背景技术
通常，在由半导体材料制成的晶圆上形成具有重复图案的半导体装置。晶圆被切割成大量独立的半导体晶片，每个被切割的半导体晶片被封装到半导体装置中。当执行这样的切割和封装工艺时，在半导体装置中可能出现裂纹。需要一种通过精确地检测这种裂纹来防止发行有缺陷产品的装置。
发明内容
根据本公开的一个方面，提供了一种半导体装置，该半导体装置包括：多个上部接合焊盘；粘附到多个上部接合焊盘的多个下部接合焊盘；第一上部线路，其将多个上部接合焊盘当中的上部接合焊盘彼此电连接；多个下部线路，其电连接到多个下部接合焊盘；以及第一缺陷检测电路，其包括连接到多个下部线路当中的一个下部线路的输入端子和连接到多个下部线路当中的另一个下部线路的输出端子。
根据本公开的另一方面，提供了一种半导体装置，该半导体装置包括：多个上部接合焊盘；粘附到多个上部接合焊盘的多个下部接合焊盘；第一上部线路，其将多个上部接合焊盘当中的上部接合焊盘彼此电连接；栅极层叠结构，其形成在第一上部线路上方；多个第二上部线路，其设置在栅极层叠结构上方；第一上部接触件，其在栅极层叠结构中沿垂直方向延伸，以将第一上部线路连接到多个第二上部线路当中的一个第二上部线路；多个下部线路，其电连接到多个下部接合焊盘；以及缺陷检测电路，其包括连接到多个下部线路当中的一个下部线路的输出端子。
根据本公开的又一方面，提供了一种半导体装置，该半导体装置包括：多个上部接合焊盘；粘附到多个上部接合焊盘的多个下部接合焊盘；多个第一上部线路，其电连接到多个上部接合焊盘；第一下部线路，其将多个下部接合焊盘彼此电连接；以及第一缺陷检测电路，其包括连接到多个第一上部线路当中的第一上部线路的输入端子和连接到多个第一上部线路当中的另一个第一上部线路的输出端子。
根据本公开的又一方面，提供了一种半导体装置，该半导体装置包括：多个上部接合焊盘；粘附到多个上部接合焊盘的多个下部接合焊盘；多个第一上部线路，其电连接到多个上部接合焊盘；栅极层叠结构，其形成在多个第一上部线路上方；多个第二上部线路，其设置在栅极层叠结构上方；第一上部接触件，其在栅极层叠结构中沿垂直方向延伸，以将多个第一上部线路当中的一个第一上部线路连接到多个第二上部线路当中的一个第二上部线路；第一下部线路，其将多个下部接合焊盘彼此电连接；以及缺陷检测电路，其包括连接到多个第二上部线路中的另一个第二上部线路的输入端子。
附图说明
现在将参考附图在下文中更全面地描述示例实施方式；然而，这些示例实施方式可以以不同的形式来实现，并且不应当被解释为限于本文所阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底的和完整的，并且将向本领域技术人员完全传达示例性实施方式的范围。
在附图中，为了图示清楚，尺寸可以被夸大。将要理解的是，当一个元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记在整个说明书中表示相同的元件。
图1是简要示出根据本公开的一个实施方式的半导体装置的立体图。
图2是示出根据本公开的一个实施方式的半导体装置的框图。
图3是示出图2中所示的存储器单元阵列的截面图。
图4是示出根据本公开的一个实施方式的半导体装置的接合结构的截面图。
图5和图6是示出根据本公开的一个实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
图7是示出根据本公开的另一实施方式的半导体装置的接合结构的截面图。
图8是示出根据本公开的另一实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
图9是示出根据本公开的又一实施方式的半导体装置的接合结构的截面图。
图10是示出根据本公开的又一实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
图11是示出根据本公开的又一实施方式的半导体装置的接合结构的截面图。
图12是示出根据本公开的又一实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
图13是示出根据本公开的一个实施方式的存储器系统的配置的框图。
图14是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
本文所公开的特定结构或功能描述出于描述根据本公开的构思的实施方式的目的仅是说明性的。根据本公开的构思的实施方式可以以各种形式来实现，而不能被解释为限于本文所阐述的实施方式。
在下文中，将参照附图详细描述本公开的示例性实施方式，以便本领域技术人员能够容易地实现本公开的技术精神。
实施方式提供了一种具有缺陷检测电路的半导体装置，该缺陷检测电路可以检测由于使用晶圆接合技术形成的半导体装置中的接合工艺而导致的缺陷。
图1是简要示出根据本公开的一个实施方式的半导体装置的立体图。
参照图1，半导体装置100可以包括下部结构U和上部结构T。上部结构T可以设置在下部结构U上，并且下部结构U和上部结构T可以具有其中下部结构U和上部结构T通过接合工艺彼此粘附的结构。
上部结构T可以包括第一缺陷检测电路CDC1，并且下部结构U可以包括第二缺陷检测电路CDC2。
第一缺陷检测电路CDC1可以包括连接到上部结构T中的线路的输入端子和输出端子。第一缺陷检测电路CDC1可以在测试操作中通过输入端子将测试电流提供给上部结构T中的线路，并且可以检测通过输出端子接收的电流，从而检测上部结构T中的线路的缺陷。第一缺陷检测电路CDC1可以连接到半导体装置100外部的测试设备。
第二缺陷检测电路CDC2可以包括连接到下部结构U中的线路的输入端子和输出端子。第二缺陷检测电路CDC2可以在测试操作中通过输入端子将测试电流提供给下部结构U中的线路，并且可以检测通过输出端子接收的电流，从而检测下部结构U中的线路的缺陷。第二缺陷检测电路CDC2可以连接到半导体装置100外部的测试设备。
第一缺陷检测电路CDC1或第二缺陷检测电路CDC2可以连接到将下部结构U连接到上部结构T的接合线路，在测试操作中通过输入端子向接合线路提供测试电流，并且检测通过输出端子接收的电流，从而检测接合线路的缺陷。
虽然在本公开的实施方式中已经描述了上部结构T包括一个第一缺陷检测电路CDC1并且下部结构U包括一个第二缺陷检测电路CDC2的情况，但是本公开不限于此。在修改示例中，上部结构T和下部结构U中的每一个可以包括多个缺陷检测电路。例如，上部结构T或下部结构U可以包括第三缺陷检测电路，并且第三缺陷检测电路可以通过输入端子向接合线路提供测试电流，并且检测通过输出端子接收的电流，从而检测接合线路的缺陷。
例如，半导体装置100可以是存储器装置。半导体装置100可以是包括外围电路、存储器单元阵列、以及多个缺陷检测电路的存储器集成电路，外围电路包括行解码器、控制电路、页缓冲器组等。此外，在本实施方式中已经描述了半导体装置100是存储器装置的情况，但本公开不限于此。在修改示例中，半导体装置100可以是中央处理单元(CPU)、图形处理单元(GPU)或应用处理器(AP)。
图2是示出根据本公开的实施方式的半导体装置的框图。
参照图2，半导体装置100包括外围电路PC和存储器单元阵列10。半导体装置100还可以包括多个缺陷检测电路(CDC1和CDC2，如图1所示)。
外围电路PC可以被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出存储在存储器单元阵列10中的数据的读取操作、以及用于擦除存储在存储器单元阵列10中的数据的擦除操作。
在一个实施方式中，外围电路PC可以包括电压发生器32、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列10可以包括多个存储块。存储器单元阵列10可以通过字线WL连接到行解码器33，并且通过位线BL连接到页缓冲器组37。
控制电路35可以响应于命令CMD和地址ADD而控制电压发生器32、行解码器33和页缓冲器组37。
电压发生器32可以在控制电路35的控制下生成用于编程操作、读取操作和擦除操作的包括擦除电压、接地电压、编程电压、验证电压、通过电压、读取电压等的各种操作电压。
行解码器33可以在控制电路35的控制下选择存储块。行解码器33可以被配置为向连接到被选存储块的字线WL施加操作电压。
页缓冲器组37可以通过位线BL连接到存储器单元阵列10。页缓冲器组37可以在控制电路35的控制下在编程操作中临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可以在控制电路35的控制下在读取操作或验证操作中感测位线BL的电压或电流。页缓冲器组37可以在控制电路35的控制下选择位线BL。
在结构上，存储器单元阵列10可以与外围电路PC的一部分交叠。
图3是示出图2中所示的存储器单元阵列的截面图。
参照图3，存储器单元阵列可以设置为彼此粘附的下部结构U和上部结构T。
上部结构T可以包括通过狭缝SI彼此隔离的栅极层叠结构GST、贯穿栅极层叠结构GST的沟道结构CH、沿着每个沟道结构CH的侧壁延伸的存储器层ML、设置在栅极层叠结构GST下方的位线41和第一连接结构C1、以及设置在栅极层叠结构GST上方的串线路结构STL_S。
栅极层叠结构GST可以包括在垂直方向上交替层叠的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn中的每一个可以包括包含掺杂硅层、金属层、金属硅化物层、阻挡层等的各种导电材料，并且可以包括两种导电材料。例如，导电图案CP1至CPn中的每一个可以包括钨和围绕钨的表面的氮化钛层(TiN)。钨可以是低电阻金属，并且可以减小导电图案CP1至CPn的电阻。氮化钛层(TiN)可以是阻挡层并且可以防止钨与层间绝缘层ILD之间的直接接触。
导电图案CP1至CPn当中的与位线41相邻的第一导电图案CP1可以用作漏极选择线DSL。在另一实施方式中，与位线41相邻并且连续层叠的至少两个导电图案可以用作漏极选择线。导电图案CP1至CPn当中的与第一源极层SL1和第二源极层SL2相邻的第n导电图案CPn可以用作源极选择线SSL。在另一实施方式中，与第一源极层SL1和第二源极层SL2相邻并且连续层叠的至少两个导电图案可以用作源极选择线。在垂直方向上彼此相邻并且设置在漏极选择线和源极选择线之间的导电图案(例如，CP2至CPn-1)可以用作上面参照图2描述的字线WL。
沟道结构CH可以在垂直方向上贯穿栅极层叠结构GST，并且沟道结构CH1的一个端部可以形成为比栅极层叠结构GST突出得更远。沟道结构CH可以由中空类型形成。沟道结构CH可以包括填充中心区域的芯绝缘层11、位于芯绝缘层的底端部的掺杂半导体层13、以及围绕芯绝缘层11的表面和掺杂半导体层13的表面的沟道层15。沟道层15可以用作与其对应的单元串的沟道区域。沟道层15可以由半导体材料形成。在一个实施方式中，沟道层15可以包括硅层。沟道结构CH可以形成为比栅极层叠结构GST的设置在最上部处的层间绝缘层ILD突出得更远。突出的沟道结构CH的端部(即，芯绝缘层11和沟道层15)可以形成为在贯穿第一源极层SL1的同时直接连接到第二源极层SL2。比栅极层叠结构GST突出得更远的芯绝缘层11和沟道层15可以具有相同的高度。
存储器层ML可以形成为围绕沟道结构CH的表面。存储器层ML可以包括围绕沟道结构CH的沟道层15的隧道绝缘层TI、围绕隧道绝缘层T1的数据存储层DS、以及围绕数据存储层DS的阻挡绝缘层BI。存储器层ML可以形成为比栅极层叠结构GST的设置在最上部处的层间绝缘层ILD突出得更远。突出的存储器层ML的端部可以形成为在贯穿第一源极层SL1的同时与第二源极层SL2直接接触。比栅极层叠结构GST突出得更远的芯绝缘层11、沟道层15和存储器层ML可以具有相同的高度。即，比栅极层叠结构GST突出得更远的芯绝缘层11、沟道层15和存储器层ML可以具有平坦的端部。存储器层ML可以被限定为包括在沟道结构CH中的组件。
位线41可以设置在栅极层叠结构GST下方。位线41可以通过贯穿多个绝缘层21、25和27的接触插塞31连接到沟道结构CH。位线41可以通过第一绝缘结构51和第二绝缘结构81与基板SUB间隔开。
第一连接结构1st_CS可以包括第一绝缘结构51和形成在第一绝缘结构51内部的第一连接结构C1。第一连接结构C1可以包括各种导电图案63、65和67。第一绝缘结构51可以包括层叠在位线41和第二绝缘结构81之间的至少两个绝缘层51A至51D。
下部结构U可以包括CMOS电路结构CMOS和形成在CMOS电路结构CMOS上的第二连接结构2nd_CS，CMOS电路结构CMOS包括形成在基板上的多个晶体管TR。
第二连接结构2nd_CS可以包括形成在基板SUB上的第二绝缘结构81和形成在第二绝缘结构81内部的第二连接结构C2。每个第二连接结构C2可以包括掩埋在第二绝缘结构81内部的各种导电图案83、85、87、89和91。第二绝缘结构81可以包括依次层叠的至少两个绝缘层81A至81D。
上部结构T和下部结构U可以具有其中上部结构T通过接合工艺粘附到下部结构U的结构。例如，上部结构T的第一连接结构1st_CS的暴露的导电图案67可以面对下部结构U的第二连接结构2nd_CS的暴露的导电图案91并且粘附到该暴露的导电图案91。导电图案67和导电图案91可以被定义为接合金属。
串线路结构STL_S可以设置在栅极层叠结构GST上方，并且可以包括与比栅极层叠结构GST突出得更远的沟道结构CH接触的第一源极层SL1和第二源极层SL2、设置在第二源极层SL2的顶部上的绝缘层93和上部线路99。串线路结构STL_S还可以包括在贯穿绝缘层93的同时用于将第二源极层SL2连接到上部线路99的至少一个接触插塞CT。
接触插塞CT可以包括接触导电层95和围绕接触导电层95的侧壁的防扩散层97。每个接触插塞CT可以将一个导电层95电连接到一个上部线路99。
图4是示出根据本公开的一个实施方式的半导体装置的接合结构的截面图。
参照图4，下部结构U和上部结构T可以具有下部结构U通过接合工艺粘附到上部结构T的结构。
下部结构U可以包括第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1。
第一下部线路M1_1可以设置为在同一平面上彼此相邻。第二下部线路M1_2可以设置在第一下部线路M1_1上方以与第一下部线路M1_1交叠。第二下部线路M1_2可以设置为在同一平面上彼此相邻。第一下部接触件CT1_1可以设置在第一下部线路M1_1和第二下部线路M1_2之间。第一下部接触件CT1_1可以将第一下部线路M1_1电连接到第二下部线路M1_2。即，第一下部接触件CT1_1的底端部可以直接连接到第一下部线路M1_1，并且第一下部接触件CT1_1的顶端部可以直接连接到第二下部线路M1_2。
第三下部线路M1_3可以设置在第二下部线路M1_2上方以与第二下部线路M1_2交叠。第三下部线路M1_3可以设置为在同一平面上彼此相邻。第二下部接触件CT1_2可以设置在第二下部线路M1_2和第三下部线路M1_3之间。第二下部接触件CT1_2可以将第二下部线路M1_2电连接到第三下部线路M1_3。即，第二下部接触件CT1_2的底端部可以直接连接到第二下部线路M1_2，并且第二下部接触件CT1_2的顶端部可以直接连接到第三下部线路M1_3。一个第三下部线路M1_3可以对应于至少两个第二下部线路M1_2。即，一个第三下部线路M1_3可以通过第二下部接触件CT1_2连接到至少两个第二下部线路M1_2。
多个第一下部线路M1_1可以通过第一下部接触件CT1_1、第二下部线路M1_2、第二下部接触件CT1_2和第三下部线路M1_3而彼此电连接。
下部接合焊盘BP1可以设置在下部结构U的最上部处。每个下部接合焊盘BP1可以具有与下部结构U的表面处于同一平面上的表面。下部接合焊盘BP1可以通过第三下部接触件CT1_3电连接到第三下部线路M1_3。
下部结构U还可以包括覆盖第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3的下部绝缘结构INS1。即，第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3可以掩埋在下部绝缘结构INS1的内部。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1可以是与图3所示的上述第二连接结构2nd_CS相对应的组件。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1不限于图中所示的示例，并且可以进行各种改变。
上部结构T可以包括第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件CT2_2和上部接合焊盘BP2。
第一上部线路M2_1可以设置为在同一平面上彼此相邻。第二上部线路M2_2可以设置在第一上部线路M2_1下方以与第一上部线路M2_1交叠。第二上部线路M2_2可以设置为在同一平面上彼此相邻。第一上部接触件CT2_1可以设置在第一上部线路M2_1和第二上部线路M2_2之间。第一上部接触件CT2_1可以将第一上部线路M2_1电连接到第二上部线路M2_2。即，第一上部接触件CT2_1的顶端部可以直接连接到第一上部线路M2_1，并且第一上部接触件CT2_1的底端部可以直连接到第二上部线路M2_2。多个第一上部线路M2_1可以通过第一上部接触件CT2_1和第二上部线路M2_2而彼此电连接。
第三上部线路M2_3可以设置在第二上部线路M2_2下方。第三上部线路M2_3可以设置为在同一平面上彼此相邻。第三上部线路M2_3中的任何一个可以对应于彼此相邻的上部接合焊盘BP2，并且第三上部线路M2_3中的与彼此相邻的上部接合焊盘BP2相对应的任何一个可以将彼此相邻的上部接合焊盘BP2电连接。
上部接合焊盘BP2可以设置在上部结构T的最下部分处。每个上部接合焊盘BP2可以具有与上部结构T的表面处于同一平面上的表面。上部接合焊盘BP2可以通过第二上部接触件CT2_2电连接到第三上部线路M2_3。
上部结构T还可以包括覆盖第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件GT2_2的上部绝缘结构INS2。即，第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件CT2_2可以掩埋在上部绝缘结构INS2的内部。
上部结构T还可以包括在第二上部线路M2_2和第三上部线路M2_3之间的栅极层叠结构GST。
第三上部线路M2_3、第二上部接触件CT2_2和上部接合焊盘BP2可以是与图3所示的上述第一连接结构1st_CS相对应的组件，栅极层叠结构GST可以是与图3所示的栅极层叠结构GST相对应的组件，并且第一上部线路M2_1、第二上部线路M2_2和第一上部接触件CT2_1可以对应于图3所示的串线路结构STL_S。
第一上部线路M2_1、第二上部线路M2_2和第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件GT2_2和上部接合焊盘BP2不限于图中所示的示例，并且可以进行各种改变。
上述下部结构U的上表面可以通过接合工艺粘附到上述上部结构T的下表面。例如，在接合工艺中使下部接合焊盘BP1与上部接合焊盘BP2对准并接触之后，可以向下部接合焊盘BP1和上部接合焊盘BP2施加热，然后可以使下部接合焊盘B1和上部接合焊盘BP2固化。然而，本公开不限于此，并且可以引入用于将下部接合焊盘BP1连接到上部接合焊盘BP2的各种工艺。
在半导体装置的接合结构中，根据上述实施方式，多个下部接合焊盘BP1可以通过第三上部线路M2_3、第二上部接触件CT2_2、第三下部接触件CT1_3和第三下部线路M1_3而电连接到多个上部接合焊盘BP2。
图5和图6是示出根据本公开的一个实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
参照图5，图1所示的第一缺陷检测电路CDC1的输入端子IN1可以连接到第一上部线路M2_1当中的一个第一上部线路，并且第一缺陷检测电路CDC1的输出端子OUT1可以连接到第一上部线路M2_1当中的另一个第一上部线路。因此，当通过第一缺陷检测电路CDC1的输入端子IN1提供测试电流时，可以通过第一上部线路M2_1、第一上部接触件CT2_1和第二上部线路M2_2形成测试电流路径。
基于通过输出端子OUT1接收到的测试电流，第一缺陷检测电路CDC1可以检测在第一上部线路M2_1、第一上部接触件CT2_1和第二上部线路M2_2中是否存在任何缺陷。
图1所示的第二缺陷检测电路CDC2的输入端子IN2可以连接到第一下部线路M1_1当中的一个第一下部线路，并且第二缺陷检测电路CDC2的输出端子OUT2可以连接到第一下部线路M1_1当中的另一个第一下部线路。因此，当通过第二缺陷检测电路CDC2的输入端子IN2提供测试电流时，可以通过第一下部线路M1_1、第一下部接触件CT1_1、第二下部线路M1_2、第二下部接触件CT1_2、第三下部线路M1_3、第三下部接触件CT1_3、下部接合焊盘BP1、上部接合焊盘BP2、第二上部接触件CT2_2和第三上部线路M2_3来形成测试电流路径。
基于通过输出端子OUT2接收到的测试电流，第二缺陷检测电路CDC2可以检测在第一下部线路M1_1、第一下部接触件CT1_1、第二下部线路M1_2、第二下部接触件CT1_2、第三下部线路M1_3、第三下部接触件CT1_3、下部接合焊盘BP1、上部接合焊盘BP2、第二上部接触件CT2_2和第三上部线路M2_3中是否存在任何缺陷。
参照图6，图1所示的第二缺陷检测电路CDC2的输入端子IN2可以连接到第三下部线路M1_3当中的一个第三下部线路，并且第二缺陷检测电路CDC2的输出端子OUT2可以连接到第三下部线路M1_3当中的另一个第三下部线路。因此，当通过第二缺陷检测电路CDC2的输入端子IN2提供测试电流时，可以通过第三下部线路M1_3、第三下部接触件CT1_3、下部接合焊盘BP1、上部接合焊盘BP2、第二上部接触件CT2_2和第三上部线路M2_3来形成测试电流路径。
基于通过输出端子OUT2接收到的测试电流，第二缺陷检测电路CDC2可以检测在第三下部线路M1_3、第三下部接触件CT1_3、下部接合焊盘BP1、上部接合焊盘BP2、第二上部接触件CT2_2和第三上部线路M2_3中是否存在任何缺陷。
图7是示出根据本公开的另一实施方式的半导体装置的接合结构的截面图。
参照图7，下部结构U和上部结构T可以具有其中下部结构U通过接合工艺粘附到上部结构T的结构。
下部结构U可以包括第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1。
第一下部线路M1_1可以设置为在同一平面上彼此相邻。第二下部线路M1_2可以设置在第一下部线路M1_1上方以与第一下部线路M1_1交叠。第二下部线路M1_2可以设置为在同一平面上彼此相邻。第一下部接触件CT1_1可以设置在第一下部线路M1_1和第二下部线路M1_2之间。第一下部接触件CT1_1可以将第一下部线路M1_1和第二下部线路M1_2电连接。即，第一下部接触件CT1_1的底端部可以直接连接到第一下部线路M1_1，并且第一下部接触件CT1_1的顶端部可以直接连接到第二下部线路M1_2。
第三下部线路M1_3可以设置在第二下部线路M1_2上方以与第二下部线路M1_2交叠。第三下部线路M1_3可以设置为在同一平面上彼此相邻。第二下部接触件CT1_2可以设置在第二下部线路M1_2和第三下部线路M1_3之间。第二下部接触件CT1_2可以将第二下部线路M1_2电连接到第三下部线路M1_3。即，第二下部接触件CT1_2的底端部可以直接连接到第二下部线路M1_2，并且第二下部接触件CT1_2的顶端部可以直接连接到第三下部线路M1_3。一个第三下部线路M1_3可以对应于至少两个第二下部线路M1_2。即，一个第三下部线路M1_3可以通过第二下部接触件CT1_2连接到至少两个第二下部线路M1_2。
多个第一下部线路M1_1可以通过第一下部接触件CT1_1、第二下部线路M1_2、第二下部接触件CT1_2和第三下部线路M1_3而彼此电连接。
下部接合焊盘BP1可以设置在下部结构U的最上部处。每个下部接合焊盘BP1可以具有与下部结构U的表面处于同一平面上的表面。下部接合焊盘BP1可以通过第三下部接触件CT1_3电连接到第三下部线路M1_3。
下部结构U还可以包括覆盖第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3的下部绝缘结构INS1。即，第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3可以掩埋在下部绝缘结构INS1的内部。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1可以是与图3所示的上述第二连接结构2nd_CS相对应的组件。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1不限于图中所示的示例，并且可以进行各种改变。
上部结构T可以包括第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件CT2_2、第三上部接触件CT2_3和上部接合焊盘BP2。
第一上部线路M2_1可以设置为在同一平面上彼此相邻。第二上部线路M2_2可以设置在第一上部线路M2_1下方以与第一上部线路M2_1交叠。第二上部线路M2_2可以设置为在同一平面上彼此相邻。第一上部接触件CT2_1可以设置在第一上部线路M2_1和第二上部线路M2_2之间。第一上部接触件CT2_1可以将第一上部线路M2_1电连接到第二上部线路M2_2。即，第一上部接触件CT2_1的顶端部可以直接连接到第一上部线路M2_1，并且第一上部接触件CT2_1的底端部可以直连接到第二上部线路M2_2。多个第一上部线路M2_1可以通过第一上部接触件CT2_1和第二上部线路M2_2而彼此电连接。
第三上部线路M2_3可以设置在第二上部线路M2_2下方。第三上部线路M2_3可以设置为在同一平面上彼此相邻。
上部接合焊盘BP2可以设置在上部结构T的最下部分处。每个上部接合焊盘BP2可以具有与上部结构T的表面处于同一平面上的表面。上部接合焊盘BP2可以通过第二上部接触件CT2_2电连接到第三上部线路M2_3。
第三上部接触件CT2_3可以将第二上部线路M2_2中的任何一个电连接到第三上部线路M2_3中的任何一个。例如，第三上部接触件CT2_3可以将第二上部线路M2_2中的任何一个电连接到第三上部线路M2_3中的任何一个，所述任何一个第二上部线路和所述任何一个第三上部线路被设置为彼此交叠。
上部结构T还可以包括覆盖第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件GT2_2的上部绝缘结构INS2。即，第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件CT2_2可以掩埋在上部绝缘结构INS2的内部。
上部结构T还可以包括在第二上部线路M2_2和第三上部线路M2_3之间的栅极层叠结构GST。第三上部接触件CT2_3可以在贯穿栅极层叠结构GST的同时被设置。
第三上部线路M2_3、第二上部接触件CT2_2和上部接合焊盘BP2可以是与图3所示的上述第一连接结构1st_CS相对应的组件，栅极层叠结构GST可以是与图3所示的栅极层叠结构GST相对应的组件，并且第一上部线路M2_1、第二上部线路M2_2和第一上部接触件CT2_1可以对应于图3所示的串线路结构STL_S。
第一上部线路M2_1、第二上部线路M2_2和第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件GT2_2和上部接合焊盘BP2不限于图中所示的示例，并且可以进行各种改变。
上述下部结构U的上表面可以通过接合工艺粘附到上述上部结构T的下表面。
在根据上述实施方式的半导体装置的接合结构中，多个下部接合焊盘BP1可以通过第三上部线路M2_3、第二上部接触件CT2_2、第三下部接触件CT1_3和第三下部线路M1_3而电连接到多个上部接合焊盘BP2。
图8是示出根据本公开的另一实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
参照图8，图1所示的第一缺陷检测电路CDC1的输入端子IN1可以连接到第一上部线路M2_1中的任何一个，并且输出端子OUT1可以连接到第一下部线路M1_1中的任何一个。因此，当通过第一缺陷检测电路CDC1的输入端子IN1提供测试电流时，可以通过第一上部线路M2_1、第一上部接触件CT2_1、第二上部线路M2_2、第三上部接触件CT2_3、第三上部线路M2_3、第二上部接触件CT2_2、上部接合焊盘BP2、下部接合焊盘BP1、第三下部接触件CT1_3、第三下部线路M1_3、第二下部接触件CT1_2、第二下部线路M1_2、第一下部接触件CT1_1和第一下部线路M1_1形成测试电流路径。
基于通过输出端子OUT1接收到的测试电流，第一缺陷检测电路CDC1可以检测在第一上部线路M2_1、第一上部接触件CT2_1、第二上部线路M2_2、第三上部接触件CT2_3、第三上部线路M2_3、第二上部接触件CT2_2、上部接合焊盘BP2、下部接合焊盘BP1、第三下部接触件CT1_3、第三下部线路M1_3、第二下部接触件CT1_2、第二下部线路M1_2、第一下部接触件CT1_1和第一下部线路M1_1中是否存在任何缺陷。
图9是示出根据本公开的又一实施方式的半导体装置的接合结构的截面图。
参照图9，下部结构U和上部结构T可以具有其中下部结构U通过接合工艺粘附到上部结构T的结构。
下部结构U可以包括第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1。
第一下部线路M1_1可以设置为在水平方向上延伸。第二下部线路M1_2可以设置在第一下部线路M1_1上方以与第一下部线路M1_1交叠。第二下部线路M1_2可以设置在同一平面上。第一下部接触件CT1_1可以设置在第一下部线路M1_1和第二下部线路M1_2之间。第一下部接触件CT1_1可以将第一下部线路M1_1电连接到第二下部线路M1_2。即，第一下部接触件CT1_1的底端部可以直接连接到第一下部线路M1_1，并且第一下部接触件CT1_1的顶端部可以直接连接到第二下部线路M1_2。
第三下部线路M1_3可以设置为在同一平面上彼此相邻。第三下部线路M1_3中的一些第三下部线路可以设置在第二下部线路M1_2上方以与第二下部线路M1_2交叠。第三下部线路M1_3中的其它第三下部线路可以设置为不与第二下部线路M1_2交叠。设置为与第二下部线路M1_2交叠的第三下部线路M1_3可以通过第二下部接触件CT1_2连接到第二下部线路M1_2。即，第二下部接触件CT1_2的底端部可以直接连接到第二下部线路M1_2，并且第二下部接触件CT1_2的顶端部可以直接连接到设置为与第二下部线路M1_2交叠的第三下部线路M1_3。设置为不与第二下部线路M1_2交叠的其它第三下部线路M1_3可以不电连接到第二下部线路M1_2。
下部接合焊盘BP1可以设置在下部结构U的最上部处。每个下部接合焊盘BP1可以具有与下部结构U的表面处于同一平面上的表面。通过第三下部接触件CT1_3，下部接合焊盘BP1可以电连接到设置为不与第二下部线路M1_2交叠的其它第三下部线路M1_3。
下部结构U还可以包括覆盖第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3的下部绝缘结构INS1。即，第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3可以掩埋在下部绝缘结构INS1的内部。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1可以是与图3所示的上述第二连接结构2nd_CS相对应的组件。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1不限于图中所示的示例，并且可以进行各种改变。
上部结构T可以包括第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件CT2_2和上部接合焊盘BP2。
第一上部线路M2_1可以设置为在同一平面上彼此相邻。第二上部线路M2_2可以设置在第一上部线路M2_1下方以与第一上部线路M2_1交叠。第二上部线路M2_2可以设置为在同一平面上彼此相邻。第一上部接触件CT2_1可以设置在第一上部线路M2_1和第二上部线路M2_2之间。第一上部接触件CT2_1可以将第一上部线路M2_1电连接到第二上部线路M2_2。即，第一上部接触件CT2_1的顶端部可以直接连接到第一上部线路M2_1，并且第一上部接触件CT2_1的底端部可以直连接到第二上部线路M2_2。多个第一上部线路M2_1可以通过第一上部接触件CT2_1和第二上部线路M2_2而彼此电连接。
第三上部线路M2_3可以设置在第二上部线路M2_2下方。第三上部线路M2_3可以设置为在同一平面上彼此相邻。
上部接合焊盘BP2可以设置在上部结构T的最下部分处。每个上部接合焊盘BP2可以具有与上部结构T的表面处于同一平面上的表面。上部接合焊盘BP2可以通过第二上部接触件CT2_2电连接到第三上部线路M2_3。
上部结构T还可以包括覆盖第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件GT2_2的上部绝缘结构INS2。即，第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件CT2_2可以掩埋在上部绝缘结构INS2的内部。
上部结构T还可以包括在第二上部线路M2_2和第三上部线路M2_3之间的栅极层叠结构GST。
第三上部线路M2_3、第二上部接触件CT2_2和上部接合焊盘BP2可以是与图3所示的上述第一连接结构1st_CS相对应的组件，栅极层叠结构GST可以是与图3所示的栅极层叠结构GST相对应的组件，并且第一上部线路M2_1、第二上部线路M2_2和第一上部接触件CT2_1可以对应于图3所示的串线路结构STL_S。
第一上部线路M2_1、第二上部线路M2_2和第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件GT2_2和上部接合焊盘BP2不限于图中所示的示例，并且可以进行各种改变。
上述下部结构U的上表面可以通过接合工艺粘附到上述上部结构T的下表面。
在根据上述实施方式的半导体装置的接合结构中，多个下部接合焊盘BP1和多个上部接合焊盘BP2可以电连接到第三上部线路M2_3、第二上部接触件CT2_2、第三下部接触件CT1_3和第三下部线路M1_3中的一些。
图10是示出根据本公开的又一实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
参照图10，图1所示的第一缺陷检测电路CDC1的输入端子IN1可以连接到第二上部线路M2_2当中的一个第二上部线路，并且第一缺陷检测电路CDC1的输出端子OUT1可以连接到第二上部线路M2_2当中的另一个第二上部线路。因此，当通过第一缺陷检测电路CDC1的输入端子IN1提供测试电流时，可以通过第一上部线路M2_1、第一上部接触件CT2_1和第二上部线路M2_2形成测试电流路径。
基于通过输出端子OUT1接收到的测试电流，第一缺陷检测电路CDC1可以检测在第一上部线路M2_1、第一上部接触件CT2_1和第二上部线路M2_2中是否存在任何缺陷。
图1所示的第二缺陷检测电路CDC2的输入端子IN2可以连接到第三上部线路M2_3中的一个第三上部线路，并且第二缺陷检测电路CDC2的输出端子OUT2可以连接到第三上部线路M2_3中的另一个第三上部线路。因此，当通过第二缺陷检测电路CDC2的输入端子IN2提供测试电流时，可以通过第三上部线路M2_3、第二上部接触件CT2_2、第三下部接触件CT1_3和第三下部线路M1_3中的一些来形成测试电流路径。
基于通过输出端子OUT2接收到的测试电流，第二缺陷检测电路CDC2可以检测在第三上部线路M2_3、第二上部接触件CT2_2、第三下部接触件CT1_3和第三下部线路M1_3中的一些中是否存在任何缺陷。
附加缺陷检测电路(例如，第三缺陷检测电路)的输入端子IN3可以连接到与第二下部线路M1_2交叠的第三下部线路M1_3中的一个第三下部线路，并且第三缺陷检测电路的输出端子OUT3可以连接到与第二下部线路M1_2交叠的第三下部线路M1_3中的另一个第三下部线路。因此，当通过第三缺陷检测电路的输入端子IN3提供测试电流时，可以通过与第二下部线路M1_2交叠的第三下部线路M1_3、第二下部接触件CT1_2、第二下部线路M1_2、第一下部接触件CT1_1和第一下部线路M1_1来形成测试电流路径。
基于通过输出端子OUT3接收到的测试电流，第三缺陷检测电路可以检测在与第二下部线路M1_2交叠的第三下部线路M1_3、第二下部接触件CT1_2、第二下部线路M1_2、第一下部接触件CT1_1和第一下部线路M1_1中是否存在任何缺陷。
图11是示出根据本公开的又一实施方式的半导体装置的接合结构的截面图。
参照图11，下部结构U和上部结构T可以具有其中下部结构U通过接合工艺粘附到上部结构T的结构。
下部结构U可以包括第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1。
第一下部线路M1_1可以设置为在水平方向上延伸。第二下部线路M1_2可以设置在第一下部线路M1_1上方以与第一下部线路M1_1交叠。第二下部线路M1_2可以设置在同一平面上。第一下部接触件CT1_1可以设置在第一下部线路M1_1和第二下部线路M1_2之间。第一下部接触件CT1_1可以将第一下部线路M1_1电连接到第二下部线路M1_2。即，第一下部接触件CT1_1的底端部可以直接连接到第一下部线路M1_1，并且第一下部接触件CT1_1的顶端部可以直接连接到第二下部线路M1_2。
第三下部线路M1_3可以设置为在同一平面上彼此相邻。第三下部线路M1_3中的一些第三下部线路可以设置在第二下部线路M1_2上方以与第二下部线路M1_2交叠。其它第三下部线路M1_3可以设置为不与第二下部线路M1_2交叠。设置为与第二下部线路M1_2交叠的第三下部线路M1_3可以通过第二下部接触件CT1_2连接到第二下部线路M1_2。即，第二下部接触件CT1_2的底端部可以直接连接到第二下部线路M1_2，并且第二下部接触件CT1_2的顶端部可以直接连接到设置为与第二下部线路M1_2交叠的第三下部线路M1_3。设置为不与第二下部线路M1_2交叠的其它第三下部线路M1_3可以不电连接到第二下部线路M1_2。
下部接合焊盘BP1可以设置在下部结构U的最上部处。每个下部接合焊盘BP1可以具有与下部结构U的表面处于同一平面上的表面。通过第三下部接触件CT1_3，下部接合焊盘BP1中的一些可以电连接到设置为不与第二下部线路M1_2交叠的第三下部线路M1_3。另外，其它下部接合焊盘BP1可以通过第三下部接触件CT1_3电连接到设置为与第二下部线路M1_2交叠的第三下部线路M1_3。
下部结构U还可以包括覆盖第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3的下部绝缘结构INS1。即，第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2和第三下部接触件GT1_3可以掩埋在下部绝缘结构INS1的内部。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1可以是与图3所示的上述第二连接结构2nd_CS相对应的组件。
第一下部线路M1_1、第二下部线路M1_2、第三下部线路M1_3、第一下部接触件CT1_1、第二下部接触件CT1_2、第三下部接触件CT1_3和下部接合焊盘BP1不限于图中所示的示例，并且可以进行各种改变。
上部结构T可以包括第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件CT2_2、第三上部接触件CT2_3和上部接合焊盘BP2。
第一上部线路M2_1可以设置为在同一平面上彼此相邻。第二上部线路M2_2可以设置在第一上部线路M2_1下方以与第一上部线路M2_1交叠。第二上部线路M2_2可以设置为在同一平面上彼此相邻。第一上部接触件CT2_1可以设置在第一上部线路M2_1和第二上部线路M2_2之间。第一上部接触件CT2_1可以将第一上部线路M2_1电连接到第二上部线路M2_2。即，第一上部接触件CT2_1的顶端部可以直接连接到第一上部线路M2_1，并且第一上部接触件CT2_1的底端部可以直连接到第二上部线路M2_2。多个第一上部线路M2_1可以通过第一上部接触件CT2_1和第二上部线路M2_2而彼此电连接。
第三上部线路M2_3可以设置在第二上部线路M2_2下方。第三上部线路M2_3可以设置为在同一平面上彼此相邻。第二上部线路M2_2中的一些可以通过第三上部接触件CT2_3连接到第三上部线路M2_3。
上部接合焊盘BP2可以设置在上部结构T的最下部分处。每个上部接合焊盘BP2可以具有与上部结构T的表面处于同一平面上的表面。上部接合焊盘BP2可以通过第二上部接触件CT2_2电连接到第三上部线路M2_3。
上部结构T还可以包括覆盖第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件GT2_2的上部绝缘结构INS2。即，第一上部线路M2_1、第二上部线路M2_2、第三上部线路M2_3、第一上部接触件CT2_1和第二上部接触件CT2_2可以掩埋在上部绝缘结构INS2的内部。
上部结构T还可以包括在第二上部线路M2_2和第三上部线路M2_3之间的栅极层叠结构GST。
第三上部线路M2_3、第二上部接触件CT2_2和上部接合焊盘BP2可以是与图3所示的上述第一连接结构1st_CS相对应的组件，栅极层叠结构GST可以是与图3所示的栅极层叠结构GST相对应的组件，并且第一上部线路M2_1、第二上部线路M2_2和第一上部接触件CT2_1可以对应于图3所示的串线路结构STL_S。
第一上部线路M2_1、第二上部线路M2_2和第三上部线路M2_3、第一上部接触件CT2_1、第二上部接触件GT2_2和上部接合焊盘BP2不限于图中所示的示例，并且可以进行各种改变。
上述下部结构U的上表面可以通过接合工艺粘附到上述上部结构T的下表面。
在根据上述实施方式的半导体装置的接合结构中，多个下部接合焊盘BP1和多个上部接合焊盘BP2电连接到第三上部线路M2_3、第二上部接触件CT2_2、第三下部接触件CT1_3和第三下部线路M1_3中的一些。
图12是示出根据本公开的又一实施方式的半导体装置的接合结构的测试操作中的电流路径的图。
参照图12，图1所示的第一缺陷检测电路CDC1的输入端子IN1可以连接到第二上部线路M2_2当中的一个第二上部线路，并且第一缺陷检测电路CDC1的输出端子OUT1可以连接到第三下部线路M1_3当中的另一个第三下部线路。因此，当通过第一缺陷检测电路CDC1的输入端子IN1提供测试电流时，可以通过第二上部线路M2_2、第一上部接触件CT2_1、第一上部线路M2_1、第三上部接触件CT2_3、第三上部线路M2_3、第二上部接触件CT2_2、上部接合焊盘BP2、下部接合焊盘BP1、第三下部接触件CT1_3、第三下部线路M1_3、第二下部接触件CT1_2、第二下部线路M1_2、第一下部接触件CT1_1和第一下部线路M1_1来形成测试电流路径。
基于通过输出端子OUT1接收到的测试电流，第一缺陷检测电路CDC1可以检测在第二上部线路M2_2、第一上部接触件CT2_1、第一上部线路M2_1、第三上部接触件CT2_3、第三上部线路M2_3、第二上部接触件CT2_2、上部接合焊盘BP2、下部接合焊盘BP1、第三下部接触件CT1_3、第三下部线路M1_3、第二下部接触件CT1_2、第二下部线路M1_2、第一下部接触件CT1_1和第一下部线路M1_1中是否存在任何缺陷。
图13是示出根据本公开的一个实施方式的存储器系统的配置的框图。
参照图13，存储器系统1100可以包括半导体存储器装置1120和存储器控制器1110。
半导体存储器装置1120可以是参照图1和图2描述的半导体装置100。
存储器控制器1110可以控制半导体存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的工作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。另外，纠错块1114可以检测并校正从半导体存储器装置1120读取的数据中所包含的错误，并且存储器接口1115可以与半导体存储器装置120接口连接。另外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据的只读存储器(ROM)等。
如上所述配置的存储器系统1100可以是其中半导体存储器装置1120与存储器控制器1110组合的存储器卡或固态盘(SSD)。例如，当存储器系统1100为SSD时，存储器控制器1110可以通过诸如以下各种接口协议中的一种与外部装置(例如，主机)通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、以及集成驱动电子设备(IDE)协议。
图14是示出根据本公开的一个实施方式的计算系统的配置的框图。
参照图14，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200供应操作电压的电池，并且可以进一步包括应用芯片组、图像处理器、移动D-RAM等。存储器系统1210可以被配置为如图13所示的上述存储器系统1100。
根据本公开，接合线路可以在使用晶圆接合技术形成的半导体装置中连接到缺陷检测电路，从而检测在接合线路中是否存在任何缺陷。
虽然已经参照本公开的某些示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在本公开中进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而应不仅由所附权利要求书而且还应由其等同物确定。
在上述实施方式中，可以选择性地执行所有步骤，或者可以省略一部分步骤。在每个实施方式中，这些步骤并不必须根据所描述的顺序来执行，并且可以被重新排列。本说明书和附图中公开的实施方式仅是帮助理解本公开的示例，并且本公开不限于此。即，可以基于本公开的技术范围进行各种修改，这对于本领域技术人员来说是显而易见的。
此外，已经在附图和说明书中描述了本公开的示例性实施方式。虽然这里使用了特定术语，但这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，许多变化是可能的。除了本文中公开的实施方式之外，还可以基于本公开的技术范围进行各种修改，这对于本领域技术人员来说是显而易见的。
相关申请的交叉引用
本申请要求于2022年11月10日向韩国知识产权局提交的韩国专利申请No.10-2022-0149871的优先权，该韩国专利申请的全部公开内容通过引用合并于此。

Claims (17)

1.一种半导体装置，所述半导体装置包括：
多个上部接合焊盘；
多个下部接合焊盘，所述多个下部接合焊盘粘附到所述多个上部接合焊盘；
第一上部线路，该第一上部线路将所述多个上部接合焊盘当中的上部接合焊盘彼此电连接；
多个下部线路，所述多个下部线路电连接到所述多个下部接合焊盘；以及
第一缺陷检测电路，所述第一缺陷检测电路包括连接到所述多个下部线路当中的一个下部线路的输入端子和连接到所述多个下部线路当中的另一个下部线路的输出端子。
2.根据权利要求1所述的半导体装置，其中，所述多个上部接合焊盘和所述多个下部接合焊盘具有其中所述多个上部接合焊盘通过接合工艺粘附到所述多个下部接合焊盘的结构。
3.根据权利要求1所述的半导体装置，其中，所述第一上部线路将所述多个上部接合焊盘当中的彼此相邻的一些上部接合焊盘电连接。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一上部接触件，所述第一上部接触件用于将所述第一上部线路连接到所述上部接合焊盘；以及
下部接触件，所述下部接触件用于将所述多个下部线路连接到所述下部接合焊盘。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
栅极层叠结构，所述栅极层叠结构形成在所述第一上部线路上方；
多个第二上部线路，所述多个第二上部线路设置在所述栅极层叠结构上方；
多个第三上部线路，所述多个第三上部线路设置在所述多个第二上部线路上方；
第二上部接触件，所述第二上部接触件用于将所述多个第二上部线路连接到所述多个第三上部线路；以及
第二缺陷检测电路，所述第二缺陷检测电路包括连接到所述多个第三上部线路当中的一个第三上部线路的输入端子以及连接到所述多个第三上部线路当中的另一个
第三上部线路的输出端子。
6.一种半导体装置，所述半导体装置包括：
多个上部接合焊盘；
多个下部接合焊盘，所述多个下部接合焊盘粘附到所述多个上部接合焊盘；
第一上部线路，该第一上部线路将所述多个上部接合焊盘当中的上部接合焊盘彼此电连接；
栅极层叠结构，所述栅极层叠结构形成在所述第一上部线路上方；
多个第二上部线路，所述多个第二上部线路设置在所述栅极层叠结构上方；
第一上部接触件，所述第一上部接触件在所述栅极层叠结构中沿垂直方向延伸，以将所述第一上部线路连接到所述多个第二上部线路中的一个第二上部线路；
多个下部线路，所述多个下部线路电连接到所述多个下部接合焊盘；以及
缺陷检测电路，所述缺陷检测电路包括连接到所述多个下部线路当中的一个下部线路的输出端子。
7.根据权利要求6所述的半导体装置，所述半导体装置包括：
多个第三上部线路，所述多个第三上部线路形成在所述多个第二上部线路上方；以及
多个第二上部接触件，所述多个第二上部接触件用于将所述多个第三上部线路连接到所述多个第二上部线路，
其中，所述多个第三上部线路通过所述多个第二上部线路和所述多个第二上部接触件而彼此连接，并且
其中，所述缺陷检测电路的输入端子连接到所述多个第三上部线路当中的一个第三上部线路。
8.根据权利要求6所述的半导体装置，其中，所述多个上部接合焊盘和所述多个下部接合焊盘具有其中所述多个上部接合焊盘通过接合工艺粘附到所述多个下部接合焊盘的结构。
9.根据权利要求6所述的半导体装置，其中，所述第一上部线路将所述上部接合焊盘当中的彼此相邻的一些接合焊盘电连接。
10.一种半导体装置，所述半导体装置包括：
多个上部接合焊盘；
多个下部接合焊盘，所述多个下部接合焊盘粘附到所述多个上部接合焊盘；
多个第一上部线路，所述多个第一上部线路电连接到所述多个上部接合焊盘；
第一下部线路，所述第一下部线路将所述多个下部接合焊盘彼此电连接；以及
第一缺陷检测电路，所述第一缺陷检测电路包括连接到所述多个第一上部线路当中的一个第一上部线路的输入端子以及连接到所述多个第一上部线路当中的另一个第一上部线路的输出端子。
11.根据权利要求10所述的半导体装置，其中，所述上部接合焊盘通过接合工艺粘附到所述下部接合焊盘。
12.根据权利要求10所述的半导体装置，所述半导体装置还包括：
栅极层叠结构，所述栅极层叠结构形成在所述多个第一上部线路上方；
多个第二上部线路，所述多个第二上部线路设置在所述栅极层叠结构上方；
多个第三上部线路，所述多个第三上部线路设置在所述多个第二上部线路上方；
第二上部接触件，所述第二上部接触件用于将所述多个第二上部线路连接到所述多个第三上部线路；以及
第二缺陷检测电路，所述第二缺陷检测电路包括连接到所述多个第三上部线路当中的一个第三上部线路的输入端子以及连接到所述多个第三上部线路当中的另一个第三上部线路的输出端子。
13.根据权利要求10所述的半导体装置，所述半导体装置还包括：
多个第二下部线路，所述多个第二下部线路形成在与所述第一下部线路相同的平面上，所述第二下部线路与所述第一下部线路电间隔开；
第三下部线路，所述第三下部线路在所述第二下部线路下方沿水平方向延伸；
下部接触件，所述下部接触件用于将所述多个第二下部线路连接到所述第三下部线路；以及
第三缺陷检测电路，所述第三缺陷检测电路包括连接到所述多个第二下部线路当中的一个第二下部线路的输入端子以及连接到所述多个第二下部线路当中的另一个第二下部线路的输出端子。
14.一种半导体装置，所述半导体装置包括：
多个上部接合焊盘；
多个下部接合焊盘，所述多个下部接合焊盘粘附到所述多个上部接合焊盘；
多个第一上部线路，所述多个第一上部线路电连接到所述多个上部接合焊盘；
栅极层叠结构，所述栅极层叠结构形成在所述多个第一上部线路上方；
多个第二上部线路，所述多个第二上部线路设置在所述栅极层叠结构上方；
第一上部接触件，所述第一上部接触件在所述栅极层叠结构中沿垂直方向延伸，以将所述多个第一上部线路当中的一个第一上部线路连接到所述多个第二上部线路当中的一个第二上部线路；
第一下部线路，所述第一下部线路将所述多个下部接合焊盘彼此电连接；以及
缺陷检测电路，所述缺陷检测电路包括连接到所述多个第二上部线路当中的另一个第二上部线路的输入端子。
15.根据权利要求14所述的半导体装置，其中，所述多个上部接合焊盘通过接合工艺粘附到所述多个下部接合焊盘。
16.根据权利要求14所述的半导体装置，所述半导体装置还包括：
多个第三上部线路，所述多个第三上部线路设置在所述第二上部线路上方；以及
多个第二上部接触件，所述多个第二上部接触件用于将所述多个第二上部线路连接到所述多个第三上部线路。
17.根据权利要求14所述的半导体装置，所述半导体装置包括：
多个第二下部线路，所述多个第二下部线路形成在与所述第一下部线路相同的平面上，所述第二下部线路与所述第一下部线路电间隔开；
第三下部线路，所述第三下部线路在所述多个第二下部线路下方沿水平方向延伸；以及
下部接触件，所述下部接触件用于将所述多个第二下部线路连接到所述第三下部线路，
其中，所述多个第二下部线路当中的一个第二下部线路电连接到所述多个下部接合焊盘当中的一个下部接合焊盘，并且
其中，所述缺陷检测电路的输出端子连接到所述多个第二下部线路当中的另一个第二下部线路。
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