CN118159025A - 半导体装置和包括该半导体装置的电子系统 - Google Patents

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CN118159025A CN202311664736.4A CN202311664736A CN118159025A CN 118159025 A CN118159025 A CN 118159025A CN 202311664736 A CN202311664736 A CN 202311664736A CN 118159025 A CN118159025 A CN 118159025A
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Abstract

提供了半导体装置和电子系统。半导体装置包括：衬底，该衬底包括有源区域和限定有源区域的装置隔离层，有源区域包括在第一方向上延伸的中心有源区域和在垂直于第一方向的第二方向上从中心有源区域的边缘延伸的第一延伸有源区域至第四延伸有源区域；以及在有源区域上并且彼此间隔开的第一栅极结构至第四栅极结构，其中，中心有源区域、第一延伸有源区域至第四延伸有源区域、以及第一栅极结构至第四栅极结构构成第一传输晶体管至第四传输晶体管，第一传输晶体管至第四传输晶体管共享中心有源区域上的一个漏极区域，并且有源区域在平面图中具有H形形状。

Description

半导体装置和包括该半导体装置的电子系统
相关申请的交叉引用
本申请基于并要求于2022年12月7日在韩国知识产权局提交的韩国专利申请No.10-2022-0170047的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
实施例涉及半导体装置和包括该半导体装置的电子系统。
背景技术
能够存储高容量数据的半导体装置可以用于需要数据存储的电子系统。因此，已经考虑了增加半导体装置的数据存储容量的方法。例如，作为增加半导体装置的数据存储容量的方法，已经考虑了包括具有三维布置的存储器单元而不是二维布置的存储器单元的竖直存储器装置的半导体装置。
发明内容
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：衬底，该衬底包括：有源区域，其包括在第一方向上延伸的中心有源区域、在垂直于第一方向的第二方向上从中心有源区域的第一边缘延伸的第一延伸有源区域、在第二方向上从中心有源区域的第二边缘延伸的第二延伸有源区域、在第二方向上从中心有源区域的第三边缘延伸的第三延伸有源区域、以及在第二方向上从中心有源区域的第四边缘延伸的第四延伸有源区域，以及装置隔离层，其限定有源区域；
以及在有源区域上并且彼此间隔开的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，其中，中心有源区域、第一延伸有源区域和第一栅极结构构成第一传输晶体管，中心有源区域、第二延伸有源区域和第二栅极结构构成第二传输晶体管，中心有源区域、第三延伸有源区域和第三栅极结构构成第三传输晶体管，并且中心有源区域、第四延伸有源区域和第四栅极结构构成第四传输晶体管，第一传输晶体管至第四传输晶体管共享中心有源区域上的一个漏极区域，并且有源区域在平面图中具有H形形状。
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：外围电路结构；以及单元阵列结构，其在竖直方向上与外围电路结构重叠，并且包括第一存储器单元块、第二存储器单元块、第三存储器单元块和第四存储器单元块，其中，外围电路结构包括：衬底，该衬底包括：有源区域，其包括在第一方向上延伸的中心有源区域、在垂直于第一方向的第二方向上从中心有源区域的第一边缘延伸的第一延伸有源区域、在第二方向上从中心有源区域的第二边缘延伸的第二延伸有源区域、在第二方向上从中心有源区域的第三边缘延伸的第三延伸有源区域、以及在第二方向上从中心有源区域的第四边缘延伸的第四延伸有源区域，以及限定有源区域的装置隔离层；以及在有源区域上并且彼此间隔开的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，中心有源区域、第一延伸有源区域和第一栅极结构构成第一传输晶体管，中心有源区域、第二延伸有源区域和第二栅极结构构成第二传输晶体管，中心有源区域、第三延伸有源区域和第三栅极结构构成第三传输晶体管，并且中心有源区域、第四延伸有源区域和第四栅极结构构成第四传输晶体管，第一传输晶体管至第四传输晶体管共享中心有源区域上的一个漏极区域，并且有源区域在平面图中具有H形形状。
实施例可以通过提供一种电子系统来实现，该电子系统包括：主衬底；半导体装置，其在主衬底上；以及控制器，其在主衬底上电连接至半导体装置，其中，半导体装置包括：衬底，该衬底包括：有源区域，其包括在第一方向上延伸的中心有源区域、在垂直于第一方向的第二方向上从中心有源区域的第一边缘延伸的第一延伸有源区域、在第二方向上从中心有源区域的第二边缘延伸的第二延伸有源区域、在第二方向上从中心有源区域的第三边缘延伸的第三延伸有源区域、以及在第二方向上从中心有源区域的第四边缘延伸的第四延伸有源区域，以及装置隔离层，其限定有源区域；以及在有源区域上并且彼此间隔开的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，其中，中心有源区域、第一延伸有源区域和第一栅极结构构成第一传输晶体管，中心有源区域、第二延伸有源区域和第二栅极结构构成第二传输晶体管，中心有源区域、第三延伸有源区域和第三栅极结构构成第三传输晶体管，并且中心有源区域、第四延伸有源区域和第四栅极结构构成第四传输晶体管，第一传输晶体管至第四传输晶体管共享中心有源区域上的一个漏极区域，并且有源区域在平面图中具有H形形状。
附图说明
通过参照附图详细地描述示例性实施例，特征对于本领域技术人员将是清楚的，在附图中：
图1是根据实施例的半导体装置的框图；
图2是根据实施例的半导体装置的存储器单元阵列的等效电路图；
图3是根据实施例的半导体装置的示意性立体图；
图4是示出根据实施例的半导体装置的布局图；
图5A是沿图4的线A-A'截取的截面图；
图5B是沿图4的线B-B'截取的截面图；
图6A和图6B是示出根据实施例的半导体装置的布局图；
图7A至图7C是示出根据实施例的半导体装置的布局图；
图8A和图8B是示出根据实施例的半导体装置的截面图；
图9是示意性地示出根据实施例的包括半导体装置的电子系统的示图；
图10是示意性地示出根据实施例的包括半导体装置的电子系统的立体图；以及
图11是示意性地示出根据实施例的半导体封装件的截面图。
具体实施方式
在下文中，将参照附图详细地描述实施例。相同的附图标记指代相同的元件，并且可以省略它们的重复描述。
图1是根据实施例的半导体装置10的框图。
参照图1，半导体装置10可包括存储器单元阵列20和外围电路30。存储器单元阵列20包括多个存储器单元块BLK1、BLK2、…、和BLKp。多个存储器单元块BLK1、BLK2、…、和BLKp中的每一个可包括多个存储器单元。多个存储器单元块BLK1、BLK2、…、和BLKp可通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和共源极线驱动器39。外围电路30还可以包括各种电路，诸如产生半导体装置10的操作所需的各种电压的电压产生电路、用于校正从存储器单元阵列20读取的数据中的错误的纠错电路、以及输入/输出接口。
存储器单元阵列20可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在存储器单元阵列20中，多个存储器单元块BLK1、BLK2、…、和BLKp中的每一个中包括的多个存储器单元可分别是闪速存储器单元。存储器单元阵列20可以包括三维存储器单元阵列。三维存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每一个可以包括分别连接到多条竖直地堆叠的字线WL的多个存储器单元。
外围电路30可以从半导体装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体装置10的外部的装置发送数据DATA和从半导体装置10的外部的装置接收数据DATA。
行解码器32可以响应于来自外部的地址ADDR而选择多个存储器单元块BLK1、BLK2、…、和BLKp中的至少一个，并且可以选择所选的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储器操作的电压发送到所选的存储器单元块的字线WL。
页缓冲器34可通过位线BL连接到存储器单元阵列20。页缓冲器34可以在编程操作期间作为写入驱动器操作，以将根据要存储在存储器单元阵列20中的数据DATA的电压施加到位线BL，并且可以在读取操作期间作为读出放大器操作，以检测存储在存储器单元阵列20中的数据DATA。页缓冲器34可根据从控制逻辑38提供的控制信号PCTL操作。
数据输入/输出电路36可以通过多条数据线DL连接到页缓冲器34。数据输入/输出电路36可以在编程操作期间从存储器控制器接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR将编程数据DATA提供给页缓冲器34。数据输入/输出电路36可以在读取操作期间基于从控制逻辑38提供的列地址C_ADDR将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。
数据输入/输出电路36可将输入地址或命令发送至控制逻辑38或行解码器32。外围电路30还可包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供给行解码器32，并且可以将列地址C_ADDR提供给数据输入/输出电路36。控制逻辑38可以响应于控制信号CTRL而产生由半导体装置10使用的各种内部控制信号。在实施方式中，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑38可调整提供到字线WL和位线BL的电压电平。
共源极线驱动器39可以通过共源极线CSL连接到存储器单元阵列20。共源极线驱动器39可以基于控制逻辑38的控制信号CTRL_BIAS将共源极电压(例如，电源电压)或地电压施加到共源极线CSL。
图2是根据实施例的半导体装置10的存储器单元阵列MCA的等效电路图。
参照图2，存储器单元阵列MCA(例如，对应于存储器单元阵列20)可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL：BL1、BL2、…、和BLm、多条字线WL：WL1、WL2、…、WLn-1、和WLn、至少一条串选择线SSL、至少一条地选择线GSL和共源极线CSL。多个存储器单元串MS可以形成在多条位线BL：BL1、BL2、…、和BLm与共源极线CSL之间。在实施方式中，如图2所示，多个存储器单元串MS中的每一个可以包括两条串选择线SSL。在实施方式中，多个存储器单元串MS中的每一个可以包括一条串选择线SSL。
多个存储器单元串MS中的每一个可包括串选择晶体管SST、地选择晶体管GST以及多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn。多个串选择晶体管SST的漏极区域可分别连接到多条位线BL：BL1、BL2、…、和BLm，并且多个地选择晶体管GST的源极区域可共同连接到共源极线CSL。
多个串选择晶体管SST可以连接到多条串选择线SSL，并且多个地选择晶体管GST可以连接到地选择线GSL。多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn可分别连接到多条字线WL：WL1、WL2、…、WLn-1和WLn。
图3是根据实施例的半导体装置10的示意性立体图。
参照图3，半导体装置10可以包括在竖直方向上彼此重叠的存储器单元阵列结构CS和外围电路结构PS。
存储器单元阵列结构CS可以包括参照图1描述的存储器单元阵列20。外围电路结构PS可以包括参照图1描述的外围电路30。
存储器单元阵列结构CS可包括多个瓦片(tile)。多个瓦片中的每一个可包括多个存储器单元块BLK1、BLK2、…、和BLKn。多个存储器单元块BLK1、BLK2、…、和BLKn中的每一个可包括三维地布置的存储器单元。
在实施方式中，两个瓦片可以构成一个垫(mat)。在实施方式中，参照图1描述的存储器单元阵列20可以包括多个垫。
图4是示出根据实施例的半导体装置100的布局图。图5A是沿图4的线A-A'截取的截面图。图5B是沿图4的线B-B'截取的截面图。
参照图4、图5A和图5B，半导体装置100可以包括衬底101和第一栅极结构至第四栅极结构120a、120b、120c和120d。半导体装置100可以在参照图3描述的外围电路结构PS中。
衬底101可以包括半导体衬底。在实施方式中，衬底101可以包括硅(Si)、锗(Ge)或SiGe。可以在衬底101上通过装置隔离层150限定有源区域110。第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4可被配置在有源区域110上。如本文所使用的，术语“或”不是排他性术语，例如“A或B”将包括A、B、或A和B。如本文所使用的，术语“第一”、“第二”等仅用于识别和区分，并且不旨在暗示或要求包含顺序(例如，可在不暗示或要求存在第一元件或第二元件的情况下描述第三元件和第四元件)。
有源区域110可以包括中心有源区域110_1以及第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d。在实施方式中，中心有源区域110_1以及第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d(例如，有源区域110)可以在X-Y平面上(例如，在平面图中)具有H形形状。
中心有源区域110_1可以在第一方向(X方向)上延伸(例如，纵向地延伸)。中心有源区域110_1可以在X-Y平面上具有矩形形状。
漏极区域D可以在中心有源区域110_1的上部中或在中心有源区域110_1的上部上。漏极区域D可以掺杂有第一杂质。第一杂质可以包括例如n型杂质，诸如磷(P)。漏极区域D可以连接到漏极接触件140。漏极接触件140可以从外围电路30(参照图1)中包括的电压产生电路接收操作电压，并且可以将操作电压传送到所选的存储器单元块的字线WL(参照图1)、串选择线SSL(参照图1)和地选择线GSL(参照图1)。操作电压可以包括例如编程电压Vpgm。在实施方式中，漏极接触件140可以在X-Y平面上与第一栅极结构至第四栅极结构120a、120b、120c和120d成倾斜方向。在实施方式中，漏极接触件140与第一栅极结构至第四栅极结构120a、120b、120c和120d之间的距离d1、d2、d3和d4可以彼此相等。漏极接触件140可与第一栅极结构至第四栅极结构120a、120b、120c和120d成倾斜方向，并且可在保持漏极接触件140与第一栅极结构至第四栅极结构120a、120b、120c和120d之间的距离d1、d2、d3和d4的同时减小了第一传输晶体管至第四传输晶体管PTR1、PTR2、PTR3和PTR4的面积。在实施方式中，可防止由于当漏极接触件140与第一栅极结构至第四栅极结构120a、120b、120c和120d之间的距离d1、d2、d3和d4减小时可能产生的电场而发生栅极电介质层120al、120bl、120cl和120dl的击穿，并且可减小第一传输晶体管至第四传输晶体管PTR1、PTR2、PTR3和PTR4的面积。
第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d可以在垂直于第一方向的第二方向(Y方向)上从中心有源区域110_1延伸(例如，纵向地延伸)。在实施方式中，第一延伸有源区域110_2a可以在第二方向上从中心有源区域110_1的一个边缘(在地的上方或图4的顶侧上)延伸，第二延伸有源区域110_2b可以在第二方向上从中心有源区域110_1的另一边缘(图4的顶侧上)延伸，第三延伸有源区域110_2c可以在第二方向上从中心有源区域110_1的另一边缘(在图4的底侧上)延伸，并且第四延伸有源区域110_2d可以在第二方向上从中心有源区域110_1的另一边缘(在图4的底侧上)延伸。第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d可在X-Y平面上具有矩形形状。
在实施方式中，第一延伸有源区域110_2a和第二延伸有源区域110_2b可以相对于穿过中心有源区域110_1的中心的虚拟线S-S'彼此对称，并且第三延伸有源区域110_2c和第四延伸有源区域110_2d可以相对于虚拟线S-S'彼此对称。
第一源极区域Sa、第二源极区域Sb、第三源极区域Sc和第四源极区域Sd中的每一个可以在第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d中的每一个的上部中。在实施方式中，第一源极区域Sa可以位于第一延伸有源区域110_2a的上部中，第二源极区域Sb可以位于第二延伸有源区域110_2b的上部中，第三源极区域Sc可以位于第三延伸有源区域110_2c的上部中，并且第四源极区域Sd可以位于第四延伸有源区域110_2d的上部中。第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d可掺杂有第二杂质。第二杂质可包括例如n型杂质，诸如P。
第一源极区域Sa、第二源极区域Sb、第三源极区域Sc和第四源极区域Sd可以分别连接到第一接触件130a、第二接触件130b、第三接触件130c和第四接触件130d。第一接触件130a、第二接触件130b、第三接触件130c和第四接触件130d可从漏极接触件140接收操作电压，并且可以将操作电压传送到所选的存储器单元块的字线WL(参照图1)、串选择线SSL(参照图1)和地选择线GSL(参照图1)。在实施方式中，当选择连接到第一接触件130a的存储器单元块(在下文中，被称为第一存储器单元块)时，第一接触件130a可以从漏极接触件140接收操作电压，并且可以将操作电压传送到第一存储器单元块的字线。
第一栅极结构120a、第二栅极结构120b、第三栅极结构120c和第四栅极结构120d可以在衬底101上并且彼此间隔开。在实施方式中，第一栅极结构120a可以在衬底101的第一延伸有源区域110_2a上或覆于衬底101的第一延伸有源区域110_2a上，第二栅极结构120b可以在衬底101的第二延伸有源区域110_2b上或覆于衬底101的第二延伸有源区域110_2b上，第三栅极结构120c可以在衬底101的第三延伸有源区域110_2c上或覆于衬底101的第三延伸有源区域110_2c上，并且第四栅极结构120d可以在衬底101的第四延伸有源区域110_2d上或覆于衬底101的第四延伸有源区域110_2d上，使得第一栅极结构120a、第二栅极结构120b、第三栅极结构120c和第四栅极结构120d可以彼此间隔开。
第一沟道区域CHa、第二沟道区域CHb、第三沟道区域CHc和第四沟道区域CHd中的每一个可以位于第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d中的每一个的在垂直于第一方向和第二方向的第三方向(Z方向)上与第一栅极结构120a、第二栅极结构120b、第三栅极结构120c和第四栅极结构120d中的每一个重叠或位于第一栅极结构120a、第二栅极结构120b、第三栅极结构120c和第四栅极结构120d中的每一个下方的上部中。在实施方式中，第一沟道区域CHa可以位于第一延伸有源区域110_2a的在第三方向上与第一栅极结构120a重叠的上部中。
第一栅极结构120a可与第一源极区域Sa和漏极区域D一起构成第一传输晶体管PTR1。第二栅极结构120b可与第二源极区域Sb和漏极区域D一起构成第二传输晶体管PTR2。第三栅极结构120c可与第三源极区域Sc和漏极区域D一起构成第三传输晶体管PTR3。第四栅极结构120d可与第四源极区域Sd和漏极区域D一起构成第四传输晶体管PTR4。在实施方式中，如上所述，第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4可共享一个漏极区域D(例如，可全部电连接到同一漏极区域D)。
第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4可将操作电压传送到不同的存储器单元块。在实施方式中，第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4中的一个可基于存储器单元块选择信号将操作电压传送到不同的存储器单元块中的一个。
在实施方式中，第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4可包括能够将高电压传送到存储器单元块的高电压传输晶体管。高电压可以是例如约10V至约30V。
第一栅极结构120a、第二栅极结构120b、第三栅极结构120c和第四栅极结构120d可以包括第一栅极电介质层120al、第二栅极电介质层120bl、第三栅极电介质层120cl和第四栅极电介质层120dl以及分别在第一栅极电介质层120al、第二栅极电介质层120bl、第三栅极电介质层120cl和第四栅极电介质层120dl上的第一栅电极120ag、第二栅电极120bg、第三栅电极120cg和第四栅电极120dg。第一栅极电介质层120al、第二栅极电介质层120bl、第三栅极电介质层120cl和第四栅极电介质层120dl中的每一个可以包括例如氧化硅层、氮化硅层、氮氧化硅层或它们的组合。第一栅电极120ag、第二栅电极120bg、第三栅电极120cg和第四栅电极120dg中的每一个可以包括例如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)或它们的组合。
在衬底101中，隔离区域160可以在装置隔离层150下方。隔离区域160可以掺杂有第三杂质。第三杂质可以包括例如p型杂质，诸如硼(B)。隔离区域160可将第一源极区域Sa、第二源极区域Sb、第三源极区域Sc和第四源极区域Sd彼此电隔离。
隔离区域160可以包括围绕有源区域110的第一隔离区域160_1以及在第二方向上从第一隔离区域160_1朝向中心有源区域110_1延伸(例如，向内地延伸)的第一延伸隔离区域160_2a和第二延伸隔离区域160_2b。第一延伸隔离区域160_2a和第二延伸隔离区域160_2b可相对于虚拟线S-S'彼此对称。在实施方式中，第一延伸隔离区域160_2a可以在第二方向上延伸并且可以在第一接触件130a和第二接触件130b之间通过，并且第二延伸隔离区域160_2b可以在第二方向上延伸并且可以在第三接触件130c和第四接触件130d之间通过。在实施方式中，第一延伸隔离区域160_2a可以将第一接触件130a与第二接触件130b电隔离，并且第二延伸隔离区域160_2b可以将第三接触件130c与第四接触件130d电隔离。在实施方式中，如图4所示，第一延伸隔离区域160_2a可以在第二方向上延伸以位于第一栅极结构120a和第二栅极结构120b之间(例如，至少部分地位于第一栅极结构120a和第二栅极结构120b之间)，并且第二延伸隔离区域160_2b可以在第二方向上延伸以位于第三栅极结构120c和第四栅极结构120d之间(例如，至少部分地位于第三栅极结构120c和第四栅极结构120d之间)。在实施方式中，第一延伸隔离区域160_2a和第二延伸隔离区域160_2b可以延伸得更多或延伸得更少。
根据实施例的半导体装置100可以包括具有H形形状的有源区域110和在有源区域110上的第一栅极结构至第四栅极结构120a、120b、120c和120d。在实施方式中，有源区域110以及第一栅极结构至第四栅极结构120a、120b、120c和120d可构成第一传输晶体管至第四传输晶体管PTR1、PTR2、PTR3和PTR4，并且可共享有源区域110的一个漏极区域。在实施方式中，当与由有源区域和有源区域上的两个栅极结构构成并且包括共享有源区域的一个漏极区域的两个传输晶体管的其它半导体装置相比时，第一传输晶体管至第四传输晶体管PTR1、PTR2、PTR3和PTR4的面积可减小。另外，与其它半导体装置相比，在根据实施例的半导体装置100中，相邻的漏极接触件140之间的距离或者漏极接触件140与第一栅极结构至第四栅极结构120a、120b、120c和120d中的相邻的一个栅极结构之间的距离可以增加，使得可以很好地实现相邻的漏极接触件140之间的电隔离或者漏极接触件140与第一栅极结构至第四栅极结构120a、120b、120c和120d中的相邻的一个栅极结构之间的电隔离。因此，可以提高根据实施例的半导体装置100的性能和可靠性。
图6A和图6B是示出根据实施例的半导体装置100a和100b的布局图。因为图6A的半导体装置100a和图6B的半导体装置100b中的每一个的组件与参照图4、图5A和图5B描述的半导体装置100的组件类似，所以下文主要描述不同之处。
参照图6A，半导体装置100a可以包括衬底101和第一栅极结构至第四栅极结构120a、120b、120c和120d。半导体装置100a可以在参照图3描述的外围电路结构PS中或在参照图3描述的外围电路结构PS上。
可以在衬底101上通过装置隔离层150限定有源区域110。有源区域110可以包括中心有源区域110_1a以及第一延伸有源区域110_2a、第二延伸有源区域110_2b、第三延伸有源区域110_2c和第四延伸有源区域110_2d。
在实施方式中，装置隔离层150可以包括第一装置隔离层150_1以及在第一方向上从第一装置隔离层150_1延伸(例如，向内地延伸)穿过中心有源区域110_1a的一部分的第一延伸装置隔离层150_2a和第二延伸装置隔离层150_2b。第一延伸装置隔离层150_2a可以将第一栅极结构120a与第三栅极结构120c电隔离，并且第二延伸装置隔离层150_2b可以将第二栅极结构120b与第四栅极结构120d电隔离。因此，可以改善或减少第一栅极结构120a和第三栅极结构120c之间的耦合现象以及第二栅极结构120b和第四栅极结构120d之间的耦合现象。
参照图6B，半导体装置100b可包括衬底101以及第一栅极结构至第四栅极结构120a1、120b1、120c1和120d1。半导体装置100b可布置在参照图3描述的外围电路结构PS中。
在实施方式中，第一栅极结构至第四栅极结构120a1、120b1、120c1和120d1中的每一个可以独立地具有例如矩形形状、L形形状或Z形形状。在实施方式中，如图6B所示，第一栅极结构120a1和第三栅极结构120c1可具有L形形状或旋转的L形形状，第二栅极结构120b1可具有矩形形状，并且第四栅极结构120d1可具有Z形形状。根据第一栅极结构至第四栅极结构120a1、120b1、120c1和120d1中的每一个的形状，第一栅极结构至第四栅极结构120a1、120b1、120c1和120d1中的每一个的栅极长度可以变化。在实施方式中，通过改变第一栅极结构至第四栅极结构120a1、120b1、120c1和120d1中的每一个的形状，可调整第一栅极结构至第四栅极结构120a1、120b1、120c1和120d1中的每一个的栅极长度，以帮助减少或防止泄漏电流并改善半导体装置100b的性能。
图7A是示出根据实施例的半导体装置200的布局图。因为图7A的半导体装置200的组件类似于参照图4、图5A和图5B描述的半导体装置100的组件，所以在下文中主要描述不同之处。
参照图7A，半导体装置200可以包括衬底201和第一栅极结构至第四栅极结构220a、220b、220c和220d。半导体装置200可以在参照图3描述的外围电路结构PS中或在参照图3描述的外围电路结构PS上。
可以在衬底201上通过装置隔离层250限定有源区域210。第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4可被配置在有源区域210上。
有源区域210可以包括中心有源区域210_1、第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d、以及第一突出有源区域210_3a、第二突出有源区域210_3b、第三突出有源区域210_3c和第四突出有源区域210_3d。在实施方式中，中心有源区域210_1、第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d以及第一突出有源区域210_3a、第二突出有源区域210_3b、第三突出有源区域210_3c和第四突出有源区域210_3d(例如，有源区域210)可具有H形形状。
中心有源区域210_1可以在第一方向(X方向)上延伸。漏极区域可以位于中心有源区域210_1的上部中。漏极区域可以与参照图4、图5A和图5B描述的漏极区域D基本上相同或相似。漏极区域D可以连接到漏极接触件240。在实施方式中，漏极接触件240可以在X-Y平面上与第一栅极结构至第四栅极结构220a、220b、220c和220d成倾斜方向。
第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d可以在垂直于第一方向的第二方向(Y方向)上从中心有源区域210_1延伸。
第一源极区域、第二源极区域、第三源极区域和第四源极区域中的每一个可以位于第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d中的每一个的上部中。第一源极区域、第二源极区域、第三源极区域和第四源极区域可以与参照图4、图5A和图5B描述的第一源极区域Sa、第二源极区域Sb、第三源极区域Sc和第四源极区域Sd基本上相同或相似。第一源极区域、第二源极区域、第三源极区域和第四源极区域可分别连接到第一接触件230a、第二接触件230b、第三接触件230c和第四接触件230d。
第一突出有源区域210_3a、第二突出有源区域210_3b、第三突出有源区域210_3c和第四突出有源区域210_3d可以在第一方向上分别从第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d突出(例如，向内地突出)。第一突出有源区域210_3a、第二突出有源区域210_3b、第三突出有源区域210_3c和第四突出有源区域210_3d可以沿第一方向突出以在X-Y平面上与第一栅极结构220a、第二栅极结构220b、第三栅极结构220c和第四栅极结构220d交叉。在实施方式中，第一突出有源区域210_3a、第二突出有源区域210_3b、第三突出有源区域210_3c和第四突出有源区域210_3d的部分可以在第一方向上与第一栅极结构220a、第二栅极结构220b、第三栅极结构220c和第四栅极结构220d的部分重叠。在实施方式中，第一栅极结构220a、第二栅极结构220b、第三栅极结构220c和第四栅极结构220d中的每一个的栅极长度可以增加，从而有助于减小或防止泄漏电流。
第一栅极结构220a、第二栅极结构220b、第三栅极结构220c和第四栅极结构220d可以在衬底201上并且彼此间隔开。第一栅极结构220a、第二栅极结构220b、第三栅极结构220c和第四栅极结构220d的构造可以与参照图4、图5A和图5B描述的第一栅极结构120a、第二栅极结构120b、第三栅极结构120c和第四栅极结构120d的构造基本上相同或相似。第一沟道区域、第二沟道区域、第三沟道区域和第四沟道区域中的每一个可以位于第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d中的每一个的在垂直于第一方向和第二方向的第三方向(Z方向)上与第一栅极结构220a、第二栅极结构220b、第三栅极结构220c和第四栅极结构220d中的每一个重叠的上部中。第一沟道区域、第二沟道区域、第三沟道区域和第四沟道区域可与参照图4、图5A和图5B描述的第一沟道区域CHa、第二沟道区域CHb、第三沟道区域CHc和第四沟道区域CHd基本上相同或相似。
第一栅极结构220a可与第一源极区域和漏极区域一起构成第一传输晶体管PTR1。第二栅极结构220b可与第二源极区域和漏极区域一起构成第二传输晶体管PTR2。第三栅极结构220c可与第三源极区域和漏极区域一起构成第三传输晶体管PTR3。第四栅极结构220d可与第四源极区域和漏极区域一起构成第四传输晶体管PTR4。在实施方式中，如上所述，第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4可共享漏极区域。
在衬底201中，隔离区域260可以在装置隔离层250下方。隔离区域260可以包括围绕有源区域210的第一隔离区域260_1以及在第二方向上从第一隔离区域260_1朝向中心有源区域210_1延伸的第一延伸隔离区域260_2a和第二延伸隔离区域260_2b。在实施方式中，第一延伸隔离区域260_2a和第二延伸隔离区域260_2b中的每一个可以具有T形形状。在实施方式中，第一延伸隔离区域260_2a可以具有T形形状旋转180度的形状，并且第二延伸隔离区域260_2b可以具有T形形状。
图7B和图7C是示出根据实施例的半导体装置200a和200b的布局图。因为图7B的半导体装置200a和图7C的半导体装置200b中的每一个的组件与参照图7A描述的半导体装置200的组件类似，所以在下文中主要描述不同之处。
参照图7B，半导体装置200a可以包括衬底201和第一栅极结构至第四栅极结构220a、220b、220c和220d。半导体装置200a可以在参照图3描述的外围电路结构PS中或参照图3描述的外围电路结构PS上。
可在衬底201上通过装置隔离层250限定有源区域210。有源区域210可以包括中心有源区域210_1a、第一延伸有源区域210_2a、第二延伸有源区域210_2b、第三延伸有源区域210_2c和第四延伸有源区域210_2d以及第一突出有源区域210_3a、第二突出有源区域210_3b、第三突出有源区域210_3c和第四突出有源区域210_3d。
在实施方式中，装置隔离层250可以包括第一装置隔离层250_1以及在第一方向上从第一装置隔离层250_1延伸穿过中心有源区域210_1a的一部分的第一延伸装置隔离层250_2a和第二延伸装置隔离层250_2b。第一延伸装置隔离层250_2a可以将第一栅极结构220a与第三栅极结构220c电隔离，并且第二延伸装置隔离层250_2b可以将第二栅极结构220b与第四栅极结构220d电隔离。
参照图7C，半导体装置200b可以包括衬底201和第一栅极结构至第四栅极结构220a1、220b1、220c1和220d1。半导体装置200b可以在参照图3描述的外围电路结构PS中或参照图3描述的外围电路结构PS上。
在实施方式中，第一栅极结构至第四栅极结构220a1、220b1、220c1和220d1中的每一个可以独立地具有例如矩形形状、L形形状或Z形形状。在实施方式中，如图7C所示，第一栅极结构220a1、第二栅极结构220b1和第三栅极结构220c1可具有L形形状或L形形状的镜像，并且第四栅极结构120d1可具有Z形形状。
图8A是示出根据实施例的半导体装置300的截面图。
参照图8A，半导体装置300可以包括在竖直方向(Z方向)上彼此重叠的单元阵列结构CS和外围电路结构PS。单元阵列结构CS可以包括存储器单元区域MEC以及在第一水平方向(X方向)上位于存储器单元区域MEC的一侧上的连接区域CON。
在实施方式中，半导体装置300可以具有芯片到芯片(C2C)结构。可以通过在第一晶圆上形成单元阵列结构CS、在不同于第一晶圆的第二晶圆上形成外围电路结构PS、并且之后通过接合方法将单元阵列结构CS连接到外围电路结构PS，来获得C2C结构。在实施方式中，在接合方法中，单元阵列结构CS的多个第一接合焊盘BP1可分别接合至外围电路结构PS的多个第二接合焊盘BP2以电连接到外围电路结构PS的多个第二接合焊盘BP2。在实施方式中，多个第一接合焊盘BP1和多个第二接合焊盘BP2可包括铜(Cu)，并且接合方法可包括Cu-Cu接合方法。在实施方式中，多个第一接合焊盘BP1和多个第二接合焊盘BP2可包括Al或钨(W)。
外围电路结构PS可包括衬底50、衬底50上的多个外围电路晶体管60TR、以及多个外围电路布线结构70。
衬底50可以包括半导体衬底。在实施方式中，衬底50可以包括Si、Ge或SiGe。可以通过装置隔离层52在衬底50中限定有源区域AC，并且多个外围电路晶体管60TR可位于有源区域AC上。多个外围电路晶体管60TR中的每一个可以包括外围电路栅极60G和在外围电路栅极60G的两侧上在衬底50的部分中的源极/漏极区域62。在实施方式中，多个外围电路晶体管60TR可包括上面关于在参照图4至图7C的半导体装置100、100a、100b、200a、200b和200中包括的第一传输晶体管PTR1、第二传输晶体管PTR2、第三传输晶体管PTR3和第四传输晶体管PTR4描述的结构。
多个外围电路布线结构70可分别包括多个外围电路接触件72和多个外围电路布线层74。多个外围电路布线层74中的至少一些可以电连接到多个外围电路晶体管60TR。多个外围电路接触件72可以将多个外围电路晶体管60TR中的一些互连到多个外围电路布线层74。外围电路结构PS中包括的多个外围电路晶体管60TR和多个外围电路布线结构70可以被层间绝缘层80覆盖。层间绝缘层80可以包括氧化硅层、氮化硅层、SiON层、SiOCN层或它们的组合。
多个第二接合焊盘BP2可以在层间绝缘层80上。多个第二接合焊盘BP2可以分别通过多个第二接合穿通件90连接到多个外围电路布线结构70。在实施方式中，多个第二接合焊盘BP2的顶表面可与层间绝缘层80的顶表面共面。多个第二接合焊盘BP2可包括导电材料，该导电材料包括Cu、金(Au)、Ag、Al、W、Ti、Ta或它们的组合。
单元阵列结构CS可以包括单元堆叠结构GS。单元堆叠结构GS可以包括在竖直方向上交替地布置的多个栅电极321和多个绝缘层323。多个栅电极321可包括例如W、镍(Ni)、钴(Co)、Ta、氮化钨、氮化钛、氮化钽或它们的组合。多个绝缘层323可以包括氧化硅、氮化硅或氮氧化硅。多个栅电极321可以对应于构成存储器单元串MS(参照图2)的地选择线GSL、字线WL和至少一条串选择线SSL。在实施方式中，在图8A中，最上面的栅电极321可用作地选择线GSL，最下面的两个栅电极321可用作串选择线SSL，并且其余的栅电极321可用作字线WL。在实施方式中，可提供其中地选择晶体管GST、串选择晶体管SST以及在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn彼此串联连接的存储器单元串MS。
单元堆叠结构GS可在连接区域CON上延伸，以随着远离衬底310在第一水平方向(X方向)上具有更短的长度。在实施方式中，单元堆叠结构GS可以具有阶梯形状。
单元堆叠结构GS可以被覆盖绝缘层330覆盖。覆盖绝缘层330可以包括氧化硅层、氮化硅层或它们的组合。
多个沟道结构CHS可以沿竖直方向在存储器单元区域MEC上延伸并穿过单元堆叠结构GS。多个沟道结构CHS可以以预定的间隔彼此间隔开。多个沟道结构CHS可以以之字形图案或交错图案布置。在实施方式中，多个沟道结构CHS可以延伸到衬底310的内部(例如，延伸到衬底310中)。在实施方式中，多个沟道结构CHS可以接触衬底310的底表面。
多个沟道结构CHS中的每一个可以在沟道孔中。多个沟道结构CHS中的每一个可以包括栅极绝缘层、沟道层、掩埋绝缘层和导电插塞。
栅极绝缘层和沟道层可以顺序地布置在沟道孔的侧壁上。填充沟道孔的剩余空间的掩埋绝缘层可以布置在沟道层上。导电插塞可以接触沟道层以阻挡沟道孔的入口。
多个沟道结构CHS可以接触其底表面上的多个位线接触件BLC。多个位线接触件BLC可以在竖直方向上延伸穿过第一绝缘层340，并且可以通过第一绝缘层340彼此绝缘。多个位线接触件BLC可以分别接触其底表面上的多条位线BL。多条位线BL可以在竖直方向上延伸穿过第二绝缘层350，并且可以通过第二绝缘层350彼此绝缘。多个沟道结构CHS中的每一个可以通过多个位线接触件BLC中的每一个连接到多条位线BL中的一条相应的位线BL。
多个接触结构CNT可以沿竖直方向在连接区域CON上延伸穿过覆盖绝缘层330和第一绝缘层340。多个接触结构CNT可以分别接触其底表面上的多个布线层ML。多个布线层ML可以在竖直方向上延伸穿过第二绝缘层350，并且可以通过第二绝缘层350彼此绝缘。多个布线层ML可以分别接触其底表面上的多个第一接合穿通件362。多个第一接合穿通件362可以在竖直方向上延伸穿过层间绝缘层360，并且可以通过层间绝缘层360彼此绝缘。多个第一接合穿通件362可以分别接触其底表面上的多个第一接合焊盘BP1。
图8B是示出根据实施例的半导体装置400的截面图。因为图8B的半导体装置400的组件类似于参照图8A描述的半导体装置300的组件，所以在下文中主要描述不同之处。
参照图8B，半导体装置400可以包括单元阵列结构CS和外围电路结构PS。
半导体装置400的外围电路结构PS可以与参照图8A描述的半导体装置300的外围电路结构PS基本上相同或相似。
单元阵列结构CS可包括单元堆叠结构GS和位于单元堆叠结构GS与外围电路结构PS之间的单元衬底410。在实施方式中，单元衬底410可包括半导体材料，例如多晶硅。
单元堆叠结构GS可以在单元衬底410上。单元堆叠结构GS可以包括在竖直方向上交替地布置的多个栅电极421和多个绝缘层423。单元堆叠结构GS可在连接区域CON上延伸，以随着远离单元衬底410在第一水平方向(X方向)上具有减小的长度。在实施方式中，单元堆叠结构GS可以具有阶梯形状。单元堆叠结构GS可以被覆盖绝缘层430覆盖。
多个沟道结构CHS可以沿竖直方向在存储器单元区域MEC上延伸穿过单元堆叠结构GS。多个沟道结构CHS的配置可以与参照图8A描述的多个沟道结构CHS的配置基本上相同或相似。
在实施方式中，多个沟道结构CHS可以延伸到单元衬底410的内部。在实施方式中，多个沟道结构CHS可以接触单元衬底410的底表面。
多个沟道结构CHS可以分别接触其顶表面上的多个位线接触件BLC。多个位线接触件BLC可以在竖直方向上延伸穿过第一绝缘层440，并且可以通过第一绝缘层440彼此绝缘。多个位线接触件BLC可以接触其顶表面上的多条位线BL。多条位线BL可以在竖直方向上延伸穿过第二绝缘层450，并且可以通过第二绝缘层450彼此绝缘。多个沟道结构CHS中的每一个可以通过多个位线接触件BLC中的每一个连接到多条位线BL中的一条相应的位线BL。
多个接触结构CNT可以沿竖直方向在连接区域CON上延伸穿过覆盖绝缘层430和第一绝缘层440。多个接触结构CNT可以接触其顶表面上的多个布线层ML。多个布线层ML可以在竖直方向上延伸穿过第二绝缘层450，并且可以通过第二绝缘层450彼此绝缘。
图9是示意性地示出根据实施例的包括半导体装置的电子系统1000的示图。
参照图9，根据实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以包括包含一个或多个半导体装置1100的存储装置或者包含存储装置的电子装置。在实施方式中，电子系统1000可以包括包含至少一个半导体装置1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
半导体装置1100可以包括非易失性存储器装置。在实施方式中，半导体装置1100可包括NAND闪速存储器装置，NAND闪速存储器装置包括上面参照图4至图8B针对半导体装置100、100a、100b、200、200a、200b、300和400描述的结构。半导体装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在实施方式中，第一结构1100F可以与第二结构1100S相邻。第一结构1100F可以包括外围电路结构，外围电路结构包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100S可包括存储器单元结构，存储器单元结构包括位线BL、共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及位线BL与共源极线CSL之间的多个存储器单元串CSTR。
在第二结构1100S中，多个存储器单元串CSTR中的每一个可以包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例而变化。
在实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可以分别包括下晶体管LT1和LT2的栅电极。多条字线WL可以包括多个存储器单元晶体管MCT的栅电极，并且第一栅极上线UL1和第二栅极上线UL2可以包括上晶体管UT1和UT2的栅电极。
共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、多条字线WL以及第一栅极上线UL1和第二栅极上线UL2可通过从第一结构1100F延伸到第二结构1100S的多条第一连接导线电连接到解码器电路1110。多条位线BL可以通过从第一结构1100F延伸到第二结构1100S的多条第二连接导线电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
半导体装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接导线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在实施方式中，电子系统1000可包括多个半导体装置1100。在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件进行操作，并且可以控制NAND控制器1220访问多个半导体装置1100。NAND控制器1220可以包括处理与多个半导体装置1100的通信的NAND接口1221。通过NAND接口1221，可以传送用于控制多个半导体装置1100的控制命令、要存储在多个半导体装置1100的多个存储器单元晶体管MCT中的数据、以及从多个半导体装置1100的多个存储器单元晶体管MCT读取的数据。主机接口1230可提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可响应于控制命令来控制多个半导体装置1100。
图10是示意性地示出根据实施例的包括半导体装置的电子系统2000的立体图。
参照图10，根据实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、至少一个半导体封装件2003、以及动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以通过形成在主衬底2001上的多个布线图案2005连接到控制器2002。
主衬底2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而变化。在实施方式中，电子系统2000可以根据接口(诸如USB、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-Py)中的一个与外部主机通信。在实施方式中，可以通过经连接器2006从外部主机供应的电力来操作电子系统2000。电子系统2000还可以包括将从外部主机供应的电力分配到控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以将数据存储在半导体封装件2003中，或者可以从半导体封装件2003读取数据，并且可以提高电子系统2000的操作速度。
DRAM 2004可以包括用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM 2004可以作为一种高速缓存存储器来进行操作，并且可以在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当电子系统2000包括DRAM 2004时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此分开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括包含多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、封装件衬底2100上的多个半导体芯片2200、多个半导体芯片2200中的每一个的底表面上的粘合层2300、将多个半导体芯片2200电连接到封装件衬底2100的连接结构2400、以及在封装件衬底2100上覆盖多个半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可以包括包含多个封装件上焊盘2130的印刷电路板(PCB)。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图9的输入/输出焊盘1101。多个半导体芯片2200中的每一个可包括多个栅极堆叠件3210和多个沟道结构3220。多个半导体芯片2200中的每一个可以包括上面参照图4至图8B针对半导体装置100、100a、100b、200、200a、200b、300和400描述的结构。
在实施方式中，连接结构2400可以包括将输入/输出焊盘2210电连接到多个封装件上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装件衬底2100的多个封装件上焊盘2130。在实施方式中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而非接合线方法中的连接结构2400彼此电连接。
在实施方式中，控制器2002和多个半导体芯片2200可以被包括在一个封装件中。在实施方式中，控制器2002和多个半导体芯片2200可以安装在与主衬底2001不同的单独的插入器衬底上，并且控制器2002可以通过形成在插入器衬底上的布线连接到多个半导体芯片2200。
图11是示意性地示出根据实施例的半导体封装件2003的截面图。图11更详细地示出沿图10的线II-II'截取的构造。
参照图11，在半导体封装件2003中，半导体芯片2200b中的每一个可包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及通过晶圆接合在第一结构4100上接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区域，外围电路区域包括外围导线4110和第一接合结构4150。第二结构4200可包括共源极线4205、位于共源极线4205与第一结构4100之间的栅极堆叠结构4210、穿过栅极堆叠结构4210的存储器沟道结构4220、以及电连接到存储器沟道结构4220和栅极堆叠结构4210的字线WL(参照图9)的第二接合结构4250。在实施方式中，第二接合结构4250可以通过电连接至存储器沟道结构4220的位线4240和电连接至字线WL(参照图9)的栅极连接导线电连接至存储器沟道结构4220和字线WL(参照图9)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时接合。第一接合结构4150和第二接合结构4250的接合部分可以包括例如Cu。
半导体芯片2200b中的每一个还可包括电连接到第一结构4100的外围导线4110的输入/输出焊盘2210(参照图10)。
在实施方式中，参照图10，半导体芯片2200可以通过接合线形式的连接结构2400电连接到图11的半导体芯片2200b。在实施方式中，在一个半导体封装件中的半导体芯片(诸如图10的半导体芯片2200和图11的半导体芯片2200b)可以通过包括TSV的连接结构彼此电连接。
一个或多个实施例可以提供包括非易失性竖直存储器装置的半导体装置。
一个或多个实施例可以提供具有减小的尺寸和改善的性能和可靠性的半导体装置。
在本文中已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的含义使用和解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员自提交本申请起将清楚的，除非另外具体指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或可以与结合其它实施例描述的特征、特性和/或元件组合地使用。因此，本领域技术人员将理解的是，可以在不脱离所附权利要求中阐述的本发明的精神和范围的情况下进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，包括：
衬底，其包括：
有源区域，其包括在第一方向上延伸的中心有源区域、在垂直于所述第一方向的第二方向上从所述中心有源区域的第一边缘延伸的第一延伸有源区域、在所述第二方向上从所述中心有源区域的第二边缘延伸的第二延伸有源区域、在所述第二方向上从所述中心有源区域的第三边缘延伸的第三延伸有源区域、以及在所述第二方向上从所述中心有源区域的第四边缘延伸的第四延伸有源区域，以及
装置隔离层，其限定所述有源区域；以及
在所述有源区域上并且彼此间隔开的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，
其中：
所述中心有源区域、所述第一延伸有源区域和所述第一栅极结构构成第一传输晶体管，所述中心有源区域、所述第二延伸有源区域和所述第二栅极结构构成第二传输晶体管，所述中心有源区域、所述第三延伸有源区域和所述第三栅极结构构成第三传输晶体管，并且所述中心有源区域、所述第四延伸有源区域和所述第四栅极结构构成第四传输晶体管，
所述第一传输晶体管至所述第四传输晶体管共享所述中心有源区域上的一个漏极区域，并且
所述有源区域在平面图中具有H形形状。
2.根据权利要求1所述的半导体装置，其中，所述第一栅极结构至所述第四栅极结构中的每一个在平面图中独立地具有矩形形状或L形状。
3.根据权利要求1所述的半导体装置，还包括在所述漏极区域上的漏极接触件，其中，所述漏极接触件在平行于所述第一方向和所述第二方向的平面上，并且相对于所述第一栅极结构至所述第四栅极结构成倾斜方向。
4.根据权利要求1所述的半导体装置，其中，所述第一传输晶体管至所述第四传输晶体管各自包括高电压传输晶体管。
5.根据权利要求1所述的半导体装置，其中，所述装置隔离层包括在所述第一方向上延伸到所述中心有源区域的一部分中的延伸装置隔离层。
6.根据权利要求1所述的半导体装置，还包括在所述衬底中在所述装置隔离层下方的隔离区域，
其中，所述隔离区域包括：
第一隔离区域，其围绕所述有源区域，以及
第一延伸隔离区域和第二延伸隔离区域，所述第一延伸隔离区域和所述第二延伸隔离区域在所述第二方向上从所述第一隔离区域朝向所述中心有源区域延伸，并且在所述第二方向上彼此间隔开。
7.根据权利要求6所述的半导体装置，还包括在所述第一延伸有源区域上的第一接触件、在所述第二延伸有源区域上的第二接触件、在所述第三延伸有源区域上的第三接触件、以及在所述第四延伸有源区域上的第四接触件，
其中：
所述第一延伸隔离区域位于所述第一接触件和所述第二接触件之间，并且
所述第二延伸隔离区域位于所述第三接触件和所述第四接触件之间。
8.根据权利要求1所述的半导体装置，其中，所述有源区域还包括：
第一突出有源区域，其从所述第一延伸有源区域沿所述第一方向突出，
第二突出有源区域，其从所述第二延伸有源区域沿所述第一方向突出，
第三突出有源区域，其从所述第三延伸有源区域沿所述第一方向突出，以及
第四突出有源区域，其从所述第四延伸有源区域沿所述第一方向突出。
9.根据权利要求8所述的半导体装置，其中，所述第一突出有源区域至所述第四突出有源区域中的至少一个在所述第一方向上与所述第一栅极结构至所述第四栅极结构中的至少一个重叠。
10.根据权利要求8所述的半导体装置，还包括在所述衬底中在所述装置隔离层下方的隔离区域，
其中，所述隔离区域包括：
第一隔离区域，其围绕所述有源区域，
第一延伸隔离区域和第二延伸隔离区域，所述第一延伸隔离区域和所述第二延伸隔离区域在所述第二方向上从所述第一隔离区域朝向所述中心有源区域延伸，并且
所述第一延伸隔离区域和所述第二延伸隔离区域在平面图中各自具有T形形状。
11.一种半导体装置，包括：
外围电路结构；以及
单元阵列结构，其在竖直方向上与所述外围电路结构重叠，并且包括第一存储器单元块、第二存储器单元块、第三存储器单元块和第四存储器单元块，
其中：
所述外围电路结构包括：
衬底，其包括：
有源区域，其包括在第一方向上延伸的中心有源区域、在垂直于所述第一方向的第二方向上从所述中心有源区域的第一边缘延伸的第一延伸有源区域、在所述第二方向上从所述中心有源区域的第二边缘延伸的第二延伸有源区域、在所述第二方向上从所述中心有源区域的第三边缘延伸的第三延伸有源区域、以及在所述第二方向上从所述中心有源区域的第四边缘延伸的第四延伸有源区域，以及
装置隔离层，其限定所述有源区域；以及
在所述有源区域上并且彼此间隔开的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，
所述中心有源区域、所述第一延伸有源区域和所述第一栅极结构构成第一传输晶体管，所述中心有源区域、所述第二延伸有源区域和所述第二栅极结构构成第二传输晶体管，所述中心有源区域、所述第三延伸有源区域和所述第三栅极结构构成第三传输晶体管，并且所述中心有源区域、所述第四延伸有源区域和所述第四栅极结构构成第四传输晶体管，
所述第一传输晶体管至所述第四传输晶体管共享所述中心有源区域上的一个漏极区域，并且
所述有源区域在平面图中具有H形形状。
12.根据权利要求11所述的半导体装置，其中：
所述单元阵列结构还包括多个第一接合焊盘，
所述外围电路结构还包括多个第二接合焊盘，并且
所述多个第一接合焊盘接合到所述多个第二接合焊盘。
13.根据权利要求11所述的半导体装置，其中：
所述单元阵列结构包括单元堆叠结构和单元衬底，并且
所述单元衬底位于所述单元堆叠结构与所述外围电路结构之间。
14.根据权利要求11所述的半导体装置，其中，所述第一传输晶体管至所述第四传输晶体管中的一个被配置为基于块选择信号将操作电压传送给所述第一存储器单元块至所述第四存储器单元块中的与所述第一传输晶体管至所述第四传输晶体管中的所述一个相对应的一个。
15.根据权利要求11所述的半导体装置，其中，所述第一栅极结构至所述第四栅极结构中的每一个在平面图中独立地具有矩形形状或L形形状。
16.根据权利要求11所述的半导体装置，其中，所述有源区域还包括：
第一突出有源区域，其从所述第一延伸有源区域沿所述第一方向突出，
第二突出有源区域，其从所述第二延伸有源区域沿所述第一方向突出，
第三突出有源区域，其从所述第三延伸有源区域沿所述第一方向突出，以及
第四突出有源区域，其从所述第四延伸有源区域沿所述第一方向突出。
17.根据权利要求11所述的半导体装置，还包括在所述漏极区域上的漏极接触件，其中，所述漏极接触件在平行于所述第一方向和所述第二方向的平面上，并且相对于所述第一栅极结构至所述第四栅极结构成倾斜方向。
18.根据权利要求11所述的半导体装置，还包括在所述衬底中在所述装置隔离层下方的隔离区域，
其中，所述隔离区域包括：
第一隔离区域，其围绕所述有源区域，以及
第一延伸隔离区域和第二延伸隔离区域，所述第一延伸隔离区域和所述第二延伸隔离区域在所述第二方向上从所述第一隔离区域朝向所述中心有源区域延伸，并且在所述第二方向上彼此间隔开。
19.一种电子系统，包括：
主衬底；
半导体装置，其在所述主衬底上；以及
控制器，其在所述主衬底上电连接至所述半导体装置，
其中，所述半导体装置包括：
衬底，其包括：
有源区域，其包括在第一方向上延伸的中心有源区域、在垂直于所述第一方向的第二方向上从所述中心有源区域的第一边缘延伸的第一延伸有源区域、在所述第二方向上从所述中心有源区域的第二边缘延伸的第二延伸有源区域、在所述第二方向上从所述中心有源区域的第三边缘延伸的第三延伸有源区域、以及在所述第二方向上从所述中心有源区域的第四边缘延伸的第四延伸有源区域，以及
装置隔离层，其限定所述有源区域；以及
在所述有源区域上并且彼此间隔开的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，
其中：
所述中心有源区域、所述第一延伸有源区域和所述第一栅极结构构成第一传输晶体管，所述中心有源区域、所述第二延伸有源区域和所述第二栅极结构构成第二传输晶体管，所述中心有源区域、所述第三延伸有源区域和所述第三栅极结构构成第三传输晶体管，并且所述中心有源区域、所述第四延伸有源区域和所述第四栅极结构构成第四传输晶体管，
所述第一传输晶体管至所述第四传输晶体管共享所述中心有源区域上的一个漏极区域，并且
所述有源区域在平面图中具有H形形状。
20.根据权利要求19所述的电子系统，其中：
所述主衬底还包括布线图案，所述布线图案将所述半导体装置电连接到所述控制器，并且
所述有源区域还包括：
第一突出有源区域，其从所述第一延伸有源区域沿所述第一方向突出，
第二突出有源区域，其从所述第二延伸有源区域沿所述第一方向突出，
第三突出有源区域，其从所述第三延伸有源区域沿所述第一方向突出，以及
第四突出有源区域，其从所述第四延伸有源区域沿所述第一方向突出。
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