CN114067857A - 半导体存储器装置和半导体存储器装置的制造方法 - Google Patents

半导体存储器装置和半导体存储器装置的制造方法 Download PDF

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Abstract

本申请公开了半导体存储器装置和半导体存储器装置的制造方法。一种半导体装置包括：在第一方向以及与第一方向交叉的第二方向上延伸的基板；设置在基板的一侧的多个输入/输出焊盘；在第一方向上与输入/输出焊盘相邻的第一电路；第二电路，其被设置为比第一电路在第一方向上与输入/输出焊盘间隔开更远；与第一电路交叠的第一存储器单元阵列；与第二电路交叠的第二存储器单元阵列；与第一存储器单元阵列交叠并且在第二方向上彼此间隔开的多个第一金属源极图案；以及与第二存储器单元阵列交叠并且在第二方向上宽度比各个第一金属源极图案的宽度宽的第二金属源极图案。

Description

半导体存储器装置和半导体存储器装置的制造方法
技术领域
本公开总体上可涉及半导体存储器装置和半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置包括三维布置的存储器单元，以使得基板的每单位面积存储器单元所占据的面积可减小。
在三维半导体存储器装置中，由于各种原因，用于控制存储器单元的操作的线的布置自由度可能受到限制。
发明内容
在本公开的实施方式中，一种半导体存储器装置包括：在第一方向以及与第一方向交叉的第二方向上延伸的基板；设置在基板的一侧的多个输入/输出焊盘；在第一方向上与输入/输出焊盘相邻的第一电路；第二电路，其被设置为在第一方向上比第一电路与输入/输出焊盘间隔开更远；与第一电路交叠的第一存储器单元阵列；与第二电路交叠的第二存储器单元阵列；与第一存储器单元阵列交叠的多个第一金属源极图案，其中，多个第一金属源极图案在第二方向上彼此间隔开；以及与第二存储器单元阵列交叠的第二金属源极图案，其中，在第二方向上，第二金属源极图案的宽度比各个第一金属源极图案的宽度宽。
在本公开的实施方式中，一种半导体存储器装置包括：位线；与位线交叠的公共源极线；栅极层叠结构，其包括在位线与公共源极线之间交替地层叠的多个层间绝缘层和多个导电图案；沟道结构，该沟道结构穿透栅极层叠结构，其中，该沟道结构延伸以与公共源极线直接接触；以及存储器图案，该存储器图案设置在沟道结构与栅极层叠结构之间，其中，公共源极线包括电阻率低于硅的电阻率并且与沟道结构直接接触的导电材料。
在本公开的实施方式中，一种制造半导体存储器装置的方法包括以下步骤：在牺牲基板上形成存储器单元阵列，其中，该存储器单元阵列包括在牺牲基板上交替地层叠的多个层间绝缘层和多个导电图案、穿透层间绝缘层和导电图案的沟道结构以及沿着沟道结构的表面延伸的存储器层；去除牺牲基板以暴露存储器层；去除存储器层的一部分以暴露沟道结构的第一端部；以及在450℃或更低的温度下形成公共源极线，其中，该公共源极线与沟道结构的第一端部直接接触并且延伸以与存储器单元阵列交叠。
附图说明
现在将参照附图更充分地描述示例实施方式；然而，其可按不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员将成为可能。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。贯穿附图，相似的标号表示相似的元件。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2示出根据本公开的实施方式的被第一存储器单元阵列和第二存储器单元阵列交叠的基板。
图3是示出根据本公开的实施方式的单元串的电路图。
图4是示出根据本公开的实施方式的存储器单元阵列的立体图。
图5示出根据本公开的实施方式的上线层的布局。
图6A是沿着图5所示的线A-A’截取的半导体存储器装置的截面图，图6B是沿着图5所示的线B-B’截取的半导体存储器装置的截面图。
图7示出根据本公开的实施方式的沟道层和存储器图案的放大横截面。
图8A和图8B示出根据本公开的实施方式的电路组的布置方式。
图9是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图10A至图10D是示出图9所示的步骤ST1的实施方式的截面图。
图11A和图11B是示出图9所示的步骤ST11和ST13的实施方式的截面图。
图12A和图12B是示出图9所示的步骤ST15的实施方式的截面图。
图13是示出图9所示的步骤ST17和ST19的实施方式的截面图。
图14是示出根据本公开的实施方式的存储器系统的配置的框图。
图15是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文中所阐述的特定实施方式。
以下，术语“第一”和“第二”用于将一个组件与另一组件相区分，而非用于暗示组件的序列的特定编号。术语可用于描述各种组件，但是组件不受这些术语限制。
实施方式提供了一种半导体存储器装置和半导体存储器装置的制造方法，其可改进线的布置自由度。
图1是示出根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可形成为多平面结构，其包括各自的操作可被同时控制的两个或更多个平面。在实施方式中，半导体存储器装置10可包括：第一存储器单元阵列50A，其被包括在第一平面中；第二存储器单元阵列50B，其被包括在第二平面中；以及电路组15，其被配置为控制第一存储器单元阵列50A和第二存储器单元阵列50B的各种操作。为了描述方便，图1举例说明了2平面结构，但是本公开不限于此。其它实施方式可包括不止两个平面。
第一存储器单元阵列50A和第二存储器单元阵列50B中的每一个可包括多个存储块。存储块可包括多个单元串。各个单元串可包括串联连接的多个存储器单元。各个存储器单元可存储一比特数据或者两比特或更多比特的多比特数据。存储器单元可以是非易失性存储器单元。在实施方式中，存储器单元可以是NAND闪存单元。
第一存储器单元阵列50A可通过多条第一局部线RL[A]、第一公共源极线CSL[A]和多条第一位线BL[A]来访问。第二存储器单元阵列50B可通过多条第二局部线RL[B]、第二公共源极线CSL[B]和多条第二位线BL[B]来访问。
电路组15可包括第一行解码器30A、第一页缓冲器40A、第二行解码器30B、第二页缓冲器40B和外围电路20。
第一存储器单元阵列50A可通过多条第一局部线RL[A]连接到第一行解码器30A，通过多条第一位线BL[A]连接到第一页缓冲器40A，并且通过第一公共源极线CSL[A]连接到外围电路20。第二存储器单元阵列50B可通过多条第二局部线RL[B]连接到第二行解码器30B，通过多条第二位线BL[B]连接到第二页40B，并且通过第二公共源极线CSL[B]连接到外围电路20。
外围电路20可从在半导体存储器装置10外部的外部装置接收命令信号CMD、地址信号ADDR和控制信号CTRL，并且与外部装置通信数据DATA。
响应于命令信号CMD、地址信号ADDR和控制信号CTRL，外围电路20可输出用于执行第一存储器单元阵列50A和第二存储器单元阵列50B的编程操作、读操作和擦除操作的各种信号。
外围电路20可包括控制逻辑，该控制逻辑响应于地址信号ADDR和命令信号CMD而输出行地址RADD、页缓冲器控制信号PB_S和列地址。外围电路20可包括操作电压发生电路，该操作电压发生电路响应于地址信号ADDR和命令信号CMD而输出操作电压Vop。外围电路20可包括列解码器，该列解码器响应于列地址而与第一页缓冲器40A和第二页缓冲器40B交换数据信号RW_D。外围电路20可包括输入/输出电路，该输入/输出电路与列解码器交换数据DATA。外围电路20可包括源极放电电路，该源极放电电路控制第一公共源极线CSL[A]和第二公共源极线CSL[B]的放电。
第一行解码器30A和第二行解码器30B中的每一个可响应于从外围电路20接收的行地址RADD而将从外围电路20生成的各种操作电压Vop传送至第一存储器单元阵列50A和第二存储器单元阵列50B。
第一页缓冲器40A和第二页缓冲器40B可响应于从外围电路20输出的页缓冲器控制信号PB_S而检测存储在第一存储器单元阵列50A和第二存储器单元阵列50B中的数据，并且将所检测的数据作为数据信号RW_D发送到外围电路20。基于从外围电路20接收的数据信号RW_D，第一页缓冲器40A和第二页缓冲器40B可将数据写到第一存储器单元阵列50A和第二存储器单元阵列50B。
第一公共源极线CSL[A]和第二公共源极线CSL[B]可在外围电路20的控制下放电，或者被施加有源极电压。
如上所述，外围电路20可包括诸如控制电路、操作电压发生电路、列解码器、输入/输出电路、源极放电电路和内部电压发生电路的多个子电路，以控制第一存储器单元阵列50A和第二存储器单元阵列50B的各种操作。子电路的布置方式可各种各样。
为了高效地使用有限的面积，第一存储器单元阵列50A和第二存储器单元阵列50B可与包括电路组15的基板交叠。
图2示出根据本公开的实施方式的被第一存储器单元阵列50A和第二存储器单元阵列50B交叠的基板SUB。图2所示的第一存储器单元阵列50A和第二存储器单元阵列50B可分别对应于参照图1描述的第一存储器单元阵列和第二存储器单元阵列。
参照图2，基板SUB可在第一方向I和第二方向II上延伸。第一方向I和第二方向II可以是交叉方向，意味着它们不平行。在实施方式中，第一方向I和第二方向II可分别对应于XYZ笛卡尔坐标系中的X轴和Y轴所面向的方向。以下，与在第一方向I和第二方向II上延伸的平面交叉的方向被定义为第三方向III。第三方向III可对应于XYZ笛卡尔坐标系中的Z轴所面向的方向。
基板SUB可包括用于参照图1描述的电路组15的n型杂质和p型杂质。基板SUB可包括焊盘区域60、第一电路区域PA1和第二电路区域PA2。
焊盘区域60可被限定在基板SUB的一侧，并且被设置为用于多个输入/输出焊盘的区域。
第一电路区域PA1可在第一方向I上与焊盘区域60相邻。第一电路区域PA1可包括第一行解码器区域DA[A]、第一外围电路区域PCA1和第一页缓冲器区域PBA[A]。第一外围电路区域PCA1和第一页缓冲器区域PBA[A]可在第一方向I上彼此相邻。第一外围电路区域PCA1可设置在焊盘区域60与第一页缓冲器区域PBA[A]之间。第一外围电路区域PCA1和第一页缓冲器区域PBA[A]中的每一个可在第二方向II上与第一行解码器区域DA[A]相邻。第一行解码器区域DA[A]可在第一方向I上延伸以面向第一外围电路区域PCA1和第一页缓冲器区域PBA[A]。
与第一电路区域PA1相比，第二电路区域PA2可在第一方向I上与焊盘区域60间隔开更远。换言之，第一电路区域PA1可设置在焊盘区域60与第二电路区域PA2之间。第二电路区域PA2可包括第二行解码器区域DA[B]、第二外围电路区域PCA2和第二页缓冲器区域PBA[B]。第二外围电路区域PCA2和第二页缓冲器区域PBA[B]可在第一方向I上彼此相邻。第二外围电路区域PCA2可设置在第一页缓冲器区域PBA[A]与第二页缓冲器区域PBA[B]之间。第二行解码器区域DA[B]可在第一方向I上与第一行解码器区域DA[A]相邻。第二行解码器区域DA[B]可在第一方向I上延伸以面向第二外围电路区域PCA2和第二页缓冲器区域PBA[B]。
第一存储器单元阵列50A可与第一电路区域PA1交叠，并且第二存储器单元阵列50B可与第二电路区域PA2交叠。第一电路区域PA1和第二电路区域PA2中的每一个的一部分不被第一存储器单元阵列50A和第二存储器单元阵列50B交叠，而是可敞开。在实施方式中，第一电路区域PA1的与焊盘区域60相邻的一侧、第一电路区域PA1的与第二电路区域PA2相邻的另一侧以及第二电路区域PA2的与第一电路区域PA1相邻的一侧可不被第一存储器单元阵列50A和第二存储器单元阵列50B交叠。
第一行解码器区域DA[A]可被设置成设置有参照图1描述的第一行解码器30A的区域，并且第二行解码器区域DA[B]可被设置成设置有参照图1描述的第二行解码器30B的区域。第一页缓冲器区域PBA[A]可被设置成设置有参照图1描述的第一页缓冲器40A的区域，并且第二页缓冲器区域PBA[B]可被设置成设置有参照图1描述的第二页缓冲器40B的区域。
第一外围电路区域PCA1和第二外围电路区域PCA2可被设置成设置有图1所示的外围电路20的区域。外围电路20可包括除了图1所示的第一页缓冲器40A和第二页缓冲器40B以及第一行解码器30A和第二行解码器30B之外的子电路。子电路可分布并设置在第一外围电路区域PCA1和第二外围电路区域PCA2中。
需要高速操作并且需要电压降最小化的一些子电路可设置在第一外围电路区域PCA1中。在实施方式中，控制电路、操作电压发生电路和内部电压发生电路可设置在第一外围电路区域PCA1中。响应于参照图1描述的命令信号CMD和地址信号ADDR，控制电路可输出用于控制参照图1描述的第一行解码器30A、第二行解码器30B、第一页缓冲器40A、第二页缓冲器40B等的各种信号。操作电压发生电路可包括泵浦电路和调节器，并且可生成高电压以对第一存储器单元阵列50A和第二存储器单元阵列50B的存储器单元进行编程或擦除。内部电压发生电路可生成用于半导体存储器装置的操作的基准电压、内部电源电压和内部接地电压。
未设置在第一外围电路区域PCA1中而是保留的一些其它子电路可设置在第二外围电路区域PCA2中。在实施方式中，源极放电电路和输入/输出电路可设置在第二外围电路区域PCA2中。源极放电电路可通过图1所示的第一公共源极线CSL[A]访问到第一存储器单元阵列50A，并且可通过图1所示的第二公共源极线CSL[B]访问到第二存储器单元阵列50B。源极放电电路可包括单独地控制图1所示的第一公共源极线CSL[A]和第二公共源极线CSL[B]的晶体管。输入/输出电路可与外部装置通信数据。
子电路分布并设置的结构不限于上述实施方式，可通过考虑子电路的电特性和连接到子电路的线的布置方式而不同地设计。
图3是示出根据本公开的实施方式的单元串CS的电路图。图1和图2所示的第一存储器单元阵列50A和第二存储器单元阵列50B中的每一个可包括图3所示的单元串CS。
参照图3，单元串CS可连接在公共源极线CSL与位线BL之间。
单元串CS可通过局部线SSLa、SSLb、WL1至WLn、DSLa和DSLb控制。局部线SSLa、SSLb、WL1至WLn、DSLa和DSLb可包括一条或更多条源极选择线SSLa和SSLb、多条字线WL1至WLn以及一条或更多条漏极选择线DSLa和DSLb。单元串CS可包括多个存储器单元MC1至MCn、一个或更多个源极选择晶体管SSTa和SSTb以及一个或更多个漏极选择晶体管DSTa和DSTb。
多个存储器单元MC1至MCn可串联连接。多个存储器单元MC1至MCn的栅极可彼此间隔开以分别连接到层叠的字线WL1至WLn。
一个或更多个源极选择晶体管SSTa和SSTb可控制多个存储器单元MC1至MCn与公共源极线CSL之间的电连接。在实施方式中，单元串CS可包括设置在公共源极线CSL与多个存储器单元MC1至MCn之间的一个源极选择晶体管SSTa。然而，本公开不限于此。在实施方式中，单元串CS可包括设置在公共源极线CSL与多个存储器单元MC1至MCn之间并且彼此串联连接的两个或更多个源极选择晶体管SSTa和SSTb。源极选择晶体管SSTa和SSTb的栅极可分别连接到源极选择线SSLa和SSLb。
一个或更多个漏极选择晶体管DSTa和DSTb可控制多个存储器单元MC1至MCn与位线BL之间的电连接。在实施方式中，单元串CS可包括设置在位线BL与多个存储器单元MC1至MCn之间的一个漏极选择晶体管DSTa。然而，本公开不限于此。在实施方式中，单元串CS可包括设置在位线BL与多个存储器单元MC1至MCn之间并且彼此串联连接的两个或更多个漏极选择晶体管DSTa和DSTb。漏极选择晶体管DSTa和DSTb的栅极可分别连接到漏极选择线DSLa和DSLb。
图4是示出根据本公开的实施方式的存储器单元阵列50的立体图。图4所示的存储器单元阵列50可应用于图1和图2所示的第一存储器单元阵列50A和第二存储器单元阵列50B中的每一个。
参照图4，存储器单元阵列50可包括设置在多条位线BL与公共源极线CSL之间的栅极层叠结构GST。公共源极线CSL可在第一方向I和第二方向II上延伸以与多条位线BL交叠。多条位线BL可与包括参照图1描述的电路组15和参照图2描述的基板SUB的半导体芯片25交叠。基板SUB可被栅极层叠结构GST交叠，并且多条位线BL插置在基板SUB与栅极层叠结构GST之间。各条位线BL可在第一方向I上延伸。
各个栅极层叠结构GST可连接到构成存储块的多个单元串。各个栅极层叠结构GST可包括在第二方向II上延伸的局部线SSLa、SSLb、WL1至WLn、DSLa1、DSLa2、DSLb1和DSLb2。局部线SSLa、SSLb、WL1至WLn、DSLa1、DSLa2、DSLb1和DSLb2可包括一条或更多条源极选择线SSLa和SSLb、多条字线WL1至WLn以及一条或更多条漏极选择线DSLa1、DSLa2、DSLb1和DSLb2。
多条字线WL1至WLn可在第三方向III上层叠以彼此间隔开。源极选择线SSLa和SSLb可设置在公共源极线CSL与多条字线WL1至WLn之间，并且在第三方向III上层叠以彼此间隔开。漏极选择线DSLa1、DSLa2、DSLb1和DSLb2可设置在多条位线BL与多条字线WL1至WLn之间。漏极选择线DSLa1、DSLa2、DSLb1和DSLb2可被第一狭缝S1隔离成两个或更多个组。在实施方式中，漏极选择线DSLa1、DSLa2、DSLb1和DSLb2可包括第一组的漏极选择线DSLa1和DSLb1以及第二组的漏极选择线DSLa2和DSLb2。第一组的漏极选择线DSLa1和DSLb1可通过第一狭缝S1与第二组的漏极选择线DSLa2和DSLb2隔离。第一组的漏极选择线DSLa1和DSLb1可在第三方向III上层叠以彼此间隔开。第二组的漏极选择线DSLa2和DSLb2也可在第三方向III上层叠以彼此间隔开。
栅极层叠结构GST可通过第二狭缝S2彼此隔离。栅极层叠结构GST可被上线层UL交叠，并且公共源极线CSL插置在栅极层叠结构与上线层UL之间。上线层UL可包括在平行于公共源极线CSL的平面上彼此间隔开的多个组件。图4示出与公共源极线CSL交叠的上线层UL的示意性位置，并且布置在上线层UL中的组件的布局可各种各样。
在实施方式中，上线层UL可包括图5中所示的第一金属源极图案71A、第二金属源极图案71B和传输线71C。尽管图中未示出，在另一实施方式中，可在上线层UL中省略第一金属源极图案和第二金属源极图案，并且上线层UL可包括与栅极层叠结构GST交叠的传输线。
图5示出根据本公开的实施方式的上线层的布局。
参照图5，上线层可包括第一金属源极图案71A、第二金属源极图案71B和传输线71C。第一金属源极图案71A和第二金属源极图案71B中的每一个可形成为网状形状。
第一金属源极图案71A和传输线71C可与第一存储器单元阵列50A交叠。第一存储器单元阵列50A可与如参照图2所述设置多个输入/输出焊盘61的焊盘区域60相邻设置。第一存储器单元阵列50A可与第一电路15A交叠。第一电路15A可在第一方向I上与输入/输出焊盘61相邻。第一金属源极图案71A可共同连接到图6A所示的第一公共源极线CSL[A]，第一公共源极线CSL[A]与第一存储器单元阵列50A交叠。
第二金属源极图案71B可与第二存储器单元阵列50B交叠。第二存储器单元阵列50B可与第二电路15B交叠。与第一电路15A相比，第二电路15B可在第一方向I上与输入/输出焊盘61间隔开更远。第二金属源极图案71B可连接到与第二存储器单元阵列50B交叠的第二公共源极线。第二存储器单元阵列50B和第二公共源极线的布置方式是指图4所示的公共源极线CSL和栅极层叠结构GST的布置方式。
第一金属源极图案71A、传输线71C和第二金属源极图案71B可在平行于图4所示的基板SUB的平面上彼此间隔开。第一金属源极图案71A可被设置为在第二方向II上彼此间隔开。第二金属源极图案71B可在第二方向II上延伸以面向第一金属源极图案71A。在实施方式中，第二金属源极图案71B在第二方向II上的宽度WB可形成为比各个第一金属源极图案71A的宽度WA宽。
第一电路15A可包括图1所示的电路组15的第一行解码器30A和第一页缓冲器40A，并且可包括图1所示的电路组的外围电路20的一些子电路。第二电路15B可包括图1所示的电路组15的第二行解码器30B和第二页缓冲器40B，并且可包括图1所示的电路组的外围电路20的一些其它子电路。在实施方式中，第一电路15A可包括设置在参照图2描述的第一外围电路区域PAC1中的控制电路、操作电压发生电路和内部电压发生电路，并且第二电路15B可包括设置在参照图2描述的第二外围电路区域PCA2中的源极放电电路和输入/输出电路。
各条传输线71C可传输从第一电路15A的内部电压发生电路输出的内部电源电压或内部接地电压。来自传输线71C的内部电源电压或内部接地电压可经由设置在第一存储器单元阵列50A与第二存储器单元阵列50B之间的图6B所示的第一接触插塞CT1被供应给第一电路15A的子电路和第二电路15B的另一子电路。为此，各条传输线71C可包括与输入/输出焊盘61相邻的端部71C[EG]，并且从端部71C[EG]在第一方向I上延伸。
尽管图中未示出，与第一存储器单元阵列50A交叠的金属源极图案(未示出)可形成为具有与第二金属源极图案71B一样宽的宽度WB。与图中所示不同，传输线71C的布局可被设计为不与第一存储器单元阵列50A交叠。另一方面，根据本公开的实施方式的第一金属源极图案71A被设置为在第二方向II上彼此间隔开。因此，一些传输线71C不仅可设置在第一金属源极图案71A之间，而且可与第一存储器单元阵列50A交叠。因此，在本公开的实施方式中，传输线71C的布置自由度改进。此外，在本公开的实施方式中，传输线71C的布局可简化，因此上线层的形成工艺的难度级别可降低。
图6A是沿着图5所示的线A-A’截取的半导体存储器装置的截面图，图6B是沿着图5所示的线B-B’截取的半导体存储器装置的截面图。
参照图6A和图6B，第一存储器单元阵列50A可包括栅极层叠结构GST、沟道结构CH和存储器图案ML。沟道结构CH可穿透各个栅极层叠结构GST。存储器图案ML可设置在各个栅极层叠结构GST与沟道结构CH之间。图5所示的第二存储器单元阵列50B可形成为与第一存储器单元阵列50A的结构相似的结构。
各个栅极层叠结构GST可包括在位线BL与第一公共源极线CSL[A]之间交替地层叠的单元层间绝缘层ILD[C]和导电图案CP。导电图案CP可用作图4所示的局部线SSL1、SSL2、WL1至WLn、DSLa1和DSLb1。
沟道结构CH可与第一公共源极线CSL[A]直接接触。在实施方式中，沟道结构CH可包括端部EG。沟道结构CH的端部EG可比存储器图案ML朝着第一公共源极线CSL[A]突出更远并且可延伸到第一公共源极线CSL[A]的内部。沟道结构CH可包括芯绝缘层CO、沟道层CL和掺杂半导体图案DP。
芯绝缘层CO可延伸以穿透单元层间绝缘层ILD[C]和导电图案CP。芯绝缘层CO可与掺杂半导体图案DP交叠。
沟道层CL可围绕芯绝缘层CO的侧壁。沟道层CL可在芯绝缘层CO与第一公共源极线CSL[A]之间延伸以封闭芯绝缘层CO的面向第一公共源极线CSL[A]的一端。沟道层CL可延伸以围绕掺杂半导体图案DP的侧壁。
沟道层CL可包括半导体层。在实施方式中，沟道层CL可包括硅。沟道层CL的构成沟道结构CH的端部EG的一部分和沟道层CL的围绕掺杂半导体图案DP的一部分可被定义为包括杂质的掺杂区域。在实施方式中，掺杂区域可包括n型杂质。
掺杂半导体图案DP可包括与沟道层CL的掺杂区域相同的杂质。在实施方式中，掺杂半导体图案DP可包括n型掺杂硅。
位线BL可设置在第一存储器单元阵列50A与半导体芯片25之间。位线BL可经由穿透设置在栅极层叠结构GST与位线BL之间的绝缘层63和67的位线接触插塞BCT连接到第一存储器单元阵列50A的沟道结构CH。
位线水平的焊盘81可设置在与位线BL的水平基本上相等的水平处。位线水平的焊盘81可由与位线BL相同的导电材料形成。位线水平的焊盘81可设置在半导体芯片25与传输线71C之间。位线水平的焊盘81可通过绝缘层69与位线BL间隔开。
半导体芯片25可连接到设置在半导体芯片25与位线BL之间的第一互连结构IC1。设置在位线水平的焊盘81与基板SUB之间的一些第一互连结构IC1可连接到位线水平的焊盘81。
第一互连结构IC1可通过第一接合金属83电连接到半导体芯片25。第一接合金属83和第一互连结构IC1可被掩埋在第一绝缘结构91中。
半导体芯片25可包括基板SUB，基板SUB包括图1所示的电路组15、连接到电路组15的第二互连结构IC2和连接到第二互连结构IC2的第二接合金属。电路组15、第二互连结构IC2和接合金属85可被掩埋在覆盖基板SUB的第二绝缘结构93中。
图5所示的第一电路15A的子电路可设置在图6A所示的被第一存储器单元阵列50A交叠的半导体芯片25的部分区域中。图5所示的第二电路15B的子电路或者图5所示的第一电路15A的另一子电路可设置在图6B所示的半导体芯片25的部分区域中。尽管图6A和图6B示出包括在图1所示的电路组15中的晶体管TR，但是除了晶体管TR之外，电路组15还可包括诸如电阻器和电容器的各种电路元件。
各个晶体管TR可包括栅极绝缘层GI、栅电极GT和结区域JN。栅极绝缘层GI和栅电极GT可层叠在基板SUB的有源区域上。基板SUB的有源区域可通过隔离层ISO分割。可通过在栅电极GT的两侧将杂质注入到有源区域中来限定结区域JN。结区域JN可包括p型杂质或n型杂质。
第二互连结构IC2可设置在基板SUB与第一互连结构IC1之间。第二互连结构IC2可通过第一接合金属83和第二接合金属85连接到第一互连结构IC1。
第一公共源极线CSL[A]可与位线BL交叠，并且第一存储器单元阵列50A插置在第一公共源极线CSL[A]与位线BL之间。第一公共源极线CSL[A]可设置在第一存储器单元阵列50A与设置有图5所示的第一金属源极图案71A的上线层之间，并且可在图5所示的第一方向I和第二方向II上延伸。图5所示的多个第一金属源极图案71A可通过源极接触插塞SCT共同连接到第一公共源极线CSL[A]。源极接触插塞SCT可从第一公共源极线CSL[A]朝着第一金属源极图案71A延伸。
与第一存储器单元阵列50A、第一公共源极线CSL[A]和第一金属源极图案71A的布置方式类似，第二公共源极线可设置在图5所示的第二存储器单元阵列50B与第二金属源极图案71B之间。与第一公共源极线CSL[A]和第一金属源极图案71A之间的连接结构类似，图5所示的第二公共源极线和第二金属源极图案71B可通过与图6A所示的源极接触插塞SCT电绝缘的单独源极接触插塞连接。第一公共源极线CSL[A]可设置在与第二公共源极线的水平基本上相等的水平处，并且由与第二公共源极线相同的导电材料形成。
第一公共源极线CSL[A]可包括具有低于硅的电阻率的导电材料。在实施方式中，第一公共源极线CSL[A]可包括硅化物层。另外，第一公共源极线CSL[A]可包括可与沟道层CL形成欧姆接触的导电材料。在实施方式中，第一公共源极线CSL[A]可包括与沟道结构CH的沟道层CL直接接触的硅化钨或硅化镍。提供欧姆接触的第一公共源极线CSL[A]的导电材料与沟道层CL直接接触，以使得沟道层CL与第一公共源极线CSL[A]之间的连接结构可简化。硅化钨或硅化镍可在比导致第一接合金属83和第二接合金属85的电迁移(EM)现象的温度低的温度下形成。因此，在本公开中，半导体存储器装置的结构稳定性和操作可靠性可改进。在实施方式中，第一接合金属83和第二接合金属85可包括铜。
公共源极线水平的焊盘65可设置在与第一公共源极线CSL[A]的水平基本上相等的水平处。公共源极线水平的焊盘65可设置在传输线71C与位线水平的焊盘81之间。公共源极线水平的焊盘65可由与第一公共源极线CSL[A]相同的导电材料形成。
公共源极线水平的焊盘65可通过第一接触插塞CT1连接到位线水平的焊盘81，并且通过第二接触插塞CT2连接到传输线71C。
第一接触插塞CT1可从位线水平的焊盘81朝着公共源极线水平的焊盘延伸。第一接触插塞CT1可被虚设层叠结构ST[D]以及绝缘层63和67围绕。换言之，第一接触插塞CT1可穿透虚设层叠结构ST[D]以及绝缘层63和67。虚设层叠结构ST[D]可设置在与栅极层叠结构GST的水平基本上相等的水平处。虚设层叠结构ST[D]可包括第一虚设层间绝缘层ILD[D1]和第二虚设层间绝缘层ILD[D2]。第一虚设层间绝缘层ILD[D1]和第二虚设层间绝缘层ILD[D2]可在位线水平的焊盘81与公共源极线水平的焊盘65之间交替地层叠。第二虚设层间绝缘层ILD[D2]可包括与第一虚设层间绝缘层ILD[D1]不同的绝缘材料，并且第一虚设层间绝缘层ILD[D1]可包括与单元层间绝缘层ILD[C]相同的绝缘材料。绝缘层63和67可在虚设层叠结构ST[D]与位线水平的焊盘81之间延伸。
第二接触插塞CT2可设置在与源极接触插塞SCT的水平基本上相等的水平处。第二接触插塞CT2可从公共源极线水平的焊盘65朝着传输线71C延伸。
第一金属源极图案71A可包括电阻率比第一公共源极线CSL[A]的导电材料的电阻率低的材料，以补偿由于第一公共源极线CSL[A]的电阻而引起的电压降。图5所示的第一金属源极图案71A、传输线71C和第二金属源极图案71B可包括相同的导电材料。在实施方式中，图5所示的第一金属源极图案71A、传输线71C和第二金属源极图案71B可包括铝。图5所示的第一金属源极图案71A、传输线71C和第二金属源极图案71B中的每一个还可包括屏障金属。在实施方式中，可分别沿着第一金属源极图案71A与源极接触插塞SCT之间的界面以及传输线71C与第二接触插塞CT2之间的界面设置屏障金属。
图7示出根据本公开的实施方式的沟道层CL和存储器图案ML的放大横截面。
参照图7，沟道层CL可围绕芯绝缘层CO的侧壁。芯绝缘层CO的横截面可具有诸如圆形、椭圆形或多边形的各种形状。
存储器图案ML可包括隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI。
隧道绝缘层TI可沿着沟道层CL的表面延伸。隧道绝缘层TI可包括电荷可隧穿的绝缘材料。在实施方式中，隧道绝缘层TI可包括氧化硅层。
数据存储层DS可沿着隧道绝缘层TI的表面延伸。数据存储层DS可包括能够存储数据的材料层。在实施方式中，数据存储层DS可包括能够存储利用福勒-诺德汉姆(Fowler-Nordheim(F-N))隧穿而改变的数据的氮化物层。
阻挡绝缘层BI可沿着数据存储层的表面延伸。阻挡绝缘层BI可包括氧化物层。
图8A和图8B示出根据本公开的实施方式的电路组的布置方式。
参照图8A和图8B，电路组可被配置为同时单独地控制四个平面。为此，电路组可包括连接到第一存储器单元阵列的第一行解码器30A’和第一页缓冲器40A’、连接到第二存储器单元阵列的第二行解码器30B’和第二页缓冲器40B’、连接到第三存储器单元阵列的第三行解码器30C’和第三页缓冲器40C’、连接到第四存储器单元阵列的第四行解码器30D’和第四页缓冲器40D’以及第一至第四外围电路组20_1、20_2、20_3和20_4。尽管图中未示出，第一至第四存储器单元阵列可设置为与电路组交叠。
第一至第四存储器单元阵列的各种操作可由第一行解码器30A’、第二行解码器30B’、第三行解码器30C’和第四行解码器30D’；第一页缓冲器40A’、第二页缓冲器40B’、第三页缓冲器40C’和第四页缓冲器40D’；以及外围电路来控制。外围电路可包括分布和设置在第一至第四外围电路组20_1、20_2、20_3和20_4中的子电路。
第一外围电路组20_1和第三外围电路组20_3可与包括多个输入/输出焊盘61’的焊盘区域60’相邻设置。与第一外围电路组20_1和第三外围电路组20_3相比，第二外围电路组20_2和第四外围电路组20_4可被设置为与焊盘区域60’间隔开更远。第一外围电路组20_1可设置在焊盘区域60’与第二外围电路组20_2之间，第三外围电路组20_3可设置在焊盘区域60’与第四外围电路组20_4之间。
第一外围电路组20_1和第三外围电路组20_3可包括需要高速操作并且需要电压降最小化的子电路。在实施方式中，控制电路、操作电压发生电路和内部电压发生电路可分布和设置在第一外围电路组20_1和第三外围电路组20_3中。
第二外围电路组20_2和第四外围电路组20_4可包括未设置在第一外围电路组20_1和第三外围电路组20_3中的其它子电路。在实施方式中，源极放电电路和输入/输出电路可分布和设置在第二外围电路组20_2和第四外围电路组20_4中。
第一页缓冲器40A’可设置在第一外围电路组20_1与第二外围电路组20_2之间，并且第二外围电路组20_2可设置在第一页缓冲器40A’与第二页缓冲器40B’之间。第三页缓冲器40C’可设置在第三外围电路组20_3与第四外围电路组20_4之间，并且第四外围电路组20_4可设置在第三页缓冲器40C’与第四页缓冲器40D’之间。
第一行解码器30A’和第三行解码器30C’可与焊盘区域60’相邻设置。与第一行解码器30A’和第三行解码器30C’相比，第二行解码器30B’和第四行解码器30D’可被设置为与焊盘区域60’间隔开更远。第一行解码器30A’可设置在焊盘区域60’与第二行解码器30B’之间，并且第三行解码器30C’可设置在焊盘区域60’与第四行解码器30D’之间。
参照图8A，在实施方式中，第一外围电路组20_1、第三外围电路组20_3、第一页缓冲器40A’和第三页缓冲器40C’可设置在第一行解码器30A’与第三行解码器30C’之间。另外，第二外围电路组20_2、第四外围电路组20_4、第二页缓冲器40B’和第四页缓冲器40D’可设置在第二行解码器30B’与第四行解码器30D’之间。
参照图8B，在实施方式中，第一行解码器30A’和第三行解码器30C’可设置在第一外围电路组20_1与第三外围电路组20_3之间。另外，第二行解码器30B’和第四行解码器30D’可设置在第二外围电路组20_2与第四外围电路组20_4之间。
参照图8A和图8B，参照图5描述的第一金属源极图案71A和传输线71C可与包括第一外围电路组20_1和第一页缓冲器40A’的第一电路交叠。参照图5描述的第二金属源极图案71B可与包括第二外围电路组20_2和第二页缓冲器40B’的第二电路交叠。结构与参照图5描述的第一金属源极图案71A和传输线71C的结构相似的第三金属源极图案和单独的传输线可与包括第三外围电路组20_3和第三页缓冲器40C’的第三电路交叠。结构与参照图5描述的第二金属源极图案71B的结构相似的第四金属源极图案可与包括第四外围电路组20_4和第四页缓冲器40D’的第四电路交叠。
图9是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图9，半导体存储器装置的制造方法可包括：步骤ST1，在牺牲基板上形成包括存储器单元阵列的第一结构；步骤ST3，形成包括电路组的半导体芯片；步骤ST11，将第一结构和半导体芯片接合；步骤ST13，去除牺牲基板并暴露沟道结构；步骤ST15，形成第一图案组；步骤ST17，形成上触点组；以及步骤ST19，形成第二图案组。
在步骤ST11之后执行的工艺可在比导致接合金属的电迁移(EM)现象的温度低的温度下执行。在实施方式中，在步骤ST11之后执行的工艺可在450℃或更低的温度下执行。
以下，将参照图10A至图10D、图11A和图11B、图12A和图12B以及图13来描述根据本公开的实施方式的半导体存储器装置的制造方法，其针对各个工艺步骤示出了图5所示的半导体存储器装置的制造方法。
图10A至图10D是示出图9所示的步骤ST1的实施方式的截面图。
参照图10A，可在牺牲基板101上形成存储器单元阵列110C和虚设层叠结构110D。
存储器单元阵列110C可包括在牺牲基板101上交替地层叠的单元层间绝缘层111C和导电图案135、穿透单元层间绝缘层111C和导电图案135的沟道结构120以及沿着沟道结构120的表面延伸的存储器层121。
如参照图6A所描述的，沟道结构120可包括沟道层123、芯绝缘层125和掺杂半导体图案127。沟道结构120可包括延伸到牺牲基板101中的第一端部EG1。沟道结构120可包括面向与第一端部EG1的方向相反的方向的第二端部EG2。第二端部EG2可包括掺杂半导体图案127以及沟道层123的围绕掺杂半导体图案127的部分。沟道层123的被掺杂半导体图案127围绕的部分可包括从掺杂半导体图案127扩散的杂质。在实施方式中，掺杂半导体图案127以及沟道层123的与掺杂半导体图案127相邻的部分可包括n型杂质。
存储器层121可包括图7所示的隧道绝缘层TI、数据存储层DS和阻挡绝缘层BI。存储器层121可围绕沟道结构120的侧壁，并且在沟道结构120与牺牲基板101之间延伸。
虚设层叠结构110D可包括在牺牲基板101上交替地层叠的第一虚设层间绝缘层111D和牺牲绝缘层113。第一虚设层间绝缘层111D可分别设置在与单元层间绝缘层111C的水平基本上相等的水平处。第一虚设层间绝缘层111D可包括与单元层间绝缘层111C相同的绝缘材料。牺牲绝缘层113可包括相对于第一虚设层间绝缘层111D和单元层间绝缘层111C具有蚀刻选择性的绝缘材料。在实施方式中，第一虚设层间绝缘层111D和单元层间绝缘层111C可包括氧化硅层，并且牺牲绝缘层113可包括氮化硅层。
在实施方式中，形成存储器单元阵列110C和虚设层叠结构110D的工艺可包括通过在牺牲基板101上交替地层叠层间绝缘层和牺牲绝缘层113来形成初步层叠结构的工艺、穿透初步层叠结构并延伸到牺牲基板101的内部的沟道孔的步骤、在沟道孔的表面上形成存储器层121的工艺、形成填充通过存储器层121敞开的沟道孔的中央区域的沟道结构120的工艺、在初步层叠结构上形成延伸以覆盖沟道结构120的第一绝缘层131的工艺、形成穿透第一绝缘层131和初步层叠结构的狭缝133的工艺以及通过狭缝133利用导电图案135替换牺牲绝缘层113的围绕沟道结构120的部分的工艺。牺牲绝缘层113的未被导电图案135替换的其它部分可保留为构成虚设层叠结构110D的第二虚设绝缘层。层间绝缘层可被分割成与导电图案135交叠的单元层间绝缘层111C以及与剩余牺牲绝缘层113交叠的第一虚设层间绝缘层111D。
参照图10B，可利用第二绝缘层136填充图10A所示的狭缝133。第二绝缘层136可延伸以覆盖第一绝缘层131。
随后，可形成第一接触插塞137。第一接触插塞137可穿透虚设层叠结构110D、第一绝缘层131和第二绝缘层136。第一接触插塞137可与牺牲基板101接触。第一接触插塞137可由各种导电材料形成。
参照图10C，可形成位线接触插塞141。位线接触插塞141可穿透第一绝缘层131和第二绝缘层136。位线接触插塞141可与存储器单元阵列110C的沟道结构120交叠。位线接触插塞141可由各种导电材料形成。
随后，可在第二绝缘层136上形成第三绝缘层143。第三绝缘层143可延伸以覆盖位线接触插塞141和第一接触插塞137。随后，可形成位线145A和位线水平的焊盘145B以穿透第三绝缘层143。位线145A和位线水平的焊盘145B可由相同的导电材料形成并且通过使用单掩模工艺形成。
位线145A可连接到位线接触插塞141，并且经由位线接触插塞141连接到沟道结构120的第二端部EG2。位线水平的焊盘145B可连接到第一接触插塞137。
参照图10D，可形成覆盖位线145A和位线水平的焊盘145B的第一绝缘结构151以及掩埋在第一绝缘结构151中的第一互连结构153和第一接合金属155。第一绝缘结构151可包括多层绝缘层。第一互连结构153可包括在各种方向上延伸的导线和导电焊盘以及连接导线和导电焊盘的导电通孔。一些第一互连结构153可连接到位线水平的焊盘145B。第一接合金属155可连接到第一互连结构153。
图11A和图11B是示出图9所示的步骤ST11和ST13的实施方式的截面图。
参照图11A，在执行步骤ST11之前，可通过图9所示的步骤ST3提供半导体芯片160。半导体芯片160可包括基板161，基板161包括电路组、第二互连结构165和第二接合金属169。
电路组可包括通过隔离层162彼此绝缘的多个晶体管163。第二互连结构165和第二接合金属169可被掩埋在覆盖基板161的第二绝缘结构167中。第二绝缘结构167可包括多层绝缘层。第二互连结构165可包括在各种方向上延伸的导线和导电焊盘以及连接导线和导电图案的导电通孔。第二互连结构165可连接到晶体管163。第二接合金属169可连接到第二互连结构165。
第一接合金属155和第二接合金属169可通过步骤ST11彼此接合。第一接合金属155和第二接合金属169可包括第一接合金属155和第二接合金属169可通过金属间接合工艺彼此联接的金属。在实施方式中，第一接合金属155和第二接合金属169可包括铜。
随后，可通过步骤ST13去除图10D所示的牺牲基板101。因此，存储器层121和第一接触插塞137可暴露。
参照图11B，可去除图11A所示的存储器层121的暴露区域，使得沟道结构120的第一端部EG暴露。以下，存储器层的剩余区域可被指定为存储器图案121P。
在存储器层的暴露区域被去除之前，可通过将杂质注入到沟道层123的包括在沟道结构120的第一端部EG1中的部分来形成杂质区域123A。在实施方式中，杂质区域123A可包括n型杂质。
图12A和图12B是示出图9所示的步骤ST15的实施方式的截面图。
参照图12A，可在比导致第一接合金属155和第二接合金属169的电迁移(EM)现象的温度低的温度下执行步骤ST15。在实施方式中，步骤ST15可在450℃或更低的温度下执行。通过步骤ST15，可形成第一导电层171。第一导电层171可包括电阻率低于硅的电阻率的导电材料。另外，第一导电层171可包括与沟道结构120的第一端部EG1直接接触以提供欧姆接触的导电材料。在实施方式中，第一导电层171可包括硅化钨或硅化镍。
第一导电层171可与沟道结构120的第一端部EG1直接接触。更具体地，第一导电层171可与沟道结构120的第一端部EG1处暴露的沟道层123的杂质区域123A直接接触。
第一导电层171可连接到第一接触插塞137。在实施方式中，第一导电层171可与第一接触插塞137的屏障金属接触。
参照图12B，可通过蚀刻图12A所示的第一导电层171来限定包括公共源极线171A和公共源极线水平的焊盘171B的第一图案组。
公共源极线171A可围绕沟道结构120的第一端部EG1并且与沟道层123直接接触。公共源极线171A可与存储器单元阵列110C交叠。
公共源极线水平的焊盘171B可连接到第一接触插塞137，并且可与虚设层叠结构110D交叠。
图13是示出图9所示的步骤ST17和ST19的实施方式的截面图。
参照图13，可通过步骤ST17形成包括源极接触插塞175A和第二接触插塞175B的上触点组。源极接触插塞175A和第二接触插塞175B可穿透第四绝缘层173。第四绝缘层173可在公共源极线171A与公共源极线水平的焊盘171B之间绝缘，并且延伸以覆盖公共源极线171A和公共源极线水平的焊盘171B。
源极接触插塞175A可连接到公共源极线171A。第二接触插塞175B可连接到公共源极线水平的焊盘171B。
随后，可通过步骤ST19形成包括金属源极图案181A和传输线181B的第二图案组。金属源极图案181A和传输线181B可包括电阻率低于图12A所示的第一导电层171的电阻率的导电材料。可在比导致第一接合金属155和第二接合金属169的电迁移(EM)现象的温度低的温度(例如，450℃或更低)下形成金属源极图案181A和传输线181B。在实施方式中，金属源极图案181A和传输线181B可包括铝。
金属源极图案181A和传输线181B可在平行于公共源极线171A的平面上彼此间隔开。金属源极图案181A和传输线181B可形成为具有与参照图5描述的第一金属源极图案71A和传输线71C的布局相同的布局。
金属源极图案181A可形成为网状形状，并且经由源极接触插塞175A共同连接到公共源极线171A。传输线181B可连接到第二接触插塞175B。
根据本公开的实施方式，与沟道结构直接接触的公共源极线由可提供欧姆接触的导电材料形成，以使得与公共源极线形成为掺杂半导体层时相比，沟道结构与公共源极线之间的连接结构可简化。例如，当公共源极线包括与沟道结构直接接触的掺杂硅层时，可添加用于在掺杂硅层上提供欧姆接触层的硅化物层。沟道结构的单元电流可经由公共源极线的掺杂硅层和作为欧姆接触层提供的硅化物层流动。在本公开的实施方式中，提供欧姆接触而无需插置掺杂硅层的导电材料与沟道结构直接接触，以使得单元电流的流动路径可简化。
另外，在本公开中，公共源极线由具有低电阻率的导电材料形成，以使得公共源极线的电阻可降低。
为了补偿由于公共源极线而引起的电压降，金属源极图案可连接到公共源极线。根据本公开的实施方式，由于公共源极线的电阻降低，所以可省略连接到公共源极线的金属源极图案或者金属源极图案的面积可减小。
根据本公开的实施方式，由于金属源极图案的面积减小，所以与存储器单元阵列交叠的金属源极图案可被设置为彼此间隔开。因此，在本公开中，可在金属源极图案之间提供设置用于传输来自电路组的信号的传输线的空间。因此，在本公开中，可在有限的面积内增加线的布置自由度。
根据本公开的实施方式，在450℃或更低的温度下形成与沟道结构直接接触的公共源极线，以解决在形成公共源极线之前接合的接合金属中形成公共源极线的工艺中会发生的缺陷的问题。因此，在本公开中，半导体存储器装置的操作可靠性可改进。
图14是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图14，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括传输线，传输线与输入/输出焊盘所相邻的第一存储器单元阵列交叠，并且传输来自电路组的信号。传输线可设置在与第一存储器单元阵列交叠的第一金属源极图案之间。存储器装置1120可包括第二金属源极图案，第二金属源极图案与比第一存储器单元阵列间隔输入/输出焊盘更远的第二存储器单元阵列交叠，并且形成为比各个第一金属源极图案更宽。
存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并纠正包括在从存储器装置1120读取的数据中的错误。存储器接口1115与存储器装置1120接口。存储控制器1110还可包括用于存储用于与主机接口的代码数据等的只读存储器(ROM)。
图15是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图15，根据本公开的实施方式的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。例如，计算系统1200可以是移动装置。
存储器系统1210可包括存储器装置1212和存储控制器1211。存储器装置1212可包括传输线，传输线与输入/输出焊盘所相邻的第一存储器单元阵列交叠，并且传输来自电路组的信号。传输线可设置在与第一存储器单元阵列交叠的第一金属源极图案之间。存储器装置1212可包括第二金属源极图案，第二金属源极图案与比第一存储器单元阵列间隔输入/输出焊盘更远的第二存储器单元阵列交叠，并且形成为比各个第一金属源极图案更宽。
根据本公开，通过使用在450℃或更低的低温下形成并且具有低于硅的电阻率的导电材料，上线层的布置自由度可改进。
相关申请的交叉引用
本申请要求2020年8月3日提交于韩国知识产权局的韩国专利申请号10-2020-0097011的优先权，其完整公开通过引用并入本文。

Claims (25)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板，该基板在第一方向以及与所述第一方向交叉的第二方向上延伸；
多个输入/输出焊盘，所述多个输入/输出焊盘设置在所述基板的一侧；
第一电路，该第一电路在所述第一方向上与所述输入/输出焊盘相邻；
第二电路，该第二电路被设置为比所述第一电路在所述第一方向上与所述输入/输出焊盘间隔开更远；
第一存储器单元阵列，该第一存储器单元阵列与所述第一电路交叠；
第二存储器单元阵列，该第二存储器单元阵列与所述第二电路交叠；
多个第一金属源极图案，所述多个第一金属源极图案与所述第一存储器单元阵列交叠，其中，所述多个第一金属源极图案在所述第二方向上彼此间隔开；以及
第二金属源极图案，该第二金属源极图案与所述第二存储器单元阵列交叠，其中，在所述第二方向上，所述第二金属源极图案的宽度比各个所述第一金属源极图案的宽度宽。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括在所述多个第一金属源极图案之间与所述第一存储器单元阵列交叠的传输线，
其中，所述传输线被配置为传输内部电源电压或内部接地电压。
3.根据权利要求2所述的半导体存储器装置，其中，所述第一金属源极图案、所述第二金属源极图案和所述传输线在平行于所述基板的平面上彼此间隔开。
4.根据权利要求2所述的半导体存储器装置，其中，所述第一金属源极图案、所述第二金属源极图案和所述传输线包括铝。
5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
设置在所述第一存储器单元阵列与所述第一电路之间的位线，其中，该位线连接到所述第一存储器单元阵列；以及
设置在所述第一存储器单元阵列与所述第一金属源极图案之间的公共源极线，其中，该公共源极线连接到所述第一存储器单元阵列。
6.根据权利要求5所述的半导体存储器装置，其中，所述公共源极线共同连接到所述多个第一金属源极图案。
7.根据权利要求5所述的半导体存储器装置，其中，所述第一存储器单元阵列包括：
栅极层叠结构，该栅极层叠结构包括在所述位线与所述公共源极线之间交替地层叠的多个层间绝缘层和多个导电图案；
沟道结构，该沟道结构穿透所述栅极层叠结构，其中，该沟道结构延伸以与所述公共源极线直接接触；以及
存储器图案，该存储器图案设置在所述沟道结构与所述栅极层叠结构之间。
8.根据权利要求7所述的半导体存储器装置，其中，所述公共源极线包括与所述沟道结构直接接触的硅化物层。
9.根据权利要求7所述的半导体存储器装置，其中，所述公共源极线包括与所述沟道结构直接接触的硅化钨或硅化镍。
10.根据权利要求7所述的半导体存储器装置，其中，所述沟道结构包括延伸到所述公共源极线中的端部。
11.根据权利要求7所述的半导体存储器装置，该半导体存储器装置还包括：
传输线，该传输线包括与所述输入/输出焊盘相邻的端部，其中，该传输线从所述端部在所述第一方向上延伸以与所述第一存储器单元阵列交叠；
公共源极线水平的焊盘，所述公共源极线水平的焊盘设置在所述传输线与所述基板之间；
位线水平的焊盘，所述位线水平的焊盘设置在所述公共源极线水平的焊盘与所述基板之间；
第一接触插塞，该第一接触插塞设置在所述第一存储器单元阵列与所述第二存储器单元阵列之间，其中，该第一接触插塞从所述位线水平的焊盘朝着所述公共源极线水平的焊盘延伸；以及
第二接触插塞，该第二接触插塞从所述公共源极线水平的焊盘朝着所述传输线延伸。
12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括在所述位线水平的焊盘与所述公共源极线水平的焊盘之间交替地层叠的多个第一虚设层间绝缘层和多个第二虚设层间绝缘层，
其中，所述第一虚设层间绝缘层和所述第二虚设层间绝缘层围绕所述第一接触插塞。
13.根据权利要求11所述的半导体存储器装置，该半导体存储器装置包括：
第一互连结构，该第一互连结构连接到所述位线水平的焊盘，该第一互连结构设置在所述位线水平的焊盘与所述基板之间；
第二互连结构，该第二互连结构设置在所述第一互连结构与所述基板之间；
结区域，该结区域限定在所述基板的连接到所述第二互连结构的部分区域中，其中，该结区域包括n型杂质或p型杂质；以及
多个接合金属，所述多个接合金属分别连接到所述第一互连结构和所述第二互连结构，其中，所述多个接合金属彼此接合。
14.根据权利要求13所述的半导体存储器装置，其中，所述结区域：
被包括在所述第一电路的在所述第一存储器单元阵列与所述第二存储器单元阵列之间敞开的部分中；或者
被包括在所述第二电路的在所述第一存储器单元阵列与所述第二存储器单元阵列之间敞开的部分中。
15.一种半导体存储器装置，该半导体存储器装置包括：
位线；
公共源极线，该公共源极线与所述位线交叠；
栅极层叠结构，该栅极层叠结构包括在所述位线与所述公共源极线之间交替地层叠的多个层间绝缘层和多个导电图案；
沟道结构，该沟道结构穿透所述栅极层叠结构，其中，该沟道结构延伸以与所述公共源极线直接接触；以及
存储器图案，该存储器图案设置在所述沟道结构与所述栅极层叠结构之间，
其中，所述公共源极线包括硅化物层，并且
其中，所述硅化物层与所述沟道结构直接接触。
16.根据权利要求15所述的半导体存储器装置，其中，所述公共源极线包括与所述沟道结构直接接触的硅化钨或硅化镍。
17.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
位线接触插塞，该位线接触插塞连接所述沟道结构和所述位线；
基板，该基板被所述栅极层叠结构交叠，其中，所述位线插置在所述基板与所述栅极层叠结构之间；
第一互连结构，该第一互连结构设置在所述基板与所述位线之间；
第二互连结构，该第二互连结构设置在所述第一互连结构与所述基板之间；
结区域，该结区域限定在所述基板的连接到所述第二互连结构的部分区域中，其中，该结区域包括n型杂质或p型杂质；以及
多个接合金属，所述多个接合金属分别连接到所述第一互连结构和所述第二互连结构，其中，所述多个接合金属彼此接合。
18.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
金属源极图案，该金属源极图案与所述公共源极线交叠；以及
源极接触插塞，该源极接触插塞连接所述金属源极图案和所述公共源极线。
19.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在牺牲基板上形成存储器单元阵列，其中，该存储器单元阵列包括：
多个层间绝缘层和多个导电图案，所述多个层间绝缘层和所述多个导电图案在所述牺牲基板上交替地层叠，
沟道结构，该沟道结构穿透所述层间绝缘层和所述导电图案，以及
存储器层，该存储器层沿着所述沟道结构的表面延伸；
去除所述牺牲基板以暴露所述存储器层；
去除所述存储器层的一部分以暴露所述沟道结构的第一端部；以及
在450℃或更低的温度下形成公共源极线，其中，该公共源极线与所述沟道结构的所述第一端部直接接触并且延伸以与所述存储器单元阵列交叠。
20.根据权利要求19所述的方法，该方法还包括以下步骤：
形成与面向与所述沟道结构的所述第一端部的方向相反的方向的、所述沟道结构的第二端部连接的位线；
在所述位线上形成第一互连结构；
形成连接到所述第一互连结构的第一接合金属；
形成半导体芯片，该半导体芯片包括：
包括电路组的基板，
连接到所述电路组的第二互连结构，以及
连接到所述第二互连结构的第二接合金属；以及
将所述第二接合金属接合到所述第一接合金属。
21.根据权利要求20所述的方法，其中，去除所述牺牲基板和形成所述公共源极线的步骤在将所述第二接合金属接合到所述第一接合金属之后执行。
22.根据权利要求19所述的方法，其中，形成所述公共源极线的步骤包括形成与所述沟道结构的所述第一端部直接接触的硅化物层。
23.根据权利要求19所述的方法，其中，形成所述公共源极线的步骤包括形成与所述沟道结构的所述第一端部直接接触的硅化钨层或硅化镍层。
24.根据权利要求19所述的方法，该方法还包括以下步骤：
形成连接到所述公共源极线的源极接触插塞；以及
形成在平行于所述公共源极线的平面上彼此间隔开的多个金属源极图案和传输线，
其中，所述传输线设置在所述多个金属源极图案之间，并且
其中，所述多个金属源极图案连接到所述源极接触插塞以共同连接到所述公共源极线。
25.根据权利要求24所述的方法，其中，所述金属源极图案和所述传输线包括铝。
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