CN107680971B - 具有3d结构的半导体存储器装置 - Google Patents

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Abstract

一种具有三维(3D)结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在衬底和单元区域之间；上部布线结构，其设置在单元区域上方；主沟道膜和虚拟沟道膜，其通过单元结构形成。其中虚拟沟道膜适于电联接上部布线结构和外围电路区域。

Description

具有3D结构的半导体存储器装置
相关申请的交叉引用
本申请要求于2016年8月2日提交的申请号为10-2016-0098284的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种半导体装置，并且更特别地，涉及一种具有三维(3D)结构的半导体存储器装置。
背景技术
由于电子工业的不断进步，因此需要具有改进的性能和更低成本的半导体存储器装置。为了满足这些要求，其中存储器单元以三维结构被设置在多个单元串中的3D半导体存储器装置已经被提出。3D半导体存储器装置提供了半导体存储器装置的集成密度的实质性改进。近来，已经开发各种技术以改进这种3D半导体存储器装置的特性和集成密度。然而，需要进一步改进。
发明内容
本发明涉及一种改进的三维半导体存储器装置以及用于制造这种装置的一种方法。
在实施例中，具有三维(3D)结构的半导体存储器装置可包括：设置在衬底上方的单元区域，其包括单元结构；设置在衬底和单元区域之间的外围电路区域；设置在单元区域上方的上部布线结构；通过单元结构形成的主沟道膜和虚拟沟道膜，其中虚拟沟道膜适于电联接上部布线结构。
在实施例中，具有三维(3D)结构的半导体存储器装置可包括：设置在衬底上方的单元区域，其包括单元结构；设置在衬底和单元区域之间的外围电路区域；通过单元结构形成的主沟道膜；通过单元结构电联接至外围电路区域的第一和第二虚拟沟道膜；以及设置在单元区域上方并联接在第一和第二虚拟沟道膜之间的熔丝。
附图说明
通过以下参考附图的详细描述，本发明的以上和其它特征以及优点对相关领域的技术人员将变得显而易见，其中：
图1是根据本发明的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。
图2是在图1中示出的虚拟沟道膜、虚拟位线接触部和上部布线结构的平面图。
图3是根据本发明的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。
图4是在图3中示出的虚拟沟道膜、虚拟位线接触部和第一上部布线层的平面图。
图5是根据本发明的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。
图6是在图3中示出的虚拟沟道膜、虚拟位线接触部、第一上部布线层、第一上部布线接触部和第二上部布线层的平面图。
图7是根据本发明的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。
图8是根据本发明的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。
图9是根据本发明的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。
图10是示意性地示出根据本发明的实施例的包括具有三维(3D)结构的半导体存储器装置的存储器系统的简化框图。
图11是示意性地示出根据本发明的实施例的包括具有三维(3D)结构的半导体存储器装置的计算系统的简化框图。
具体实施方式
在下文中，以下将参考附图更详细地描述各种实施例，使得本发明可被本发明所属领域的技术人员实施。附图不必需按照恒定比例绘制，并且可放大附图中所示结构的至少一部分以阐明实施例的特征。多层结构的附图或详细的描述可能不反映存在于特定多层结构中的所有层。例如，在两层之间可存在一个或多个附加层。例如，当在附图或详细的描述的多层结构中的第一层被称为形成第二层或衬底上时，其不仅可指第一层可直接形成在第二层或衬底上，而且可指在第一层和第二层之间或者在第一层和衬底之间存在一个或多个其它层。当描述不同的实施例时，将省略对相同部件的任何重复描述，并且相同的部件通过相同的参考数字表示。
在本文中可使用诸如“下方”、“以下”、“下部”、“上方”、“上部”等空间相对术语以便于描述如图所示的一个元件或特征与另一个元件或特征的关系。将理解的是，空间相对术语旨在包括除了图中所描绘的方向之外的在制造、使用或操作中的装置的不同方向。例如，如果图中的装置翻转，则描述为在其它元件或特征“以下”或“下方”的元件将在其它元件或特征“上方”。该装置可另外定向(旋转90度或在其它方向上)并且在本文中使用的与空间相关的描述符被相应地解释。
在以下说明中，阐述许多具体细节以提供对本发明的全面理解。可在没有这些具体细节中的一些或全部的情况下实施本发明。在其他示例中，没有详细描述众所周知的过程结构和/或过程以免不必要地模糊本发明。
应当注意的是，在一些示例中，如将对相关领域的技术人员显而易见的，除非另有具体说明，否则结合一个实施例描述的元件(也称为特征)可单独使用或与另一实施例的其他元件组合使用。
参考图1和图2，单元区域CELL形成在衬底10上方，并且外围电路区域PERI形成在单元区域CELL和衬底10之间。
衬底10可包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底、绝缘体上硅(SOI)衬底或绝缘体硅-锗(SGOI)衬底中的一个。隔离层11可形成在衬底10的上部区域处，部分地覆盖衬底并且限定有源区域10A。
单元区域CELL可包括多个设置在其中的存储器单元。外围电路区域PERI可包括一个或多个设置在其中的外围电路。
外围电路区域PERI可与在单元区域CELL的底部处的单元区域CELL垂直地重叠。由于外围电路区域PERI与单元区域CELL重叠，半导体存储器装置的尺寸因为衬底10的面积的利用增加而减小。
设置在外围电路区域PERI中的外围电路可包括数据处理电路，其能够处理输入到设置在单元区域CELL中的存储器单元的或从其中输出的数据。外围电路可包括能够测试半导体存储器装置是否正常操作的测试逻辑电路。例如，数据处理电路可以包括行解码器、页面缓冲器、输入/输出缓冲器、控制逻辑、电压发生器等。测试逻辑电路可用于在制造半导体存储器装置的工艺的最后步骤中测试半导体存储器装置是否正常操作。
在示出的实施例中，外围电路区域PERI可包括构成外围电路的外围电路元件PRT1和PTR2以及电联接至外围电路元件PTR1和PRT2的下部布线结构LML。外围电路元件PTR1和PTR2可包括外围晶体管。晶体管的每一个可包括栅极PG以及杂质区域PS和PD。栅极PG可在衬底10上方形成。杂质区域PS和PD可形成在由在栅极PG两侧处的隔离层11限定的有源区10A中，并且分别用作源极和漏极。
在衬底10上方，形成层间绝缘膜(或层)21、22和23以覆盖外围电路元件PTR1和PTR2以及下部布线结构LWL。层间绝缘膜21、22和23可顺序地堆叠。第一至第三层间绝缘膜21、22和23可包括氧化硅、氧氮化硅等。
下部布线结构LML可在第一至第三层间绝缘膜21、22和23内形成。下部布线结构LML可包括第一下部布线接触部31、第一下部布线层32、第二下部布线接触部33和第二下部布线层34。第一下部布线层32可形成在第一层间绝缘膜21上，并且可通过第一下部布线接触部31电联接至外围电路元件PTR1和PTR2。更具体地，第一下部布线接触部31可以是基本上垂直延伸通过第一层间绝缘膜21以将第一下部布线层31与外围电路元件PTR1和PTR2联接的细长元件。第二下部布线层34可形成在第二层间绝缘膜22上，并且可通过第二下部布线接触部33电联接至第一下部布线层32。第二下部布线接触部33可以是在第二层间绝缘膜内垂直延伸以将第二下部布线层34与第一下部布线层31连接的细长元件。
外围电路元件PTR1和PTR2可包括用于传输高电压的高电压晶体管。因此，当半导体存储器装置被操作时，外围电路元件PTR1和PTR2可产生大量的热。由于下部布线结构LML靠近外围电路元件PTR1和PTR2被设置，因此下部布线结构LML可由具有高熔点的金属形成以承受从外围电路元件PTR1和PTR2产生的热。例如，下部布线结构LML可由诸如钨、钼、钛、钴、钽或镍的金属制成。
在本实施例中，下部布线结构LML具有其中两个下部布线层32和34通过两个下部布线接触部31和33被联接的结构。然而，取决于形成在外围电路区域PERI中的外围电路元件的布局以及外围电路元件的类型和布置，下部布线结构LML可具有其中一个或多个下部布线层通过一个或多个下部布线接触部被联接的结构。
单元区域CELL可具有在其中形成的单元结构40。单元结构40可包括多个单元栅极导电膜41和多个绝缘膜42。多个单元栅极导电膜41可在垂直方向上以规律的间隔彼此间隔开，并且多个绝缘膜42形成在各个栅极绝缘膜42之间用于使各个单元栅极导电膜41彼此绝缘。
单元栅极导电膜41可包括诸如钨、镍、钴或钽的金属，掺杂杂质的多晶硅，诸如硅化钨、硅化镍、硅化钴或硅化钽的金属硅化物，或者其组合。绝缘膜42可以包括氧化硅、氮化硅、氮氧化硅等。
在单元栅极导电膜41中，来自最下层的一个或多个层可用作源极选择晶体管的选择线，来自最上层的一个或多个层可用作漏极选择晶体管的选择线。在选择线之间的导电膜可用作字线，其中每个字线有效地联接到多个存储器单元。
单元区域CELL可包括在垂直于衬底10的顶表面的方向上穿过单元结构40形成的主沟道膜CH。主沟道膜CH可包括掺杂杂质的多晶硅或未掺杂的多晶硅。
主沟道膜CH可嵌入形成在单元结构40中的通孔中以完全填充通孔。在实施例(未示出)中，虽然未示出，但是在实施例中，每个主沟道膜CH可沿着穿过单元结构40的通孔的侧壁形成为围绕绝缘膜的管状，其填充相应通孔的中心区域。主沟道膜CH可具有包括嵌入型结构和管型结构中的一种的结构。
选择晶体管可形成在选择线和主沟道膜CH之间的各个交叉处。存储器单元可形成在字线和主沟道膜CH之间的各个交叉处。在这种结构中，选择晶体管和存储器单元可通过主沟道膜CH串联联接，并且构成单元串ST。
在主沟道膜CH和单元结构40之间，可形成栅极绝缘膜(未示出)以覆盖主沟道膜CH的外壁。栅极绝缘膜可包括在其中顺序地堆叠的隧道绝缘膜、电荷存储膜和阻挡绝缘膜。隧道绝缘膜可包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储膜可包括氮化硅、氮化硼、硅氮化硼或掺杂杂质的多晶硅。阻挡绝缘膜可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或多层结构。
在单元区域CELL和外围电路区域PERI之间，可形成半导体图案50。除了包括虚拟沟道膜DCH的单元结构40的区域之外，半导体图案50可与单元结构40重叠。更具体地，半导体图案50可限定在包括虚拟沟道膜DCH的单元结构40的区域下方的开口51。
半导体图案50可用作共源极区域，其电联接至主沟道膜CH并且向单元串ST提供共源极电压。半导体图案50可通过使用p型或n型杂质对掺杂的半导体或未掺杂的本征半导体进行掺杂而形成，杂质包括Ⅲ族元素、Ⅳ族元素和/或Ⅴ族元素。半导体图案50可以包括管道栅极电极。将通过参考图9的以下说明来阐明这种实施例。
在第三层间绝缘膜23上方，可形成层间绝缘膜24至26以覆盖半导体图案50和单元结构40。层间绝缘膜24至26可包括顺序地堆叠的第四至第六层间绝缘膜24至26。第四至第六层间绝缘膜24至26可包括氧化硅和氮氧化硅。
上部布线结构UML可包括第一上部布线层71、第一上部布线接触部72、第二上部布线层73、第二上部布线接触部74以及外部连接焊盘75。在图1的实施例中，形成一个第一上部布线接触部72、一个第二上部布线层73、一个第二上部布线接触部74以及一个外部连接焊盘75。然而，两个或更多个第一上部布线接触部72、两个或更多个第二上部布线层73、两个或更多个第二上部布线接触部74以及两个或更多个外部连接焊盘75可形成。
第一上部布线层71可形成在第四层间绝缘膜24上，并且包括位线BL、共源极线CSL和虚拟位线DBL。
位线BL可通过穿过第四层间绝缘膜24形成的位线接触部BLC电联接至主沟道膜CH。共源极线CSL可以用于将共源极电压传输至用作共源极区域的半导体图案50。虽然未示出，但是在实施例中，共源极线CSL可通过穿过第四层间绝缘膜24形成的接触插头电联接到半导体图案50。
为了防止由于共源极线CSL和位线BL之间的电位差导致的击穿电压(BV)特性的降低，虚拟位线DBL可设置在共源极线CSL和位线BL之间。第二上部布线层73可形成在第五层间绝缘膜25上，并且可通过第一上部布线接触部72电联接到虚拟位线DBL。第一上部布线接触部72可以是在第五层间绝缘层25内侧基本上垂直延伸的细长元件以将第二上部布线层73与第一上部布线层71连接。
外部连接焊盘75可形成在第六层间绝缘膜26上，并且可通过第二上部布线接触部74电联接至第二上部布线层73。第二上部布线接触部74可以是在第六层间绝缘膜26内垂直延伸以将外部连接焊盘75与第二上部布线层73电连接的细长元件。外部连接焊盘75可用作半导体存储器装置的外部接触点，其用于与外部装置电连接，并且与单元结构40重叠。暴露外部连接焊盘75的钝化膜27可形成在第六层间绝缘膜26上。
上部布线结构UML可由具有低表面电阻的导电材料形成。形成上部布线结构UML的导电材料可具有比形成下部布线结构LML的导电材料低的表面电阻。例如，上部布线结构UML可以由诸如铝(Al)、铜(Cu)、银(Ag)或金(Au)的金属形成。
在本实施例中，上部布线结构UML具有两个上部布线层71和73。然而，上部布线结构UML可包括一个、三个或更多个上部布线层。
在虚拟位线DBL下方，可在垂直于衬底10的顶表面的方向上穿过单元结构40形成虚拟沟道膜DCH。虚拟沟道膜DCH的每一个可与虚拟位线DBL的任意一个重叠。
可在形成主沟道膜CH的同时形成虚拟沟道膜DCH。虚拟沟道膜DCH可具有与主沟道膜CH大体相同的结构。
虚拟沟道膜DCH可嵌入形成在单元结构40中的通孔中以填充通孔。虽然未示出，但是在实施例中，虚拟沟道膜DCH的每一个可沿着穿过单元结构40的通孔的侧壁形成为围绕绝缘膜的管状，其填充相应通孔的中心区域。虚拟沟道膜DCH可具有包括嵌入型结构和管型结构中的一种的结构。
在虚拟沟道膜DCH和单元结构40之间，可以插入栅极绝缘膜(未示出)以覆盖虚拟沟道膜DCH的外壁。栅极绝缘膜可以包括顺序地堆叠的隧道绝缘膜、电荷存储膜和阻挡绝缘膜。隧道绝缘膜可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储膜可以包括氮化硅、氮化硼、硅氮化硼或掺杂杂质的多晶硅。阻挡绝缘膜可以包括氧化硅、氮化硅，氧化铪、氧化铝、氧化锆和氧化钽的单层或多层结构。
虚拟位线DBL可通过穿过第四层间绝缘膜24形成的虚拟位线接触部DBLC电联接至虚拟沟道膜DCH。
半导体图案50可包括与虚拟沟道膜DCH重叠的开口51。开口51可利用绝缘间隙填充层52填充。绝缘间隙填充层52可包括氧化硅。
在虚拟沟道膜DCH和下部布线结构LML之间，可形成垂直接触部60以通过绝缘间隙填充层52和第三层间绝缘膜23电联接虚拟沟道膜DCH和下部布线结构LML。垂直接触部60的每一个可与虚拟沟道膜DCH中的任意一个重叠。更具体地，每个垂直接触部60可以是具有具有与相应的虚拟沟道膜DCH的底表面基本上相同的横截面的顶表面的细长元件。每个垂直接触部60可以是锥形的，具有其横截面面积小于邻接相应的虚拟沟道膜DCH的底表面的垂直接触部60的顶表面的横截面面积的底表面。
垂直接触部60可由诸如钨、钼、钛、钴、钽或镍的金属，诸如硅化钨、硅化钛、硅化镍、硅化钴或硅化钽的金属硅化物，或者其组合形成。
外部连接焊盘75可通过上部布线结构UML、虚拟位线接触部DBLC、虚拟沟道膜DCH和垂直接触部60电联接至外围电路区域PERI。
例如，外部连接焊盘75可电联接至形成在外围电路区域PERI中的数据处理电路。在这种情况下，外部连接焊盘75可对应于用作在半导体存储器装置和外部装置之间的外部接口的外部输入/输出(I/O)焊盘。外部连接焊盘75可电联接至形成在外围电路区域PERI中的测试逻辑电路。在这种情况下，外部连接焊盘75可用作配置为执行半导体存储器装置的测试的测试焊盘。
外部连接焊盘75可通过穿过单元结构40形成的虚拟沟道膜DCH电联接至外围电路区域PERI。因此，将外部连接焊盘75和外围电路区域PERI电联接的布线路径可缩短为比当布线路径形成以绕过单元结构40时更小的长度。
当布线路径延长时，可增加电容和电阻。然后，当噪声的影响增加时，信号可在信号传输过程期间失真，从而降低信号完整性。根据本实施例，由于可缩短外部连接焊盘75和外围电路区域PERI之间的布线路径，因此可改进信号完整性。
此外，外部连接焊盘75和外围电路区域PERI通过与虚拟位线DBL重叠的虚拟沟道膜DCH电联接，虚拟位线DBL形成以防止由于共源极线CSL和位线BL之间的电位差导致的BV特性的降低。因此，单元区域CELL不需要用于电联接外部连接焊盘75和外围电路区PERI的附加区域。因此，可确保用于存储器单元的附加区域，从而有助于提高半导体存储器装置的集成密度。
图1和图2示出多个外部连接焊盘75通过多个虚拟沟道膜DCH和多个垂直接触部60电联接至外围电路区域PERI。然而，一个或多个外部连接焊盘可以通过一个或多个虚拟沟道膜和一个或多个垂直接触部电联接至外围电路。
图1和图2示出多个主沟道膜CH形成在单元结构40中。然而，单元结构40可包括在其中形成的一个或多个主沟道层。
图1和图2示出虚拟沟道膜DCH用于将位于单元区域CELL下方的外围电路区域PERI电联接至位于单元区域CELL上方的外部连接焊盘75。然而，虚拟沟道膜DCH可用于电联接在外围电路区域PERI中形成的外围电路元件PTR1和PTR2。将通过参考图3和图8的以下说明来阐明这些实施例。
参考图3和图4，多个外围电路元件PTR1和PTR2可形成在外围电路区域PERI中。外围电路元件PTR1和PTR2可包括第一外围电路元件PTR1和配置为接收从第一外围电路元件PTR1输出的信号的第二外围电路元件PTR2。
虚拟沟道膜DCH1和DCH2可形成在虚拟位线DBL的任意一个的下方以在垂直于衬底10的顶表面的方向上穿过单元结构40。虚拟沟道膜DCH1和DCH2可与虚拟位线DBL的任意一个重叠。
虚拟沟道膜DCH1和DCH2可包括第一虚拟沟道膜DCH1和第二虚拟沟道膜DCH2。第一虚拟沟道膜DCH1可通过垂直接触部61和下部布线结构LML1电联接至第一外围电路元件PTR1。第二虚拟沟道膜DCH2可通过垂直接触部62和下部布线结构LML2电联接至第二外围电路元件PTR2。
第一虚拟沟道膜DCH1可通过第一虚拟位线接触部DBLC1电联接至虚拟位线DBL的任意一个的一端，并且第二虚拟沟道膜DCH2可通过第二虚拟位线接触部DBLC2电联接至相同虚拟位线DBL的另一端。
第一外围电路元件PTR1和第二外围电路元件PTR2可以沿位线BL的方向彼此分隔开相当大的距离。因此，为了电联接第一外围电路元件PTR1和第二外围电路元件PTR2，需要在位线BL的方向上延伸的长布线路径。
如上所述，形成下部布线结构的导电材料具有高电阻值。因此，当第一外围电路元件PTR1和第二外围电路元件PTR2通过下部布线结构连接时，即使第一外围电路元件PTR1和第二外围电路元件PTR2彼此间隔相当大的距离，也可由于下部布线结构的高电阻值而增加噪声的影响。因此，当信号在信号传输过程期间失真的时，提供给第二外围电路元件PTR2的信号的完整性可显著劣化。
在本实施例中，下部布线结构LML1和LML2中的每一个的长度减小，而由具有比下部布线结构LML1和LML2低的电阻值的材料制成的上部布线结构的虚拟位线形成为连接第一虚拟沟道膜DCH1和第二虚拟沟道膜DCH2所需的长度。更具体地，下部布线结构LML1和LML2均形成为足够的长度以将第一外围电路元件PTR1和第二外围电路元件PTR2分别连接到第一虚拟沟道膜DCH1和第二虚拟沟道膜DCH2，而由具有比下部布线结构LML1和LML2低的电阻值的材料制成的上部布线结构的虚拟位线形成为连接第一虚拟沟道膜DCH1和第二虚拟沟道膜DCH2的足够长度。因此，可降低连接第一外围电路元件PTR1和第二外围电路元件PTR2的布线路径的电阻，并且可最小化在传输至第二外围电路元件PTR2的同时来自第一外围电路元件PTR1的信号的失真，这使得可改进提供给第二外围电路元件PTR2的信号的完整性。
此外，由于下部布线结构LML1和LML2以及虚拟位线DBL通过穿过单元结构40形成的虚拟沟道膜DCH1和DCH2连接，用于电联接下部布线结构LML1和LML2以及虚拟位线DBL的布线路径可缩短为比当布线路径形成以绕过单元结构40时小的长度。作为结果，由于可缩短第一外围电路元件PTR1和第二外围电路元件PTR2之间的布线路径，因此可最小化在传输至第二外围电路元件PTR2的同时来自第一外围电路元件PTR1的信号的失真，这使得可改进提供给第二外围电路元件PTR2的信号的完整性。
图3和图4示出第一外围电路元件PTR1和第二外围电路元件PTR2沿位线BL的方向彼此间隔开，并且第一外围电路元件PTR1和第二外围电路元件PTR2通过虚拟位线DBL电联接。
然而，第一外围电路元件PTR1和第二外围电路元件PTR2可沿与位线BL垂直的方向彼此间隔开，并且第一外围电路元件PTR1和第二外围电路元件PTR2可以通过在与位线BL垂直的方向上延伸的第二上部布线层73电联接。将参考图5和图6通过以下说明来阐明这种实施例。
参考图5和图6，多个外围电路元件PTR1和PTR2可形成在外围电路区域PERI中。外围电路元件PTR1和PTR2可包括第一外围电路元件PTR1和配置为接收从第一外围电路元件PTR1输出的信号的第二外围电路元件PTR2。
第一外围电路元件PTR1和第二外围电路元件PTR2可在垂直于位线BL的方向上彼此分隔开相当大的距离。
虚拟沟道膜DCH1和DCH2可形成在虚拟位线DBL1和DBL2下方以在垂直于衬底10的顶表面的方向上穿过单元结构40。虚拟沟道膜DCH1和DCH2可分别与第一虚拟位线DBL1和第二虚拟位线DBL2重叠。
虚拟沟道膜DCH1和DCH2可包括第一虚拟沟道膜DCH1和第二虚拟沟道膜DCH2。第一虚拟沟道膜DCH1可通过垂直接触部61和下部布线结构LML1电联接至第一外围电路元件PTR1。第二虚拟沟道膜DCH2可通过垂直接触部62和下部布线结构LML2电联接至第二外围电路元件PTR2。
第一虚拟沟道膜DCH1可通过第一虚拟位线接触部DBLC1电联接至第一虚拟位线DBL1。第二虚拟沟道膜DCH2可以通过第二虚拟位线接触部DBLC2电联接至第二虚拟位线DBL2。
第二上部布线层73可在与位线BL以及第一虚拟位线DBL1和第二虚拟位线DBL2垂直的方向上延伸。第二上部布线层73的一端可通过第一上部布线接触部72A电联接至第一虚拟位线DBL1，第二上部布线层73的另一端可通过第二上部布线接触部72B电联接至第二虚拟位线DBL2。
因此，第一外围电路元件可通过下部布线结构LML1、垂直接触部61、第一虚拟沟道膜DCH1、第一虚拟位线接触部DBLC1、第一虚拟位线DBL1、第一上部布线接触部72A、第二上部布线层73、第二上部布线接触部72B，第二虚拟位线DBL2、第二虚拟位线接触部DBLC2、第二虚拟沟道膜DCH2、垂直接触部62和下部布线结构LML2电联接至第二外围电路元件PTR2。
如上所述，形成下部布线结构LML1和LML2的导电材料具有高电阻值。因此，当第一外围电路元件PTR1和第二外围电路元件PTR2通过下部布线结构联接时，即使第一外围电路元件PTR1和第二外围电路元件PTR2彼此间隔相当大的距离，也可由于下部布线结构的高电阻值而增大噪声的影响。因此，当信号在信号传输过程期间失真时，提供给第二外围电路元件PTR2的信号的完整性可劣化。
在本实施例中，下部布线结构LML1和LML2形成为将第一外围电路元件PTR1和第二外围电路元件PTR2分别连接至第一虚拟沟道膜DCH1和第二虚拟沟道膜DCH2的这种小的长度。进一步地，由具有比下部布线结构LML1和LML2低的电阻值的材料制成的第二上部布线层73形成为大的长度。因此，由于可降低连接第一外围电路元件PTR1和第二外围电路元件PTR2的布线路径的电阻，所以可提高提供给第二外围电路元件PTR2的信号的完整性。
此外，由于下部布线结构LML1和LML2与第二上部布线层73通过穿过单元结构40形成的虚拟沟道膜DCH1和DCH2彼此电联接，用于将下部布线结构LML1和LML2以及第二上部布线层73电联接的布线路径可缩短为比当布线路径形成以绕过单元结构40时更小的长度。因此，由于缩短第一外围电路元件PTR1和第二外围电路元件PTR2之间的布线路径，所以最小化在传输至第二外围电路元件PTR2的同时来自第一外围电路元件PTR1的信号的失真，这使得改进提供给第二外围电路元件PTR2的信号的完整性是可能的。
在图3至图6的实施例中，虚拟位线DBL或第二上部布线层73用作用于传输信号的布线路径。然而，虚拟位线DBL或第二上部布线层73可用作熔丝。将通过参考图7和图8的以下说明来阐明这样的实施例。
半导体存储器装置可具有根据应用半导体存储器装置的产品的特征确定的内部选项，并且根据各个应用程序操作。熔丝可存储这种选项信息。可通过电切断熔丝来存储选项信息。此外，熔丝还可存储用于半导体存储器装置的修复操作的修复信息。
参考图7，虚拟位线DBL可包括可电切断的熔丝。虚拟位线DBL可电切断以存储选项信息或修复信息。在图7中，CUT指出虚拟位线DBL被切断的部分。
外围电路区域PERI可包括配置为编程由虚拟位线DBL构成的熔丝并验证编程状态的熔丝控制电路FSET。熔丝控制电路FSET可向虚拟位线DBL提供高电平编程电压。
熔丝控制电路FSET可通过下部布线结构LML、垂直接触部60、虚拟沟道膜DCH和虚拟位线接触部DBLC电联接至虚拟位线DBL，并且通过向虚拟位线DBL施加编程电压来切断(或编程)虚拟位线DBL。
当熔丝控制电路FSET和虚拟位线DBL之间的布线路径延长时，电容和电阻增加。然后，在噪声的影响增大的同时，信号在信号传输处理期间可失真，从而导致其中虚拟位线DBL未切断的编程错误。
根据本实施例，由于形成在外围电路区域PERI中的熔丝控制电路FSET通过穿过单元结构40形成的虚拟沟道膜DCH电联接至用作熔丝的虚拟位线DBL，将熔丝控制电路FSET和虚拟位线DBL电联接的布线路径可缩短为比当布线路径形成以绕过单元结构40时更小的长度。因此，可最小化在通过布线路径传输至虚拟位线DBL的同时来自熔丝控制电路FSET的编程电压的失真，这使得防止虚拟位线DBL的编程错误是可能的。
参考图8，第二上部布线层73可包括可电切断的熔丝。例如，第二上部布线层73可被电切断用于存储选项信息或修复信息。在图8中，CUT表示第二上部布线层73被切断的部分。
外围电路区域PER1可包括配置为编程由虚拟位线DBL构成的熔丝并验证编程状态的熔丝控制电路FSET。熔丝控制电路FSET可向虚拟位线DBL提供高电平编程电压。
熔丝控制电路FSET可通过下部布线结构LML、垂直接触部60、虚拟沟道膜DCH、虚拟位线接触部DBLC、虚拟位线DBL和第一上部布线接触部72电联接至第二上部布线层73，并且通过向第二上部布线层73施加编程电压来切断(或编程)第二上部布线层73。
当熔丝控制电路FSET和第二上部布线层73之间的布线路径延长时，电容和电阻增加。然后，在噪声的影响增大的同时，信号在信号传输处理期间可失真，从而导致其中第二上部布线层73未切断的编程错误。
根据本实施例，由于形成在外围电路区域PERI中的熔丝控制电路FSET通过穿过单元结构40形成的虚拟沟道膜DCH电联接至用作熔丝的第二上部布线层73，将熔丝控制电路FSET和第二上部布线层73电联接的布线路径可缩短为比当布线路径形成以绕过单元结构40时小的长度。因此，可最小化在通过布线路径传输至第二上部布线层73的同时来自熔丝控制电路FSET的编程电压的失真，这使得防止第二上部布线层73的编程错误是可能的。
在图1和图8的实施例中，在单元结构40下方的半导体图案50用作共源极区域，并且沟道膜CH的每一个形成Ⅰ形沟道。
如图9所示，然而，半导体图案50可用作管道栅极电极，并且两个或更多个沟道膜CH可通过形成在管道栅极电极中的管线沟道膜PCH联接。例如，一对沟道膜CH可通过管线沟道膜PCH联接，并且U形沟道可通过一对沟道膜CH和管线沟道膜PCH提供。
图10是示意性地示出根据本发明的实施例的包括具有三维(3D)结构的半导体存储器装置620的存储器系统600的简化框图.
参考图10，根据如上所述的本发明的实施例，半导体存储器装置620可包括半导体存储器。例如，半导体存储器装置620可包括非易失性存储器(NVM)装置620。存储器系统600还可包括存储器控制器610。存储器控制器610可控制半导体存储器装置620。例如，非易失性存储器装置620和存储器控制器610的组合可配置为存储卡或固态硬盘(SSD)。
存储器控制器610可包括通过内部总线电联接的静态随机存取存储器(SRAM)611、中央处理单元(CPU)612、主机接口(I/F)613、错误校正码(ECC)单元614和存储器接口615。SRAM 611可用作CPU 612的工作存储器。CPU 612可执行用于存储器控制器610的数据交换的总体控制操作。主机接口613可包括可与存储器系统600联接的主机的数据交换协议。
ECC单元614可检测并校正包括在从非易失性存储器装置620中读取出的数据中的误差。
存储器接口615可与非易失性存储器装置620接口联接。
虽然未示出，但是对本领域技术人员显而易见的是，存储器系统600可进一步具有存储编码数据的只读存储器(ROM)用于与主机接口联接。半导体存储器装置620可提供为由多个闪速存储器芯片构建的多芯片封装。
存储器系统600可用作具有低错误发生概率的高可靠性的存储介质。上述非易失性存储器装置可提供用于诸如固态硬盘(SSD)的存储器系统。存储器控制器610可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、高速PCI(PCI-E)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成装置电子(IDE)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。
图11是示意性地示出根据本发明的实施例的包括具有三维(3D)结构的半导体存储器装置的计算系统700的简化框图.
参考图11，计算系统700可包括电联接至系统总线760的存储器系统710、微处理器(或CPU)720、随机存取存储器(RAM)730、用户接口740和诸如基带芯片组的调制解调器750。在实施例中，计算系统700可以是移动装置，在该情况下，可另外地提供用于提供计算系统700的操作电压的电池(未示出)。虽然在附图中未示出，但是对本领域技术人员应该变成显而易见的是，计算系统700可进一步包括应用芯片组、互补金属氧化物半导体(CMOS)图像传感器(CIS)、移动动态随机存取存储器(DRAM)等。例如，存储器系统710可配置为使用非易失性存储器以存储数据的固态驱动器/硬盘(SSD)。也作为示例，存储器系统710可提供为融合闪速存储器(例如，NAND或NOR闪速存储器)。
上述实施例可通过装置和方法实现。其也可通过执行对应于每个实施例的配置的功能的程序或其上记录程序的记录介质来实现。这种实现可由实施例所属领域的技术人员从上述实施例的说明中容易地导出。
虽然为了说明的目的已经描述各种实施例，但是对本领域技术人员显而易见的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和变型。

Claims (14)

1.一种具有三维结构的半导体存储器装置，其包括：
单元区域，其设置在衬底上方、包括单元结构，所述单元结构包括交替地堆叠在所述衬底上的多个单元栅极导电膜和多个绝缘膜；
外围电路区域，其设置在所述衬底和所述单元区域之间，所述外围电路区域包括：外围电路元件，以及适于电联接所述外围电路元件和虚拟沟道膜的下部布线结构；
上部布线结构，其设置在所述单元区域上方；
主沟道膜和所述虚拟沟道膜，其通过所述单元结构形成，其中所述虚拟沟道膜适于电联接所述上部布线结构和所述外围电路区域；
垂直接触部，适于电联接所述虚拟沟道膜和所述下部布线结构；和
半导体图案，其设置在所述外围电路区域和所述单元区域之间并且具有使所述垂直接触部穿过的开口，其中所述开口与所述虚拟沟道膜重叠，
其中所述主沟道膜和所述虚拟沟道膜相对于所述衬底在所述单元结构的所述多个单元栅极导电膜和所述多个绝缘膜的最上层膜的上方延伸。
2.根据权利要求1所述的半导体存储器装置，其中所述上部布线结构由具有比所述下部布线结构低的电阻的导电材料形成。
3.根据权利要求1所述的半导体存储器装置，其中所述半导体图案包括电联接至所述主沟道膜的共源极区域。
4.根据权利要求1所述的半导体存储器装置，其中所述半导体图案包括其中形成有管线沟道膜的管栅电极，所述管线沟道膜电联接两个或更多个主沟道膜。
5.根据权利要求1所述的半导体存储器装置，其中所述外围电路元件包括第一外围电路元件和适于接收从所述第一外围电路元件输出的信号的第二外围电路元件，并且
其中所述虚拟沟道膜包括：
适于电联接所述第一外围电路元件和所述上部布线结构的第一虚拟沟道膜；以及
适于电联接所述第二外围电路元件和所述上部布线结构的第二虚拟沟道膜。
6.根据权利要求5所述的半导体存储器装置，其中所述上部布线结构包括具有电联接至所述第一虚拟沟道膜的一端以及面向所述一端电联接至所述第二虚拟沟道膜的另一端的虚拟位线。
7.根据权利要求6所述的半导体存储器装置，其中所述虚拟位线包括熔丝。
8.根据权利要求7所述的半导体存储器装置，其中所述上部布线结构包括：
电联接至所述第一虚拟沟道膜的第一虚拟位线；
电联接至所述第二虚拟沟道膜的第二虚拟位线；以及
设置在所述第一虚拟位线和所述第二虚拟位线上方的上部布线层，其适于电联接所述第一虚拟位线和所述第二虚拟位线。
9.根据权利要求8所述的半导体存储器装置，其中所述上部布线层在与所述位线以及所述第一虚拟位线和所述第二虚拟位线垂直的方向上延伸。
10.根据权利要求8所述的半导体存储器装置，其中所述上部布线层包括熔丝。
11.根据权利要求1所述的半导体存储器装置，其中所述上部布线结构进一步包括：
电联接至所述主沟道膜的位线；
电联接至所述虚拟沟道膜的虚拟位线；
设置在所述位线和所述虚拟位线上方并且电联接至所述虚拟位线的上部布线层；以及
设置在所述上部布线层上方并且电联接至所述上部布线层的外部连接焊盘。
12.根据权利要求11所述的半导体存储器装置，其中所述上部布线结构进一步包括形成在与位线和虚拟位线相同层的共源极线，并且
所述虚拟位线设置在所述位线和所述共源极线之间。
13.一种具有三维结构的半导体存储器装置，其包括：
单元区域，其设置在衬底上方、包括单元结构，所述单元结构包括交替地堆叠在所述衬底上的多个单元栅极导电膜和多个绝缘膜；
外围电路区域，其设置在所述衬底和所述单元区域之间，所述外围电路区域包括：外围电路元件，以及适于电联接所述外围电路元件和第一和第二虚拟沟道膜的下部布线结构；
主沟道膜，其通过所述单元结构形成；
所述第一和第二虚拟沟道膜，其通过所述单元结构电联接至所述外围电路区域；
熔丝，其设置在所述单元区域上方并联接在所述第一和第二虚拟沟道膜之间，
垂直接触部，适于电联接所述第一和第二虚拟沟道膜和所述下部布线结构；和
半导体图案，其设置在所述外围电路区域和所述单元区域之间并且具有使所述垂直接触部穿过的开口，其中所述开口与所述第一和第二虚拟沟道膜重叠，
其中所述主沟道膜和所述第一和第二虚拟沟道膜相对于所述衬底在所述单元结构的所述多个单元栅极导电膜和所述多个绝缘膜的最上层膜的上方延伸。
14.根据权利要求13所述的半导体存储器装置，其进一步包括形成在所述外围电路区域中的熔丝控制电路，其适于编程所述熔丝并且验证所述熔丝的编程状态。
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