CN113228242A - 用于晶圆对晶圆对准和接合的连接性检测 - Google Patents

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CN113228242A
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Abstract

第一工件包括位于该第一工件的主表面上的第一有源焊盘、第一测试焊盘和第二测试焊盘，第一测试焊盘电连接到第二测试焊盘。第二工件包括位于该第二工件的主表面上的第二有源焊盘、第三测试焊盘和第四测试焊盘。第一工件和第二工件沿着第一工件的主表面与第二工件的主表面之间的界面接合，以将第一有源焊盘与第二有源焊盘接合，将第一测试焊盘与第三测试焊盘接合，并且将第二测试焊盘与第四测试焊盘接合。连接性检测电路测试第三测试焊盘与第四测试焊盘之间的电连接性。

Description

用于晶圆对晶圆对准和接合的连接性检测
背景技术
半导体存储器广泛用于各种电子设备，例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备和非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。
电荷捕集材料可用于非易失性存储器设备中以存储表示数据状态的电荷。电荷捕集材料可垂直地布置在三维(3D)堆叠的存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。在堆叠中形成存储器孔，然后通过用包括电荷捕集层的材料填充存储器孔以形成存储器单元的竖直列来形成竖直NAND串。每个存储器单元可以存储一个或多个数据位。
非易失性存储器可连接到执行存储器访问操作诸如读写操作的控制电路。非易失性存储器可设置在半导体芯片或管芯中，其中控制电路设置在单独的芯片或管芯上。这些芯片可通过接合焊盘物理地连接，以允许相应芯片上的电路的电耦接。
附图说明
类似编号的元件是指不同的图中的共同部件。
图1是3D堆叠的非易失性存储器设备的透视图。
图2是存储器设备(诸如图1的3D堆叠的非易失性存储器设备100)的功能框图。
图3是描绘控制器的一个实施方案的框图。
图4是三维单片存储器结构的一个实施方案的一部分的透视图。
图4A是具有两个平面的存储器结构的框图。
图4B描绘了存储器单元的块的一部分的顶视图。
图4C描绘了存储器单元的块的一部分的剖视图。
图4D描绘了选择栅极层和字线层的视图。
图4E是存储器单元的竖直列的剖视图。
图4F是多个NAND串的示意图。
图5A至图5B示出了包括用于接合的焊盘的阵列工件。
图6A至图6B示出了包括用于接合的焊盘的控制电路工件。
图7A至图7C示出了晶圆对晶圆接合以及所形成的结构。
图8示出了通过晶圆对晶圆接合而耦接到存储器结构的控制电路的示例。
图9A至图9E示出了用于电连接性检测的结构的示例。
图10A至图10B示出了使用比较器的连接性检测电路的示例。
图11A至图11B示出了使用XOR门的连接性检测电路的示例。
图12A至图12B示出了阵列工件中的芯片上连接性检测电路。
图13A至图13D示出了使用芯片上部件和芯片外部件的连接性检测。
图14示出了包括检测电连接性以识别未对准的方法的示例。
图15示出了包括响应于确定未对准而丢弃的方法的示例。
图16示出了包括响应于确定对准/未对准的动作的流程图。
具体实施方式
在这里呈现的一些示例中，晶圆对晶圆接合用于接合两个工件的相对焊盘(例如，以将包含存储器阵列的阵列晶圆与包含控制电路的控制电路晶圆接合在一起)以形成组合工件。阵列晶圆的每个阵列管芯的焊盘可与对应控制电路晶圆的对应焊盘接合。晶圆对晶圆接合可在此类管芯之间提供大量的单独连接。为了形成良好的连接，工件在接合之前对准。在接合之后，接合的界面被隐藏，并且不容易确定对准。在一些情况下，对准可在工件上变化，使得一些管芯对准，而同一工件的其他管芯不对准。未对准的快速检测可提供反馈以允许快速校正对准和/或接合过程，从而减少损耗，并且可允许早期识别不良部件，从而节省测试时间。
晶圆对晶圆接合的相对工件的焊盘之间的电连接性可被检测并用于确定工件是对准还是未对准。例如，测试焊盘可设置在相对表面上，并且连接性检测电路可检测通过测试焊盘的电连接性。连接性检测电路可设置在待接合工件的芯片上，并且可在晶圆级测试开始时从此类电路获得连接性指示以提供快速反馈。相对的工件可包括连接到测试焊盘的无源部件(例如，测试焊盘可通过一条或多条导电路径连接在一起)。
例如，连接性检测电路可包括在控制电路工件中，并且可连接到控制电路工件上的测试焊盘，而阵列工件的对应测试焊盘通过导电路径简单地连接。这例如通过在阵列工件中使用无源部件使得可能不需要另外的工艺步骤，从而使实施保持简单。
图1至图4F描述了可用于实现本文提出的技术的存储器系统的一个示例。图1是三维(3D)堆叠的非易失性存储器设备的透视图。存储器设备100包括基板101。基板上和基板上方是存储器单元形成的示例性单元块，包括BLK0和BLK1(非易失性存储装置元件)。同样也在基板101上的为外围区域104，该外围区域具有供所述块使用的支撑电路。基板101也可在块的下方承载电路，连同一个或多个下金属层，这些下金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域102中。在存储器设备的上区域103中，一个或多个上金属层在导电路径中被图案化以承载电路的信号。每个单元块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。虽然只有两个块被描绘作示例，但是可使用沿x方向和/或y方向延伸的附加块。
在一个示例性的具体实施中，x方向上平面的长度表示字线信号路径延伸的方向(字线方向或SGD线方向)，y方向上平面的宽度表示位线信号路径延伸的方向(位线方向)。z方向表示存储器设备的高度。
图2是示例性存储器设备(诸如图1的3D堆叠的非易失性存储器设备100)的功能框图。图2中描绘的部件为电路。存储器系统100包括一个或多个存储器管芯108。每个存储器管芯108包括存储器单元的三维存储器结构126(诸如例如存储器单元的3D阵列)、控制电路110和读/写电路128。在其他实施方案中，可使用存储器单元的二维阵列。存储器结构126能够经由解码器124(行解码器)由字线来寻址，并且能够经由列解码器132由位线来寻址。读/写电路128包括多个感测块150，包括SB1、SB2、……、SBp(感测电路)，并且允许存储器单元的页面被并行地读取或编程。在一些系统中，控制器122包括在与一个或多个存储器管芯108相同的存储器设备诸如存储器设备100(例如，可移除存储卡)中。然而，在其他系统中，控制器可与存储器管芯108分开。在一些实施方案中，控制器将位于不同于存储器管芯的管芯上。在一些实施方案中，一个控制器122将与多个存储器管芯108通信。在其他实施方案中，每个存储器管芯108具有其自己的控制器。命令和数据经由数据总线120在主机140与控制器122之间传送，并且经由线118在控制器122与一个或多个存储器管芯108之间传送。在一个实施方案中，存储器管芯108包括连接到线118的一组输入和/或输出(I/O)引脚。
存储器结构126可包括存储器单元的一个或多个阵列，包括3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器级形成在诸如晶圆的单个基板上方(而不在其中)，没有居间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读/写电路128配合以在存储器结构126上执行存储器操作(例如，擦除、编程、读取等)，并且包括状态机112、芯片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。温度检测电路113被配置为检测温度，并且可为本领域已知的任何合适的温度检测电路。在一个实施方案中，状态机112由软件编程。在其他实施方案中，状态机112不使用软件并且完全以硬件(例如，电路)实现。在一个实施方案中，控制电路110包括寄存器、ROM熔丝和用于存储默认值(诸如基准电压和其他参数)的其他存储设备。
芯片上地址解码器114将主机140或控制器122使用的地址之间的地址接口提供给解码器124和解码器132使用的硬件地址。功率控制模块116控制在存储器操作期间提供给字线和位线的功率和电压。其可包括用于3D配置中的字线层(下文所讨论)的驱动器、选择晶体管(例如，下文所述的SGS和SGD晶体管)和源极线。功率控制模块116可包括用于产生电压的电荷泵。感测块包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。
控制电路110、状态机112、解码器114/124/132、温度检测电路113、功率控制模块116、感测块150、读/写电路128以及控制器122中的任一个或任何组合可被认为是执行本文所述的功能的一个或多个控制电路(或管理电路)。
控制器122(在一个实施方案中为电路)可包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口122d和主机接口122e，所有这些都是互接的。一个或多个处理器122C为控制电路的一个示例。其他实施方案可使用状态机或其他设计用于执行一个或多个功能的定制电路。存储设备(ROM 122a,RAM 122b)包括代码，诸如指令集，并且处理器122c可操作来执行该指令集以提供本文所述的功能。另选地或除此之外，处理器122c可从存储器结构中的存储设备访问代码，诸如连接到一个或多个字线的存储器单元的保留区域。与ROM122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122与存储器管芯108之间提供电接口的电路。例如，存储器接口122d可改变信号的格式或定时、提供缓冲区、隔离浪涌、锁存I/O等。处理器122C可经由存储器接口122d向控制电路110(或存储器管芯108的任何其他部件)下命令。与ROM 122a、RAM 122b和处理器122c通信的主机接口122e是在控制器122与主机140之间提供电接口的电路。例如，主机接口122e可改变信号的格式或定时、提供缓冲区、隔离浪涌、锁存I/O等。来自主机140的命令和数据由控制器122经由主机接口122e接收。发送到主机140的数据经由主机接口122e传输。
存储器结构126中的多个存储器元件可以被配置为使得它们串联地连接或使得每个元件是可单独地访问的。作为非限制性示例，NAND配置(NAND闪存存储器)中的闪存存储器设备通常包含串联连接的存储器元件。NAND串是一组串联连接的存储器单元和选择栅极晶体管的示例。
可配置NAND闪存存储器阵列，使得阵列由多个NAND串构成，该NAND串由多个共享单一位线并作为组访问的存储器单元构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以其他方式配置存储器单元。
存储器单元可以有序阵列布置在单个存储器设备级中，诸如以多个行和/或列布置。然而，存储器元件可以非规则配置或非正交配置排列，或者以不视作阵列的结构排列。
布置三维存储器阵列，使得存储器单元占据多个平面或多个存储器设备级，从而形成三维结构(即x、y和z方向，其中z方向基本上垂直，并且x方向和y方向基本上平行于基板的主表面)。
作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个竖直列(例如，基本上垂直于基板的主表面延伸的列，即沿y方向)，每列具有多个存储器单元。竖直列可以二维配置布置，例如，布置在x-y平面中，从而产生存储器单元的三维布置，其中存储器单元位于多个垂直堆叠的存储器平面上。三维存储器元件的其它配置也可构成三维存储器阵列。
作为非限制性示例，在三维NAND存储器阵列中，存储器元件可耦接在一起以形成横穿多个水平存储器设备级的竖直NAND串。可设想到其它三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其它串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
图3是示例性存储器系统100的框图，其描绘了控制器122的更多细节。在一个实施方案中，图3的系统是固态驱动器(SSD)。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了本文描述的特定功能外，闪存存储器控制器可具有各种功能。例如，闪存存储器控制器可格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
控制器122与非易失性存储器管芯108之间的通信接口可以是任何合适的闪存接口，诸如切换模式200、400或800。在一个实施方案中，存储器系统100可为基于卡的系统，诸如安全数字(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中，存储器系统100可为嵌入式存储器系统的一部分。例如，闪存存储器可嵌入主机内，诸如以安装在个人计算机中的固态盘(SSD)驱动器的形式。
在一些实施方案中，存储器系统100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。例如，在一些存储器系统架构中，控制器与存储器管芯之间可以存在2、4、8个或更多个沟道，取决于控制器的能力。在本文描述的任何实施方案中，即使在附图中示出单个沟道，控制器与存储器管芯之间也可以存在超过一个单个沟道。
如图3所描绘，控制器122包括与主机交接的前端模块208、与一个或多个非易失性存储器管芯108交接的后端模块210、以及执行现在将详细地描述的功能的各种其他模块。
图3中描绘的控制器122的部件可以采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、能够由通常执行相关功能中的特定功能的(微)处理器或处理电路(或一个或多个处理器)执行的程序代码(例如，软件或固件)的一部分、或与较大系统交接的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括或包含存储在处理器可读设备(例如，存储器)中的软件，以对控制器122的一个或多个处理器进行编程，以执行本文所述的功能。图3中描绘的架构是可以(或可以不)使用图2中描绘的控制器122的部件(即，RAM、ROM、处理器、接口)的一个示例性实施方式。
再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区并且控制控制器122的内部总线仲裁。只读存储器(ROM)218存储系统引导代码。虽然图3中被示为与控制器122分开地定位，但是在其他实施方案中，RAM 216和ROM 218中的一者或两者可位于控制器内。在又其他实施方案中，RAM和ROM的部分可位于控制器122内和控制器之外。此外，在一些实施方式中，控制器122、RAM 216和ROM 218可位于单独的半导体管芯上。
前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口222(PHY)。可以取决于所使用的存储器的类型来选择主机接口220的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe以及NVMe。主机接口220可为有利于传送数据、控制信号和定时信号的通信接口。
后端模块210包括纠错控制器(ECC)引擎，即ECC引擎224，其对从主机接收的数据字节进行编码并且对从非易失性存储器读取的数据字节进行解码和纠错。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可用作对写入到存储器设备100中的数据的附加级的完整性保护。在一些情况下，RAID模块228可为ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在存在的管芯内添加，例如，作为额外的平面、或额外的块、或块内的额外WL。ECC引擎224和RAID模块228均计算冗余数据，该冗余数据可用于在发生错误时恢复并且可被视为冗余编码器的示例。ECC引擎224和RAID模块228可被一起认为形成组合冗余编码器234。存储器接口230向非易失性存储器管芯108提供命令序列并从非易失性存储器管芯108接收状态信息。在一个实施方案中，存储器接口230可以是双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。闪存控制层232控制后端模块210的整体操作。
图3所示的存储器系统100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的损耗均衡。存储器系统100还包括其他分立部件240，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器122进行交互的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲区管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。
闪存转换层(FTL)或媒体管理层(MML)238可被集成为可处理闪存错误并与主机交接的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对存储器管芯108的闪存存储器126的写入。可能需要MML 238，因为：1)闪存存储器可能具有有限的耐久性；2)该闪存存储器126可以只写入多个页面；和/或3)除非闪存存储器126作为块被擦除(即，块可被视为最小擦除单元)，否则它可以不被写入。MML 238理解闪存存储器126的这些潜在限制，这些潜在限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为向闪存存储器126的写入。
控制器122可与一个或多个存储器管芯108进行交互。在一个实施方案中，控制器122和多个存储器管芯(一起构成存储器系统100)实现固态驱动器(SSD)，其可以模拟、替换或代替主机(如NAS设备)等内的硬盘驱动器使用。另选地，SSD不需要作为硬盘驱动器工作。
图4是包括多个存储器单元的三维存储器结构126的一部分的透视图。例如，图4示出了一个存储器块的一部分。所描绘的结构包括一组位线BL，其位于交替的介电层和导电层的堆叠上方。出于示例目的，将介电层中的一个标记为D，并且将导电层中的一个(也被称为字线层)标记为W。交替的介电层和导电层的数量可以基于特定具体实施要求而变化。一组实施方案包括在108个至216个之间的交替的介电层和导电层，例如，96个数据字线层、8个选择层、4个虚设字线层以及108个介电层。也可以使用多于或少于108至216个层。如将在下面所说明，交替的介电层和导电层被局部互连LI分成四个“指状部”。图4仅示出了两个指状部和两个局部互连LI。在交替的介电层和字线层下方和之间的是源极线层SL。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为MH。需注意，在图4中，介电层被描绘为透视图，使得读者可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷捕集层的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每个存储器单元可以存储一个或多个数据位。下面关于图4A至图4F提供三维存储器结构126的更多细节。
图4A是说明存储器结构126的一个示例性组织的框图，该存储器结构被分为两个平面302和304。然后，将每个平面分成M个块。在一个示例中，每个平面具有约2000个块。然而，也可以使用不同数量的块和平面。在一个实施方案中，对于两个平面存储器，块ID通常使得偶数块属于一个平面，而奇数块属于另一个平面；因此，平面302包括块0、2、4、6、......，而平面304包括块1、3、5、7、......。在一个实施方案中，存储器单元的块是擦除单位。即，一个块的所有存储器单元一起被擦除。在其他实施方案中，可以出于其他原因将存储器单元分组为块，诸如为了组织存储器结构126以启用信令和选择电路。
图4B至图4F描绘了示例性3D NAND结构。图4B是描绘来自存储器结构126的一个块的一部分的顶视图的框图。图4B中描绘的框的部分对应于图4A的框2中的部分306。从图4B中可以看出，图4B中描绘的块沿332的方向延伸。在一个实施方案中，存储器阵列将具有60个层。其他实施方案具有少于或多于60个层。然而，图4B仅示出了顶层。
图4B描绘了表示竖直列的多个圆圈。竖直列中的每个列包括多个选择晶体管和多个存储器单元。在一个实施方案中，每个竖直列实现一个NAND串。例如，图4B描绘了竖直列422、432、442和452。竖直列422实现NAND串482。竖直列432实现NAND串484。竖直列442实现NAND串486。竖直列452实现NAND串488。下面提供了竖直列的更多细节。由于图4B中描绘的块在箭头330的方向上和在箭头332的方向上延伸，因此该块包括比图4B中描绘的更多的竖直列
图4B还描绘了一组位线425，包括位线411、412、413、414、......419。图4B示出了二十四个位线，因为仅示出了该块的一部分。设想的是，多于二十四个位线连接到该块的竖直列。表示竖直列的每个圆圈都有一个“x”以指示其与一个位线连接。例如，位线414连接到竖直列422、432、442和452。
图4B中描绘的块包括一组局部互连402、404、406、408和410，该组局部互连将各个层连接到在竖直列下方的源极线。局部互连402、404、406、408和410还用于将块的每个层分为四个区域；例如，图4B中描绘的顶层被分为区域420、430、440和450，这些区域被称为指状部。在实现存储器单元的块的层中，这四个区域被称为字线指状部，它们被局部互连分开。在一个实施方案中，在块的公共级上的字线指状部在块的端部处连接在一起以形成单一字线。在另一个实施方案中，在同一级上的字线指状部不连接在一起。在一个示例性实施方式中，位线仅连接到区域420、430、440和450中的每个中的一个竖直列。在该实施方式中，每个块具有十六行活动列，并且每个位线连接到每个块中的四个行。在一个实施方案中，连接到公共位线的所有四个行都连接到同一字线(经由连接在一起的在同一级上的不同字线指状部)；因此，系统使用源极侧选择线和漏极侧选择线来选择要进行存储器操作(编程、验证、读取和/或擦除)的四个中的一个(或另一个子集)。
尽管图4B示出了在一个块中每个区域具有四行竖直列，四个区域就有十六行竖直列，但是这些确切数字是示例性实施方式。其他实施方案可以包括每一块更多或更少的区域、每一区域更多行或更少行的竖直列、以及每一块更多行或更少行的竖直列。
图4B还示出了竖直列是交错的。在其它实施方案中，可以使用不同交错模式。在一些实施方案中，竖直列不交错。
图4C描绘了三维存储器结构126的实施方案的一部分，其示出了沿图4B的线AA的剖视图。该剖视图切穿竖直列432和434以及区域430(参见图4B)。图4C的结构包括：四个漏极侧选择层SGD0、SGD1、SGD2和SGD3；四个源极侧选择层SGS0、SGS1、SGS2和SGS3；四个虚设字线层DD0、DD1、DS0以及DS1；以及四十八个数据字线层WLL0至WLL47，这些数据字线层用于连接到数据存储器单元。其他实施方案可实现多于或少于四个的漏极侧选择层、多于或少于四个的源极侧选择层、多于或少于四个的虚设字线层以及多于或少于四十八个的字线层(例如，96个字线层)。竖直列432和434被描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层以及字线层。在一个实施方案中，每个竖直列都包括了NAND串。例如，竖直列432包括NAND串484。在竖直列和下面列出的层之下的是基板101、基板上的绝缘膜454以及源极线SL。竖直列432的NAND串在堆叠的底部处具有源极端并且在堆叠的顶部处具有漏极端。与图4B一致，图4C示出了经由连接器415连接到位线414的竖直列432。还描绘了局部互连404和406。
位线414通过通孔417连接到焊盘416。耦接到附加竖直列的附加位线类似地连接。多个位线可在此类存储器结构上方延伸，并且可通过块选择电路连接到多个块。此类位线连接到可沿着工件的顶部表面(主表面)裸露的焊盘，使得它们可用于形成电连接。类似地，字线(例如，WLL0至WLL47)、虚设字线(例如，DD0-1、DS0-1)和选择线(例如，SGD0至SGD3)可通过通孔(图4C中未示出)耦接到工件主表面上的焊盘(例如，与焊盘416共面的焊盘)。例如，字线层可在外部区域(在形成存储器单元的区域之外)中以阶梯式“楼梯”布置方式布置，使得每个字线层裸露并且可通过通孔接触。
为了便于引用，漏极侧选择层SGD0、SGD1、SGD2和SGD3；源极侧选择层SGS0、SGS1、SGS2和SGS3；虚设字线层DD0、DD1、DS0和DS1；以及字线层WLL0至WLL47被统称为导电层。在一个实施方案中，导电层由TiN和钨的组合制成。在其他实施方案中，可以使用其他材料形成导电层，诸如掺杂的多晶硅、金属(诸如钨或金属硅化物)。在一些实施方案中，不同导电层可以由不同材料形成。在导电层之间的是介电层DL0至DL59。例如，介电层DL49在字线层WLL43上方并且在字线层WLL44下方。在一个实施方案中，介电层由SiO2制成。在其他实施方案中，可以使用其他介电材料形成介电层。
非易失性存储器单元沿竖直列形成，该竖直列延伸穿过堆叠中的交替的导电层和介电层。在一个实施方案中，存储器单元布置在NAND串中。字线层WLL0至WLL47连接到存储器单元(也被称为数据存储器单元)。虚设字线层DD0、DD1、DS0以及DS1连接到虚设存储器单元。虚设存储器单元不存储用户数据，而数据存储器单元有资格存储用户数据。漏极侧选择层SGD0、SGD1、SGD2和SGD3用于将NAND串与位线电连接和断开。源极侧选择层SGS0、SGS1、SGS2和SGS3用于将NAND串与源极线SL电连接和断开。
图4D描绘了图4C中部分地描绘的块的导电层(SGD0、SGD1、SGD2、SGD3、SGS0、SGS1、SGS2、SGS3、DD0、DD1、DS0、DS1以及WLL0至WLL47)的逻辑表示。如上面关于图4B所述，在一个实施方案中，局部互连402、404、406、408和410将每个导电层分成四个区域或指状部。例如，字线层WLL31被划分成区域460、462、464和466。对于字线层(WLL0至WLL31)，这些区域被称为字线指状部；例如，字线层WLL46被划分成字线指状部460、462、464和466。在一个实施方案中，在同一级上的四个字线指状部连接在一起。在另一个实施方案中，每个字线指状部作为单独的字线操作。
漏极侧选择栅极层SGD0(顶层)也被划分成区域420、430、440和450，也称为指状部或选择线指状部。在一个实施方案中，在同一级上的四个选择线指状部连接在一起。在另一个实施方案中，每个选择线指状部作为单独的字线操作。
图4E描绘了包括竖直列432的一部分的图4C的区域429的剖视图。在一个实施方案中，竖直列是圆形的并包括四个层；然而，在其他实施方案中，可包括多于或少于四个层，并且可使用其他形状。在一个实施方案中，竖直列432包括由诸如SiO2的电介质制成的内芯470。也可以使用其他材料。包围内芯470的是多晶硅沟道，即沟道471。也可以使用除了多晶硅之外的材料。需注意，沟道471连接到位线。包围沟道471的是隧穿电介质472。在一个实施方案中，隧穿电介质472具有ONO结构。包围隧穿电介质472的是电荷捕集层473，诸如(例如)氮化硅。也可以使用其他存储器材料和结构。本文所述的技术不限于任何特定材料或结构。
图4E描绘了介电层DLL49、DLL50、DLL51、DLL52和DLL53，以及字线层WLL43、WLL44、WLL45、WLL46和WLL47。字线层中的每个字线层包括由氧化铝层477包围的字线区域476，氧化铝层由阻挡氧化物层478(SiO2)包围。字线层与竖直列的物理相互作用形成存储器单元。因此，在一个实施方案中，存储器单元包括沟道471、隧穿电介质472、电荷捕集层473、阻挡氧化物层478、氧化铝层477以及字线区域476。例如，字线层WLL47和竖直列432的一部分构成存储器单元MC1。字线层WLL46和竖直列432的一部分构成存储器单元MC2。字线层WLL45和竖直列432的一部分构成存储器单元MC3。字线层WLL44和竖直列432的一部分构成存储器单元MC4。字线层WLL43和竖直列432的一部分构成存储器单元MC5。在其他架构中，存储器单元可具有不同结构；然而，存储器单元仍将仍然是存储单元。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷捕集层473的一部分中。响应于字线区域476上的适当电压，这些电子通过隧穿电介质472从沟道471被吸引到电荷捕集层473中。存储器单元的阈值电压(Vth)与所存储的电荷量成比例地增大。在一个实施方案中，通过电子的福勒-诺得海姆(Fowler-Nordheim)隧穿到电荷捕集层中来实现非易失性存储系统的编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕集层中以与电子重组。在一个实施方案中，使用经由诸如栅极感应的漏极泄漏(GIDL)的物理机制的空穴注入到电荷捕集层中来实现擦除。
图4F示出了跨整个块延伸的物理字线WLL0至WLL47。图4G的结构对应于图4A至图4F的块2中的部分306，包括位线411、412、413、414、......419。在该块内，每个位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、SGD2和SGD3用于确定四个NAND串中的哪一个连接到相关联的位线。还可以考虑将该块划分成四个子块SB0、SB1、SB2和SB3。子块SB0对应于由SGD0和SGS0控制的竖直NAND串，子块SB1对应于由SGD1和SGS1控制的竖直NAND串，子块SB2对应于由SGD2和SGS2控制的竖直NAND串，并且子块SB3对应于由SGD3和SGS3控制的竖直NAND串。
虽然图4至图4F的示例性存储器系统是包括具有电荷捕集材料的竖直NAND串的三维存储器结构，但是其他(2D和3D)存储器结构也可与本文所述的技术一起使用。例如，也可以使用浮栅存储器(例如，NAND型和NOR型闪存存储器)、ReRAM存储器、磁阻存储器(例如，MRAM)和相变存储器(例如，PCRAM)。
ReRAM存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。该配置称为自旋阀，并且是MRAM位的最简单结构。存储器设备由此类存储器单元的网格构建。在用于编程非易失性存储系统的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCRAM)利用了硫属化物玻璃的独特行为。一个实施方案使用GeTe-Sb2Te3超晶格通过仅利激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。应当注意，在该文件中使用“脉冲”不需要正方形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。
在成功编程过程(具有验证)结束时，在适当时，存储器单元的阈值电压应当在用于经编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图5示出了当每个存储器单元存储三位数据时用于存储器单元阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图5示出了八个阈值电压分布，其对应于八个数据状态。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)S1至S17表示被编程的存储器单元，并且因此也被称为经编程的状态。每个阈值电压分布(数据状态)对应于一组数据位的预确定值。编程到存储器单元中的数据与该单元的阈值电压电平之间的具体关系取决于该单元所采纳的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。
图5A示出了在形成互连和接合特征部之后的非易失性存储器，诸如存储器结构126。图5A示出了工件500的横截面，该工件包括基板501，例如硅基板，诸如硅晶圆(例如，300mm晶圆)或晶圆的一部分。术语工件可指基板(例如，晶圆或晶圆的一部分)以及形成于基板之中或之上的部件，包括电子部件，诸如有源部件、互连层、介电层和接合焊盘。基板501上及其上方是中间区域502，该中间区域可包括非易失性存储器单元的块(例如，包括图1所示的BLK0和BLK1，其具有图4至图4F所示的存储器结构126)。在工件500的上部区域503(互连区域)中，一个或多个金属层在导电路径中进行了图案化以承载电信号。这些可包括位线(例如，图4C的位线414)和通孔。图案化金属层由提供电隔离的介电层(例如，二氧化硅或其他绝缘体)隔开。上部区域503上方是接合区域504，该接合区域包括接合焊盘(例如，焊盘416)，该接合焊盘连接到上部区域503的导电路径以及/或者中间区域502和/或基板501的部件，以通过上部区域503的导电迹线提供与中间区域502中的非易失性存储器单元的电耦接。接合区域504可包括介电层，其中接合焊盘形成在介电层之中或之上，使得焊盘暴露在表面506(主表面)处并且可在晶圆对晶圆接合工艺中与相对的接合焊盘接合。
图5B示出了工件500的主表面506的一部分的俯视图，其示出了包括焊盘508a至508d(其可包括耦接到位线、字线、虚设字线、选择栅极线的有源焊盘以及针对测试目的提供的测试焊盘)和416(先前示于图4C中)的裸露焊盘。尽管在该示例中示出了少量焊盘，但应当理解，大量焊盘可设置在工件诸如工件500的表面上。单个管芯可包括例如数百万个焊盘，其中晶圆包括数百或数千个管芯。接合区域504可包括围绕焊盘延伸并且隔离相邻焊盘的介电层。焊盘可由合适的电导体(诸如，铜或含铜的铜合金、或其他合适的金属或金属合金)制成。
图6A示出了包含控制电路诸如图3所示的存储器控制器122的控制电路的工件600的示例。工件600包括基板601，例如硅晶圆(例如，300mm晶圆)或晶圆的一部分。在基板601之上和上方的是中间区域602，该中间区域可包括形成在基板601之上(和/或之中)的控制电路。例如，中间区域可包括CMOS(互补型金属氧化物半导体)电路，该电路包括控制器122的形成在基板601的有源区域中的电路。在工件600的上部区域603(互连区域)中，一个或多个金属层在导电路径中进行了图案化以承载电信号。这些可包括：相对于基板的主表面，横向延伸的迹线以及竖直延伸的通孔。此类导电路径形成不同电路(例如，控制器122的连接部件)之间的电连接。图案化金属层由提供电隔离的介电层(例如，二氧化硅或其他绝缘体)隔开。在上部区域603上方是接合区域604，该接合区域包括接合焊盘，该接合焊盘连接到上部区域603的导电路径以及/或者中间区域602和/或基板601的部件，以通过上部区域603的导电路径提供与中间区域602中的电路的电耦合。接合区域604可包括介电层，其中接合焊盘形成在介电层之中或之上，使得接合焊盘暴露在表面606(主表面)处并且可在晶圆对晶圆接合工艺中与相对的接合焊盘接合。
图6B示出了工件600的主表面606的一部分的俯视图，其示出了包括焊盘608a至608d(其可包括有源焊盘以及针对测试目的提供的测试焊盘)和焊盘616的裸露焊盘。接合区域604可包括围绕焊盘延伸并且隔离相邻焊盘的介电层。焊盘可由合适的电导体(诸如，铜或含铜的铜合金、或其他合适的金属或金属合金)制成。
焊盘608a至608d和616可布置成与另一个工件的对应焊盘连接以用于晶圆对晶圆接合工艺。例如，可定位焊盘616，使得当工件500和600对准并接合时，焊盘616接合到焊盘416，并且因此位线414可由工件600的中间区域602中的控制电路进行控制。工件500可包括多个存储器管芯，并且工件600可在对应图案(例如，一对一图案，使得对于工件500的每个存储器管芯，存在工件600的对应控制电路管芯)中包括相等数量的控制电路管芯。相对的成对管芯具有对应的焊盘图案，使得当工件精确对准时，每个焊盘与相对管芯的对应焊盘对准，使得工件600的控制电路电连接到工件500的存储器单元。
图7A示出了工件500和工件600的晶圆对晶圆接合的过程。对基板501进行处理，以制造存储器阵列(例如，存储器结构126)、互连结构以及用于接合的焊盘，如上文参照图5A至图5B所论，从而形成工件500。对基板601进行处理，以制造控制电路(例如，形成为CMOS电路的逻辑电路)、互连结构以及用于接合的焊盘，如上文参照图6A至图6B所论，从而形成工件600。然后在该示例中，将工件500翻转(可翻转任一工件)，使得工件500的主表面506与工件600的主表面606相对。将工件500、600对准，使得对应的管芯成对对准，并且此类管芯对上的焊盘对准以用于接合。随后，在工件500、600对准的情况下，对工件500、600施加压力和/或热或其他条件，以将相应焊盘接合在一起，从而在工件500的存储器阵列与工件600的控制电路之间形成电连接(即，沿着主表面506、606之间的界面进行接合)。所接合的工件500和600形成包括管芯对的组合工件700，其中每一对包括形成存储器系统的存储器阵列管芯和控制电路管芯。组合工件或此类工件的一部分可被称为CMOS接合阵列(CbA)，并且以这种方式形成的单个芯片可被称为CbA芯片。
图7B示出了包括工件600和工件500的组合工件700。可以看出，工件500的接合区域504沿着界面701(即，工件500、600的主表面之间的界面)与工件600的接合区域604接触。
图7C示出了组合工件700的一部分，包括基板601、中间区域602(包括形成为基板601之内和之上的CMOS芯片部件的有源部件)、上部区域603(包括由电介质分隔的迹线和通孔所形成的导电路径)和接合区域604，该接合区域包括接合到接合区域504的对应焊盘的焊盘。通过上部区域503的导电路径，接合区域504的焊盘耦接到中间区域502中的形成在基板501上的存储器阵列元件。
尽管沿着工件500、600主表面的焊盘可接合在一起并且在接合之后可以不露出来，但可提供附加焊盘以用于连接到其他电路(例如，连接到组合工件700的外部电路)并且可以露出来以用于进行接合和/或探测。工件600中的裸露焊盘720由延伸穿过工件500的开口722而露出。可在工件500的每个管芯中提供一个或多个此类开口，使得工件600的指定焊盘在工件500、600的晶圆对晶圆接合之后仍然露出。例如，可在晶圆对晶圆接合之前(或之后)穿过工件500进行开口蚀刻。尽管示出了一个裸露焊盘(焊盘720)，但应当理解，可提供任何数量的裸露焊盘。例如，可提供焊盘以用于与主机进行交互、接收电力、测试和其他目的。
用于形成工件500的制造工艺可与用于形成工件600的制造工艺完全不同。例如，尽管工件500的存储器结构126以3D结构在基板表面上方包括多个有源区域，但工件600的逻辑电路可形成在单个有源区域中。逻辑电路可通过CMOS工艺形成，而存储器结构126使用适于3D存储器制造的工艺步骤，该工艺步骤可不同于CMOS工艺步骤。因此，所用的层数和材料可不同。设备尺寸和公差也可不同。并且热预算可以不同。在工件(诸如，工件500)中嵌入逻辑电路可能需要附加的工艺步骤，因为用于形成存储器结构126的相同工艺步骤可能与形成逻辑电路的工艺步骤不兼容。因此，外围区域(例如，CMOS或外围区域104中的其他逻辑电路)中提供的逻辑电路可单独形成。这增加了工艺步骤的数量，从而增加了损坏风险并产生热预算问题。
尽管图2示出了存储器管芯108包括可形成在外围区域(例如，图1的外围区域104)中的除存储器结构126之外的各种电路(例如，控制电路110、读/写电路128和行解码器124)的示例，但减少或消除阵列工件中的逻辑电路可减少所需的处理步骤的数量并且减少热预算问题。晶圆对晶圆接合提供了相对较大的区域以用于接合大量的焊盘，使得可在阵列工件与控制电路工件之间提供宽的界面。这可有利于与图2所示电路不同的电路布置方式。例如，在一些示例中，在存储器管芯108上示出的控制电路110、读/写电路128和行解码器124中的一些或全部电路可位于控制电路工件上，而不是位于与存储器结构126相同的管芯上。这可允许制造具有很少逻辑电路或不具有逻辑电路(例如，不具有CMOS部件)的阵列工件，使得制造可显著简化并且减少热预算问题。
图8示出了图2的布置方式的另选布置方式，其可通过晶圆对晶圆接合来实现。图8示出了形成于控制电路管芯808(例如，工件600中的控制电路管芯)中的控制电路的示例，该控制电路管芯耦接到形成于阵列管芯810(例如，工件500中的阵列管芯)中的存储器结构126。通用部件如图2那样编号。可以看出，控制电路110、读/写电路128和行解码器124(其可通过CMOS工艺形成)位于控制电路管芯808中。控制器122也位于控制电路管芯808中。控制电路110、读/写电路128、行解码器124和控制器122可由常规工艺(例如，CMOS工艺)形成，使得向包括控制器122的管芯添加控制电路110、读/写电路128和行解码器124可能需要很少的附加工艺步骤或不需要附加工艺步骤(即，用于制造控制器122的相同工艺步骤也可用于制造控制电路110、读/写电路128和行解码器124)。因此，尽管移走管芯(诸如，存储器管芯108)中的此类电路可减少制造此类管芯所需的步骤数量，但向管芯(诸如，控制电路管芯808)添加此类电路可能不需要任何附加的工艺步骤。
图8示出了通过电路径812耦接到存储器结构126的读/写电路128。例如，电路径812可提供读/写电路128与存储器结构126位线之间的电连接。电路径可从控制电路管芯808中的读/写电路128延伸穿过控制电路管芯上的焊盘(例如，焊盘616)，该焊盘接合到阵列管芯810的对应焊盘(例如，焊盘416)上，该对应焊盘连接到存储器结构126的位线。存储器结构126的每个位线可具有电路径812中的对应电路径，包括连接到读/写电路128的一对接合焊盘。类似地，行解码器电路124通过电路径814耦接到存储器结构126。电路径814中的每条电路径可以对应于字线、虚设字线或选定栅极线。也可在控制电路管芯808与阵列管芯810之间提供附加的电路径。
应当理解，可能需要阵列工件与控制电路工件之间的焊盘的准确对准以形成功能性存储器系统。如果焊盘未准确对准，则不形成电连接或形成较差的电连接，并且控制电路不能与存储器单元适当地相互作用。工件(例如，工件500、600)的未对准可能导致组合工件(例如，组合工件700)报废(即，可能丢弃所有管芯)，这表示损耗并且通常是不期望的。在一些情况下，一些管芯可能对准，而其他管芯未对准(例如，由于较大的力和/或不均匀性)。此类管芯级未对准可能不会立即显现出来。虽然测试可识别由未对准引起的问题，但此类测试可能需要大量时间，并且在执行测试时可能持续出现对准和/或接合引起的问题，直到未对准被识别为起源并且问题被解决。在识别并解决问题之前，在此类时间段内可能发生显著损耗。在诸如图8所示的布置方式中，在具有大量接合连接以容纳非易失性存储器阵列的情况下，焊盘可较小并且未对准的可能性较大。因此，在此类设计中可能需要关注未对准。
本技术的各方面允许快速识别通过晶圆对晶圆接合而接合的工件的未对准，包括管芯级未对准，从而可采取适当的动作。可使用简单的管芯上电路来检测未对准，以给出关于对准的逐个管芯信息。这可在将组合晶圆切割成单个管芯之前(例如，在晶圆对晶圆接合之后立即，或者在晶圆对晶圆接合之后不久)进行，从而可快速获得结果并且可快速解决任何工艺引起的问题。通过允许更快地识别未对准问题并因此更快地采取纠正措施，这可减少报废管芯的数量。
一种示例性技术包括在将要进行晶圆对晶圆接合的表面上(例如，在表面506、606上)提供相对的成对测试焊盘，其中一个工件上的焊盘电连接在一起。然后检查相对的焊盘之间的电连接性。如果焊盘适当地接合，则电连接性良好。如果焊盘未接合(例如，由于未对准)，则电连接性可能较差(例如，开路)。
图9A示出了设置在阵列工件500的表面506上的测试焊盘930a至930d。测试焊盘930a至930d可以任何合适的方式分布。例如，测试焊盘可位于管芯的拐角处或拐角附近，或者可在管芯中的特定位置处相对靠近在一起。每个管芯可具有一组或多组测试焊盘，其中每组有两个或更多个测试焊盘。这允许逐个管芯地测试对准。
图9B示出了设置在控制电路工件600的表面606上的测试焊盘936a至936d。测试焊盘936a至936d可被布置成对应于测试焊盘930a至930d(即，测试焊盘被布局成使得当表面506、606经受晶圆对晶圆接合时，测试焊盘930a至930d应与测试焊盘936a至936d对准。
图9C示出了测试焊盘930a至930d和测试焊盘936a至930d未对准。虽然测试焊盘930a被设计成与测试焊盘936a对准并因此进行电连接，但测试焊盘930a和936a未对准并因此在接合期间不重叠且不接合在一起。类似地，测试焊盘930b和936b不重叠且不接合，测试焊盘930c和936c不重叠且不接合，并且测试焊盘930d和936d不重叠且不接合。所示的未对准示例涉及相对焊盘之间的不重叠和不接合。本发明技术的各方面可用于检测如图所示其中不存在重叠的未对准，或者检测何时存在一些重叠和/或一些接合并且不限于所示的情况。
图9D示出了包含测试焊盘930a至930b的工件500的一部分和包含测试焊盘936a至936b的工件600的一部分的剖视图。测试焊盘930a通过导电路径938(例如，通过金属迹线和将测试焊盘930a至930b连接到该迹线的通孔)电连接到测试焊盘930b。图9D示出工件500、600的部分对准并且因此测试焊盘接合并形成电连接的情况。具体地讲，测试焊盘930a接合到测试焊盘936a，并且测试焊盘930b接合到测试焊盘936b。测试焊盘936通过导电通路连接到节点A，并且测试焊盘936b通过另一导电通路连接到节点B。节点A和节点B可位于工件600中并且可连接到适当的连接性检测电路(例如，被配置为测试在工件600的控制电路中或其他地方形成的电连接性的电路)，使得可测试节点A与节点B之间的电连接性。在如图所示测试焊盘对准的情况下，可以看出，由于测试焊盘936a通过相对的测试焊盘930a至930b和导电路径938连接到测试焊盘936b，因此节点A电连接到节点B。因此，测试该结构的电连接性将发现良好的连接性(即，节点A与节点B之间存在低电阻，并且电流可以极小的电压降在节点A与节点B之间流动，使得节点A和节点B两者处于大约相同的电压)。
图9E示出了工件500、600的部分未对准，这些部分被示出为使得测试焊盘930a未接合到测试焊盘936a并且测试焊盘930b未接合到测试焊盘936b(例如，如图9C所示)。因为这些测试焊盘未接合，所以测试焊盘936a与测试焊盘936b之间存在很少的电连接性或不存在电连接性。因此，当测量节点A与节点B之间的电连接性时，电连接性将较差(例如，高电阻指示开路状态，使得节点可处于不同电压下)，这指示测试焊盘未对准并因此指示工件500、600的至少一些部分未对准。可以多种方式快速检测两个此类节点之间的连接性，使得可快速识别未对准并且可采取适当的动作。
在一种布置方式中，连接性检测电路位于工件600(控制电路工件)中，并且可使用与形成控制电路相同的工艺形成为CMOS逻辑电路，而工件500(阵列工件)中示出的部件(包括测试焊盘930a、930b和导电路径938)是可使用与形成工件500的导电路径的相同工艺步骤形成的无源部件。节点A和节点B中的一者或多者可另选地位于芯片外或可连接到芯片外部件，使得一些或所有连接性检测电路可位于工件600(例如，外部测试设备)之外。
图10A示出了连接性检测电路1000的第一示例，该连接性检测电路可耦接到图9D至图9E的节点A和节点B以测试节点A与节点B之间的电连接性。来自节点A和节点B的输入被提供给多路复用器1002(MUX)，该多路复用器(根据选择信号)选择输入中的一者并将其提供在输出1004上。来自多路复用器1002的输出1004作为输入信号提供给比较器1008，该比较器接收具有基准电压Vref的第二输入1006。当(根据启用信号)启用时，比较器1008提供输出1010(在该示例中为标志)，该输出指示所选节点(节点A或节点B)上的电压是否大于电压Vref。因此，可将任一个或两个节点上的电压与基准电压进行比较，以查看两个节点是否处于指示电连接性的电压。例如，可将大于Vref的电压施加到导电路径938(通过节点A或节点B中的一者，或以其他方式)，使得如果节点A和节点B电连接到导电路径938，则它们将具有大于Vref的电压。可检查(例如，串联地选择)两个节点，以确定测试焊盘936a至936b是否与测试焊盘930a至930b对准，并因此确定工件500、600的包含测试焊盘的部分是否对准。如果任一节点示出小于基准电压Vref的电压，则这指示不存在连接性并且测试焊盘未对准(因此，工件500、600的部分未对准)。
虽然在图9D至图9E的示例和图10A中示出了两个节点，但应当理解，本发明技术的各方面可应用于连接到相应测试焊盘的任何数量的节点(例如，连接到图9B的四个测试焊盘的四个节点)。图10B示出了可用于检查N个节点(其中N可为任何数量)的电连接性的连接性检测电路1020的示例，每个节点耦接到相应的测试焊盘(例如，N＝4，其中每个节点耦接到图9B的测试焊盘936a至936d中的一者)。连接性检测电路1020包括类似于连接性检测电路1000的部件的部件，并且类似的部件以类似的方式编号。多路复用器1022是N输入多路复用器，使得可选择来自N个节点中的任一者的电压并将其作为比较器1008的输入设置在输出1004上。N个测试焊盘可以一定图案布置，以检测组合工件中的各个位置处(例如，每个管芯中的不同位置处)的电连接性。
图11A示出了包括耦接到节点A和节点B的异或(XOR)门1102的连接性检测电路1100的示例。输出1104可指示节点A和节点B处的电压之间是否存在差异(即，如果两个节点均处于高电压或两者均处于低电压，则不满足XOR条件并且输出1104可提供逻辑低信号，并且如果一个节点处于高电压并且另一个节点处于低电压，则满足XOR条件并且输出1104可提供逻辑高信号)。因此，逻辑低信号可指示节点A与节点B之间的良好电连接性，而逻辑高信号可指示节点A与节点B之间的不良电连接性，这进一步指示工件500、600的部分的不良对准。
图11B示出了包括XOR门1122的连接性检测电路1120的示例，在该示例中，XOR门是N输入XOR门，使得可比较N个节点处的电压(其中N可为任何数量，例如四个或更多个)。所有节点可通过设计(例如，通过使用直接连接的相对测试焊盘进行的晶圆对晶圆接合)连接在一起，使得如果测试焊盘接合在一起，则所有节点应处于相同电压(例如，应处于导电路径938的电压)。如果一个或多个节点不处于相同电压，则这指示较差的导电性，继而指示一对或多对测试焊盘未对准。因此，输出1124可在所有节点处于相同电平时提供逻辑低信号，并且可在一个或多个节点处于不同电平时提供高逻辑信号。
连接性检测电路(例如，上文的连接性检测电路1000、1020、1100、1120)可在工件中实现，如图12A中的横截面所示，该图示出了位于工件600中的连接性检测电路1200(例如，由工件600中的有源层中的CMOS逻辑部件形成)。虽然在该示例中，连接性检测电路1200直接形成在对应测试焊盘363a至363b的下方，但应当理解，连接性检测电路的位置不限于此类位置。
图12B示出了连接性检测电路1200相对于工件600的一部分中的测试焊盘363a至363d的位置的另一个图示。在该示例中，连接性检测电路1200通过导电路径耦接到测试焊盘363a至363d，使得测试焊盘的分布不限于连接性检测电路上方的区域。例如，测试焊盘可分布在管芯周围的不同位置处，其中晶圆中的每个管芯具有一定测试焊盘图案以逐个管芯地测试对准。
虽然上述示例示出了位于芯片上的连接性检测电路，但连接性检测电路的至少一些部分可在芯片外形成。在晶圆对晶圆接合之后(例如，在图7A所示的工艺之后)，可对组合工件(例如，组合工件700)进行一些晶圆级测试(即，在将组合晶圆切割成单个管芯之前进行测试)。图13A示出了形成在芯片上(例如，在工件600中)并且可与芯片外部件(例如，外部测试设备)一起使用的某些连接性检测电路部件1300的示例，以检测节点A与节点B之间的连接性。图13A示出了节点A通过开关1302(示出为晶体管)连接到电流吸收器1304，该电流吸收器在本例中为接地连接。开关1302由输入1306控制(例如，由施加到晶体管栅极的电压控制)，以选择性地将节点A连接到电流吸收器1304。节点B连接到裸露焊盘1310(电压监测焊盘“VMON焊盘”)。裸露焊盘1310可为在工件600上形成的焊盘，该焊盘在晶圆对晶圆接合之后裸露并且可在测试期间被探测(例如，类似于通过开口722裸露的裸露焊盘720)。当合适的外部设备连接到裸露焊盘1310时，与部件1300结合的外部设备可检测节点A与节点B之间的连接性，并因此确定组合工件的至少一部分对准/未对准。使用外部设备的对准/未对准的示例在图13B至图13D中示出。
图13B示出了一个示例，其中工件600(控制电路工件)的测试焊盘936a和936c耦接到裸露焊盘1320a、1320c，而测试焊盘936b和936d耦接到芯片上部件1322。包括裸露焊盘1320a、1320c的区域1324被设计成在晶圆对晶圆接合期间与对应工件中的开口对准，使得裸露焊盘1320a、1320c在晶圆对晶圆接合之后保持裸露并且可用于晶圆级测试。芯片上部件1322可包括例如到电流吸收器(例如，图13A的开关1302和电流吸收器1304)或电压源(例如，以向测试焊盘936b、936d提供预定电压)的连接。
图13C示出了工件500(阵列工件)的特征结构，该工件包括测试焊盘930a至930d和连接测试焊盘930a和930b的导电路径938(在图9D至图9E中以横截面示出)。导电路径1330类似地连接测试焊盘930c和930d，使得这些测试焊盘类似地连接在一起。开口1334延伸穿过工件500，使得在晶圆对晶圆接合之后，工件600上的焊盘诸如裸露焊盘1320a、1320c保持裸露。因此，开口1334被设计成与工件600的区域1324对准。
图13D示出了工件500、600的晶圆对晶圆接合之后的测试，其中裸露焊盘1320a、1320c通过工件500中的开口1334裸露。耦接到外部测试设备1338的探针1340a、1340c被放置成与裸露焊盘1320a、1320c接触。例如，在芯片上部件1322被配置为吸收电流(例如，电流吸收器1304)的情况下，外部测试设备1338可被配置为向探针1340a和1340c提供电流并测量流动的电流(即，可包括耦接到探针的电流源和电流计)。如果流过给定探针的电流小于阈值电流，则这指示测试焊盘之间的电连接性差。例如，如果流过探针1340a的电流小于阈值电流，则这指示测试焊盘936a与936b(其耦接到芯片上部件1322中的电流吸收器)之间的不良连接性，从而指示这些测试焊盘与对应的测试焊盘930a、930b未对准。在芯片上部件1322被配置为向测试焊盘936b、936d提供预定电压的情况下，外部测试设备可检测电压(例如，使用类似于针对图10A至图11B中的芯片上使用所示的那些部件的部件来将电压与基准电压进行比较)。应当理解，在芯片上(例如，在工件600中)提供连接性检测电路的情况下，可通过裸露焊盘向外部测试设备提供对准/未对准的指示，作为晶圆级测试的一部分(例如，可为组合工件的每个管芯提供一位对准/未对准的指示符)。
上文所示的一个或多个部件可根据本文所述的方法以多种不同方式使用。例如，图14示出了一种方法的示例，该方法包括：将对准包括存储器阵列的阵列工件的主表面与包括控制电路的控制电路工件的相对主表面对准1440(例如，将工件500与工件600对准)；将阵列工件的主表面上的有源焊盘与控制电路工件的主表面上的有源焊盘接合，以电耦接存储器阵列和控制电路1442(例如，将有源焊盘508a至508d和608a至608d接合以耦接字线、位线等)；以及将阵列工件的主表面上的测试焊盘与控制电路工件的主表面上的测试焊盘接合1444(例如，将测试焊盘930a至930d和936a至936d接合)。该方法还包括检测控制电路工件的主表面上的测试焊盘之间的电连接性，以识别阵列工件的主表面上的测试焊盘与控制电路工件的主表面上的测试焊盘的未对准1446(例如，使用如上述示例中的一个或多个示例所示的电路来检测测试焊盘936a、936b之间的电连接性)。
电连接性测试可指示对准/未对准，这可用于确定在组合工件上执行哪些进一步的步骤，例如，组合工件是否应被报废(如果未对准)或工件是否应经受进一步的测试和/或加工(如果对准)。因此，电连接性测试可充当快速指示问题并且避免在发生未对准时进行大量测试的快速测试。
图15示出了使用电连接性检测的结果的示例，包括：在检测到电连接性之后，响应于确定测试焊盘对准，根据检测到电导率的结果确定测试焊盘是否对准1550；执行阵列工件和控制电路工件的附加测试1552(例如，继续进行大量晶圆级测试)；以及响应于确定测试焊盘未对准，丢弃阵列工件和控制电路工件(例如，丢弃组合晶圆或具有未对准的任何组合管芯)。
图16示出了一种方法，该方法包括：检测电连接性1660(例如，如上述示例中的任一示例所述)；以及在检测到电连接性之后，根据检测到电导率的结果确定测试焊盘是否对准1662。图16示出，响应于确定测试焊盘对准1664，执行阵列工件和控制电路工件的附加测试1666，并且随后将阵列工件和控制电路工件切割成多个管芯，每个管芯包括存储器阵列和控制电路1668。例如，可执行晶圆级测试以测试包括存储器阵列和控制电路的电路的功能，并且如果这些结果成功，则可将晶圆切割成单个管芯，然后可进一步处理该单个管芯(例如，封装、经受管芯级测试、配置/初始化、结合到更大的组件中等)。图16还示出，响应于确定测试焊盘未对准1664，丢弃阵列工件和控制电路工件1670(即，将组合晶圆或者组合晶圆的一个或多个组合管芯报废)，并且修改应用于附加阵列工件和附加控制电路工件的对准和接合工艺的一个或多个参数1672。因此，在一些情况下，可基于电连接性测试的结果提供反馈以改善晶圆的对准和接合。可快速提供此类反馈，从而可在将大量产品晶圆报废之前解决问题。根据上述示例中任一示例的电连接性测试可在晶圆对晶圆接合之后不久或立即实施，从而快速识别并纠正任何问题。
装置的一个示例包括：第一工件，该第一工件包括位于第一工件的主表面上的第一有源焊盘、第一测试焊盘和第二测试焊盘，该第一测试焊盘电连接到第二测试焊盘；第二工件，所述第二工件包括位于所述第二工件的主表面上的第二有源焊盘、第三测试焊盘和第四测试焊盘，所述第一工件和所述第二工件沿着所述第一工件的所述主表面与所述第二工件的所述主表面之间的界面接合，以将所述第一有源焊盘与所述第二有源焊盘接合，将所述第一测试焊盘与所述第三测试焊盘接合，并且将所述第二测试焊盘与所述第四测试焊盘接合；以及连接性检测电路，该连接性检测电路用于测试第三测试焊盘与第四测试焊盘之间的电连接性。
在一个示例中，连接性检测电路位于第二工件中。在一个示例中，连接性检测电路包括比较器以将第四测试焊盘处的电压与基准电压进行比较。在一个示例中，连接性检测电路还包括多路复用器以选择性地耦接第三测试焊盘和第四测试焊盘，从而将第三测试焊盘和第四测试焊盘处的电压与基准电压进行比较。在一个示例中，连接性检测电路包括耦接到第二测试焊盘和第三测试焊盘的异或(XOR)电路。在一个示例中，第三测试焊盘连接到电流吸收器，第四测试焊盘连接到裸露焊盘，并且连接性检测电路包括耦接到裸露焊盘的电流源和电流计。在一个示例中，第一工件是包括存储器阵列的阵列工件，并且第二工件是包括控制电路的控制电路工件。在一个示例中，第一有源焊盘连接到存储器阵列中的位线和字线，并且第二有源焊盘连接到控制电路工件中的读/写电路和行解码器电路。在一个示例中，存储器阵列是3D非易失性存储器阵列，该3D非易失性存储器阵列在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。在一个示例中，第一工件除第一测试焊盘和第二测试焊盘之外还包括附加测试焊盘，第二工件除第三测试焊盘和第四测试焊盘之外还包括对应的附加测试焊盘，并且连接性检测电路被配置为测试附加测试焊盘与对应的附加测试焊盘之间的接合的电连接性。
方法的一个示例包括：将包括存储器阵列的阵列工件的主表面与包括控制电路的控制电路工件的相对主表面对准；将所述阵列工件的所述主表面上的有源焊盘与所述控制电路工件的所述主表面上的有源焊盘接合，以电耦接所述存储器阵列和所述控制电路；将所述阵列工件的所述主表面上的测试焊盘与所述控制电路工件的所述主表面上的测试焊盘接合；以及检测控制电路工件的主表面上的测试焊盘之间的电连接性，以识别阵列工件的主表面上的测试焊盘与控制电路工件的主表面上的测试焊盘的未对准。
在一个示例中，该方法还包括：在检测到电连接性之后，根据检测到电导率的结果确定测试焊盘是否对准；响应于确定测试焊盘对准，执行所述阵列工件和所述控制电路工件的附加测试；以及响应于确定测试焊盘未对准，丢弃阵列工件和控制电路工件。在一个示例中，该方法还包括响应于确定测试焊盘对准，随后将阵列工件和控制电路工件切割成多个管芯，每个管芯包括存储器阵列和控制电路。在一个示例中，该方法还包括响应于确定测试焊盘未对准，修改应用于附加阵列工件和附加控制电路工件的对准和接合工艺的一个或多个参数。在一个示例中，检测控制电路工件的主表面上的测试焊盘之间的电连接性以识别未对准包括通过位于控制电路工件上的连接性检测电路来确定电连接性。在一个示例中，检测控制电路工件的主表面上的测试焊盘之间的电连接性包括将来自控制电路工件的主表面上的一个或多个测试焊盘的电压与来自控制电路工件的主表面上的另一个测试焊盘的另一个电压或与基准电压进行比较。在一个示例中，检测控制电路工件的主表面上的测试焊盘之间的电连接性以识别未对准包括将连接性检测电路耦接到控制电路工件上的一个或多个裸露焊盘。
非易失性存储装置的一个示例包括：包括非易失性存储器单元阵列的阵列工件；包括控制电路的控制电路工件，该控制电路工件晶圆对晶圆接合到阵列工件，使得控制电路电耦接到非易失性存储器单元阵列；以及用于检测控制电路工件上的焊盘与阵列工件上的焊盘之间的电连接性以识别阵列工件与控制电路工件之间的未对准的装置。
在一个示例中，用于检测电连接性的装置位于控制电路工件中，并且包括用于将来自控制电路工件上的第一焊盘的电压与来自控制电路工件上的第二焊盘的电压或基准电压进行比较的装置。在一个示例中，用于检测电连接性的装置通过控制电路工件上的一个或多个裸露焊盘耦接到控制电路工件上的焊盘。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其它部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种装置，包括：
第一工件，所述第一工件包括位于所述第一工件的主表面上的第一有源焊盘、第一测试焊盘和第二测试焊盘，所述第一测试焊盘电连接到所述第二测试焊盘；
第二工件，所述第二工件包括位于所述第二工件的主表面上的第二有源焊盘、第三测试焊盘和第四测试焊盘，所述第一工件和所述第二工件沿着所述第一工件的所述主表面与所述第二工件的所述主表面之间的界面接合，以将所述第一有源焊盘与所述第二有源焊盘接合，将所述第一测试焊盘与所述第三测试焊盘接合，并且将所述第二测试焊盘与所述第四测试焊盘接合；和
连接性检测电路，所述连接性检测电路用于测试所述第三测试焊盘与所述第四测试焊盘之间的电连接性。
2.根据权利要求1所述的装置，其中所述连接性检测电路位于所述第二工件中。
3.根据权利要求1至2中任一项所述的装置，其中所述连接性检测电路包括比较器以将所述第四测试焊盘处的电压与基准电压进行比较。
4.根据权利要求3所述的装置，其中所述连接性检测电路还包括多路复用器以选择性地耦接所述第三测试焊盘和所述第四测试焊盘，从而将所述第三测试焊盘和所述第四测试焊盘处的电压与所述基准电压进行比较。
5.根据权利要求1至4中任一项所述的装置，其中所述连接性检测电路包括耦接到所述第二测试焊盘和所述第三测试焊盘的异或(XOR)电路。
6.根据权利要求1所述的装置，其中所述第三测试焊盘连接到电流吸收器，所述第四测试焊盘连接到裸露焊盘，并且所述连接性检测电路包括耦接到所述裸露焊盘的电流源和电流计。
7.根据权利要求1至6中任一项所述的装置，其中所述第一工件是包括存储器阵列的阵列工件，并且所述第二工件是包括控制电路的控制电路工件。
8.根据权利要求7所述的装置，其中所述第一有源焊盘连接到所述存储器阵列中的位线和字线，并且所述第二有源焊盘连接到所述控制电路工件中的读/电路和行解码器电路。
9.根据权利要求7至8中任一项所述的装置，其中所述存储器阵列是3D非易失性存储器阵列，所述3D非易失性存储器阵列在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。
10.根据权利要求1至9中任一项所述的装置，其中所述第一工件除所述第一测试焊盘和所述第二测试焊盘之外还包括附加测试焊盘，所述第二工件除所述第三测试焊盘和所述第四测试焊盘之外还包括对应的附加测试焊盘，并且所述连接性检测电路被配置为测试所述附加测试焊盘与所述对应的附加测试焊盘之间的接合的电连接性。
11.一种方法，包括：
将包括存储器阵列的阵列工件的主表面与包括控制电路的控制电路工件的相对主表面对准；
将所述阵列工件的所述主表面上的有源焊盘与所述控制电路工件的所述主表面上的有源焊盘接合，以电耦接所述存储器阵列和所述控制电路；
将所述阵列工件的所述主表面上的测试焊盘与所述控制电路工件的所述主表面上的测试焊盘接合；并且
检测控制电路工件的主表面上的测试焊盘之间的电连接性，以识别阵列工件的主表面上的测试焊盘与控制电路工件的主表面上的测试焊盘的未对准。
12.根据权利要求11所述的方法，还包括：
在检测到所述电连接性之后，根据检测到电导率的结果确定所述测试焊盘是否对准；
响应于确定测试焊盘对准，执行所述阵列工件和所述控制电路工件的附加测试；并且
响应于确定测试焊盘未对准，丢弃阵列工件和控制电路工件。
13.根据权利要求12所述的方法，还包括响应于确定所述测试焊盘对准，随后将所述阵列工件和所述控制电路工件切割成多个管芯，每个管芯包括存储器阵列和控制电路。
14.根据权利要求12所述的方法，还包括响应于确定所述测试焊盘未对准，修改应用于附加阵列工件和附加控制电路工件的对准和接合工艺的一个或多个参数。
15.根据权利要求11至14中任一项所述的方法，其中检测所述控制电路工件的所述主表面上的所述测试焊盘之间的电连接性包括将来自所述控制电路工件的所述主表面上的一个或多个测试焊盘的电压与来自所述控制电路工件的所述主表面上的另一个测试焊盘的另一个电压或与基准电压进行比较。
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