CN111725212A - 半导体存储器装置 - Google Patents

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Abstract

本发明涉及半导体存储器装置。实施例提供了可以提高其操作可靠性的半导体存储器装置。一种半导体存储器装置包括在Y方向上彼此相邻地布置的第一块和第二块。第一块和第二块中的每一者包括在X方向上延伸的导电层、位于导电层之间的存储器沟槽、跨其间插入有存储器沟槽的两个导电层设置的存储器柱、以及设置在存储器柱和导电层之间的晶体管。在第一块的Y方向上的一端处设置的导电层之一被电连接到在第二块的一端处设置的导电层之一。

Description

半导体存储器装置
相关申请的交叉引用
本申请基于并要求2019年3月22日提交的日本专利申请号2019-054118的优先权的权益，其全部内容以引用方式并入本文中。
技术领域
本文描述的实施例一般而言涉及半导体存储器装置。
背景技术
已知其中存储器单元(memory cell)三维排列的半导体存储器装置。
发明内容
实施例提供了一种可以提高其操作可靠性的半导体存储器装置。
一般而言，根据一个实施例，在包括第一块和第二块的半导体存储器装置中，所述第一块和所述第二块各自包括多个存储器单元晶体管并且在第一方向上彼此相邻地布置，所述第一块和所述第二块中的每一者包括：多个第一导电层，其在与所述第一方向正交的第二方向上延伸并且在所述第一方向上排列；多个第一绝缘层，其被设置在所述第一导电层之间并且在与所述第一方向和所述第二方向都正交的第三方向上延伸；多个第一柱，其跨两个第一导电层设置，其中所述两个第一导电层间插入有所述第一绝缘层，所述多个第一柱在所述第三方向上延伸，并在所述第二方向上排列；以及多个第一晶体管，其被设置在所述第一柱和所述第一导电层之间。
在所述第一块的所述第一方向上的一端处设置的第一导电层被电连接到在所述第一块的所述第一方向上的另一端处设置的第一导电层。
附图说明
图1是示出根据实施例的半导体存储器装置的电路配置的框图。
图2是根据实施例的存储器单元阵列中的块的电路图。
图3是根据实施例的半导体存储器装置的布局的示意图。
图4是示出根据实施例的存储器阵列区域和连接(hookup)区域的一部分的平面图。
图5是根据实施例的沿Y方向截取的块的截面图。
图6是根据实施例的沿X方向截取的块的截面图。
图7是根据实施例的沿XY平面截取的存储器柱的截面图。
图8是根据实施例的沿YZ平面截取的存储器柱的截面图。
图9是根据实施例的存储器柱的等效电路图。
图10是根据第一实施例的布置在块中的存储器柱和被连接到存储器柱的选择栅极线的平面布局。
图11是根据第一实施例的布置在块中的存储器柱和被连接到存储器柱的字线的平面布局。
图12是根据第二实施例的布置在块中的存储器柱和被连接到存储器柱的选择栅极线的平面布局。
图13是根据第二实施例的布置在块中的存储器柱和被连接到存储器柱的字线的平面布局。
图14是根据第三实施例的布置在块中的存储器柱和被连接到存储器柱的选择栅极线的平面布局。
图15是根据第三实施例的布置在块中的存储器柱和被连接到存储器柱的字线的平面布局。
图16是根据第四实施例的布置在块中的存储器柱和被连接到存储器柱的选择栅极线的平面布局。
图17是根据第四实施例的布置在块中的存储器柱和被连接到存储器柱的字线的平面布局。
图18是根据第五实施例的布置在块中的存储器柱和被连接到存储器柱的选择栅极线的平面布局。
图19是根据第五实施例的布置在块中的存储器柱和被连接到存储器柱的字线的平面布局。
具体实施方式
下文中将参考附图描述实施例。在以下描述中，具有相似功能或配置的部件将由相同的参考数字表示。此外，下文中将描述的每个实施例是用于体现本公开的技术构思的装置或方法的示例，并且不将部件的材料、形状、结构、布置等限制为实施例中所述的那些。
每个功能块可作为硬件、计算机软件或其组合实现。如同下文描述的示例中那样，不一定区分各个功能块。例如，某些功能可以由其他功能块执行，而不是由示例中的功能块执行。此外，示例的功能块可被划分为详细的功能子块。在此，三维堆叠型NAND闪速存储器(其中存储器单元晶体管堆叠在半导体衬底上方)将被描述为半导体存储器装置的示例。在本文的描述中，存储器单元晶体管可被称为存储器单元。
1.第一实施例
在下文中，将描述第一实施例的半导体存储器装置。
1.1半导体存储器装置的电路块配置
首先，将描述第一实施例的半导体存储器装置的电路块配置。第一实施例的半导体存储器装置是能够以非易失性方式存储数据的NAND型闪速存储器。
图1是示出第一实施例的半导体存储器装置的电路配置的框图。半导体存储器装置1包括存储器单元阵列10、行解码器11、驱动器12、读出放大器13、地址寄存器14、命令寄存器15、输入/输出电路16和定序器17。此外，例如，外部设备(例如，主机设备或控制器)(未图示)经由外部NAND总线连接到半导体存储器装置1。
1.1.1每个块的配置
存储器单元阵列10包括多个块BLK0、BLK1、BLK2、……、和BLKn(n是大于或等于0的整数)。多个块BLK0至BLKn中的每一者包括多个与行和列关联的存储器单元晶体管。每个存储器单元晶体管能够以非易失性方式存储数据并且电气地重写数据。在存储器单元阵列10中，设置多个字线、多个位线、源线等以控制施加到存储器单元晶体管的电压。在下文中，块BLK是指块BLK0至BLKn中的每一者。稍后将描述存储器单元阵列10和块BLK的细节。
行解码器11从地址寄存器14接收行地址并对行地址解码。行解码器11基于行地址的解码结果而选择块BLK中的一个，并进一步选择所选块BLK中的字线。此外，行解码器11将写入操作、读取操作和擦除操作所需的多个电压传送到存储器单元阵列10。
驱动器12经由行解码器11向所选块BLK提供多个电压。
读出放大器13在读取数据时检测并放大从存储器单元晶体管读取到位线中的数据。此外，读出放大器13在写入数据时将写入数据DAT传送到位线。
地址寄存器14存储从例如外部设备接收的地址ADD。地址ADD包括指定操作目标的块BLK的块地址和指定该指定块中的操作目标的字线的页地址。命令寄存器15存储从外部设备接收的命令CMD。命令CMD包括例如指示定序器17执行写入操作的写入命令，以及指示定序器17执行读取操作的读取命令。
输入/输出电路16经由多个输入/输出线(DQ线)而被连接到外部设备。输入/输出电路16从外部设备接收命令CMD和地址ADD。输入/输出电路16将接收的命令CMD发送到命令寄存器15，并将接收的地址ADD发送到地址寄存器14。此外，输入/输出电路16发送/接收与外部设备的数据DAT。
定序器17接收来自外部设备的控制信号CNT。控制信号CNT包括芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn等。附加到信号名称上的“n”表示该信号是低激活信号。
定序器17基于存储在命令寄存器15中的命令CMD和控制信号CNT而控制半导体存储器装置1的操作。具体而言，定序器17基于从命令寄存器15接收的写入命令而控制行解码器11、驱动器12和读出放大器13，以执行向在地址ADD中指定的多个存储器单元晶体管中的写入。此外，定序器17基于从命令寄存器15接收的读取命令而控制行解码器11、驱动器12和读出放大器13，以执行从在地址ADD中指定的多个存储器单元晶体管的读取。
1.1.2存储器单元阵列10的电路配置
接下来，将描述存储器单元阵列10的电路配置。如上所述，存储器单元阵列10包括多个块BLK0至BLKn。在这里，描述了其中一个块BLK的电路配置，并且每个其他块的电路配置是相同的。
图2是存储器单元阵列10中的一个块BLK的电路图。块BLK包括多个串单元(stringunit)。在这里，作为示例，将描述块BLK包括串单元SU0、SU1、SU2、……、和SU7的情况。串单元SU0至SU7中的每一者对应于一个页，页为例如写入单位。图2示出了串单元SU0至SU3。此外，可以根据需要设置块BLK中的串单元的数量。在下文中，串单元SU指的是串单元SU0至SU7中的每一者。
串单元SU0至SU7包括偶数串单元SU0、SU2、SU4和SU6以及奇数串单元SU1、SU3、SU5和SU7。在下文中，偶数串单元SU0、SU2、SU4和SU6中的每一者将由SUe表示，并且奇数串单元SU1、SU3、SU5和SU7中的每一者将由SUo表示。
偶数串单元SUe包括多个NAND串NSe。奇数串单元SUo包括多个NAND串NSo。此外，当NAND串NSe和NSo被单独地提及而没有彼此区分时，每个NAND串将被称为NAND串NS。
NAND串NS包括例如八个存储器单元晶体管MT0、MT1、MT2、……和MT7，以及选择晶体管ST1和ST2。在这里，作为示例，描述NAND串NS包括八个存储器单元晶体管的情况，但是可以根据需要设置NAND串NS中的存储器单元晶体管的数量。
存储器单元晶体管MT0至MT7中的每一者包括控制栅极和电荷存储层，并且以非易失性方式存储数据。存储器单元晶体管MT0至MT7被串联连接在选择晶体管ST1的源极和选择晶体管ST2的漏极之间。存储器单元晶体管MT可以是使用绝缘膜作为电荷存储层的金属-氧化物-氮化物-氧化物-硅(MONOS)类型，或者是使用导电层作为电荷存储层的浮栅(FG)类型。在下文中，存储器单元晶体管MT是指存储器单元晶体管MT0至MT7中的每一者。
各串单元SU0至SU7中的选择晶体管ST1的栅极分别被连接到选择栅极线SGD0、SGD1、SGD2、……、和SGD7。选择栅极线SGD0到SGD7中的每一者独立地由行解码器11控制。
偶数串单元SU0、SU2、……、和SU6中的每一者中的选择晶体管ST2的栅极被连接到例如选择栅极线SGSe。奇数串单元SU1、SU3、……、和SU7中的每一者的选择晶体管ST2的栅极被连接到例如选择栅极线SGSo。例如，选择栅极线SGSe和SGSo可以相互连接而成为相同的导线，或者可以是单独的导线。
此外，在同一个块BLK中的串单元SUe中的存储器单元晶体管MT0至MT7的控制栅极分别被连接到字线WLe0、WLe1、WLe2、……、和WLe7。同时，同一个块BLK的串单元SUo中的存储器单元晶体管MT0至MT7的控制栅极分别被连接到字线WLo0、WLo1、WLo2、……、和WLo7。字线WLe0到WLe7和WLo0到WLo7中的每一者独立地由行解码器11控制。
块BLK是例如数据的擦除单位。也就是，存储在同一个块BLK中的存储器单元晶体管MT中的数据被集体擦除。此外，数据可以以串单元SU为单位或以小于串单元SU的单位被擦除。
此外，存储器单元阵列10中同一列中的NAND串NS的选择晶体管ST1的漏极被连接到位线BL0至BL(m-1)中的每个对应位线。这里，m是大于或等于1的自然数。也就是说，位线BL0至BL(m-1)中的每一者将多个串单元SU中的NAND串NS共同地彼此连接。此外，多个选择晶体管ST2的源极被连接到源极线SL。
也就是，串单元SU包括多个NAND串NS，所述多个NAND串NS被连接到不同的位线BL并被连接到相同的选择栅极线SGD。此外，块BLK包括共享字线WLe的多个串单元SUe和共享字线WLo的多个串单元SUo。此外，存储器单元阵列10包括共享位线BL的多个块BLK。
在存储器单元阵列10中，选择栅极线SGS、字线WL和选择栅极线SGD按顺序堆叠在半导体衬底上方，以形成其中选择晶体管ST2、存储器单元晶体管MT和选择晶体管ST1三维堆叠的存储器单元阵列10。
此外，存储器单元阵列10可具有其他配置。也就是，存储器单元阵列10的配置在例如2009年3月19日提交的序列号为12/407,403、名称为“THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY(三维堆叠的非易失性半导体存储器)”的美国专利申请中进行了描述。此外，存储器单元阵列10的配置在以下美国专利申请中进行了描述：2009年3月18日提交的序列号为12/406,524、名称为“THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY(三维堆叠的非易失性半导体存储器)”的美国专利申请；2010年3月25日提交的序列号为12/679,991、名称为“NON-VOLATILE SEMICONDUCTORSTORAGE METHOD AND METHOD OF MANUFACTURING THE SAME(非易失性半导体存储方法及其制造方法)”的美国专利申请；和2009年3月23日提交的序列号为12/532,030、名称为“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME(半导体存储器及其制造方法)”的美国专利申请。这些专利申请以引用方式全部并入本文中。
1.2半导体存储器装置的布局和结构
接下来，将描述第一实施例的半导体存储器装置的布局和结构。
1.2.1半导体存储器装置的总体布局
图3是第一实施例的半导体存储器装置的布局的示意图。在图3和随后的附图中，在与半导体衬底的表面平行的同时彼此正交的两个方向分别被定义为X方向和Y方向，并且与包括X方向和Y方向的平面(XY平面)正交的方向被定义为Z方向(堆叠方向)。
半导体存储器装置1包括存储器阵列区域100以及连接区域200e和200o。连接区域200e和200o被设置在存储器阵列区域100的X方向上的两端处，使得存储器阵列区域100在X方向上插入在连接区域200e和200o之间。也就是，连接区域200e被设置在存储器阵列区域100的X方向上的一端处，并且连接区域200o被设置在存储器阵列区域100的X方向上的另一端处。
存储器阵列区域100包括多个块BLK，并且图3显示了块BLK0到BLK3。块BLK0到BLK3在Y方向上按顺序排列。
1.2.1.1存储器阵列区域和连接区域的布局
接下来，将描述半导体存储器装置1中的存储器阵列区域100以及连接区域200e和200o的一部分的细节。图4是图3中区域101的放大图，是示出存储器阵列区域100以及连接区域200e和200o的一部分的平面图。
如图4所示，设置存储器阵列区域100，并且在存储器阵列区域100的一端和另一端处分别设置连接区域200e和200o。例如，在存储器阵列区域100中，显示两个块BLK0和BLK1。块BLK0和BLK1在Y方向上排列。
如上所述，块BLK0和BLK1中的每一者包括串单元SU0至SU7。在连接区域中200e中设置串单元SU0、SU2、SU4、和SU6(即，串单元SUe)的选择栅极线SGD0、SGD2、SGD4、和SGD6以及字线WLe(未图示)的延伸。接触插塞CP1e分别将选择栅极线SGD0、SGD2、SGD4、和SGD6连接到上层导线(未图示)。
在连接区域200o中设置串单元SU1、SU3、SU5、和SU7(即，串单元SUo)的选择栅极线SGD1、SGD3、SGD5、和SGD7以及字线WLo(未图示)的延伸。接触插塞CP1o分别将选择栅极线SGD1、SGD3、SGD5、和SGD7连接到上层导线(未图示)。
串单元SU包括多个存储器沟槽MST、多个存储器柱MP、多个选择栅极线SGD(未图示)和多个字线WL(未图示)。每个存储器沟槽MST在X方向上延伸，并且多个存储器沟槽MST在Y方向上以预定间隔排列。每个存储器沟槽MST是绝缘区域并且包括例如氧化硅层。
多个柱MP在X方向上以预定间隔被布置在每个存储器沟槽MST上。假设两个相邻的存储器沟槽MST是第一存储器沟槽和第二存储器沟槽，布置在第二存储器沟槽上的存储器柱MP被设置在从布置于第一存储器沟槽上的存储器柱MP移位半个间距的位置处。换句话说，多个存储器柱MP在X方向和Y方向上以交错的方式排列。
导电层20被设置在相邻的存储器沟槽MST之间。导电层20包括导电层20-0至20-15，稍后将予以描述。导电层20在连接区域200e或200o中彼此连接，并且对应于选择栅极线SGD。稍后将详细描述选择栅极线SGD和字线WL的布局。
在连接区域200e和200o中，区域STH1被设置在存储器沟槽MST上。区域STH1被交替地布置于在Y方向上排列的存储器沟槽MST上。每个区域STH1是绝缘材料被嵌入在用于形成稍后将描述的导电层(字线和选择栅极线)的替换处理(replacement process)中使用的孔中的区域。例如，每个区域STH1是绝缘层，例如氧化硅层。
在连接区域200e和200o中，区域STH2被设置在存储器沟槽MST和导电层20上。区域STH2在Y方向上以交错的方式排列。每个区域STH2是绝缘材料被嵌入在用于形成稍后将描述的导电层(字线和选择栅极线)的替换处理中使用的孔中的区域，并且是将导电层20以交替和绝缘的方式隔离成选择栅极线SGDe和SGDo的区域。每个区域STH2是绝缘层，并且包括例如氧化硅层。
此外，在连接区域200e和200o中，接触插塞被设置为分别被连接到多个堆叠的字线，但此处被省略。
1.2.1.2存储器单元阵列的截面结构
接下来，将描述存储器单元阵列10中的块BLK的截面结构。图5是沿Y方向截取的块BLK的截面图。此外，省略了导电层之间和导电层上的绝缘层。
如图5所示，导电层22被设置在半导体衬底(例如，p型阱区)23上方。导电层22用作选择栅极线SGSe和SGSo。八个导电层21沿Z方向堆叠在导电层22上方。每个导电层21包括导电层21-0至21-15，且这八个导电层21用作字线WLe0至WLe7或WLo0至WLo7。
导电层20被设置在导电层21上方。导电层20包括导电层20-0至20-15，并且用作选择栅极线SGD0至SGD7。稍后将描述导电层20和21的平面布局。
存储器沟槽MST和存储器柱MP在Y方向上交替设置，以从导电层20到达半导体衬底23。如上所述，存储器沟槽MST是绝缘层。可以在存储器沟槽MST中设置接触插塞等，以将电压施加到设置在半导体衬底23中的区域。例如，可以设置接触插塞以将选择晶体管ST2的源极连接到上层导线(未图示)。
导电层22被布置为使得存储器沟槽MST或存储器柱MP被插在导电层22之间，并且交替地用作选择栅极线SGSe和SGSo。类似地，导电层21被布置为使得存储器沟槽MST或存储器柱MP被插在导电层21之间，并且交替地用作字线WLe和WLo。
此外，存储器沟槽MST还被设置于在Y方向上彼此相邻的块BLK之间。可在存储器沟槽MST中设置接触插塞等，以将电压施加到设置在半导体衬底23中的区域。例如，可以设置接触插塞以将选择晶体管ST2的源极连接到上层导线。
在每个存储器柱MP上设置接触插塞24。此外，导电层25沿Y方向设置在接触插塞24上。导电层25用作位线BL。
此外，下面将描述沿X方向截取的块BLK的截面。
图6是沿X方向截取的块BLK的截面图，并且作为示例，示出了沿图4中的选择栅极线SGD0通过存储器柱MP的区域的截面结构。此外，省略了导电层之间和导电层上的绝缘层。
如上面使用图5所述，导电层22、21和20按顺序设置在半导体衬底23上方。此外，存储器阵列区域100与上面使用图5描述的相同。
如图6所示，在连接区域200e中，导电层20至22例如以阶梯状方式延伸。也就是，在连接区域200e中，当在XY平面中观察时，导电层20至22中的每一者具有平台部分，该平台部分不与比相应导电层高的导电层重叠。接触插塞26设置在平台部分上。此外，接触插塞26被连接到导电层27。例如，接触插塞26和导电层27包含诸如钨(W)的金属。
用作偶数选择栅极线SGD0、SGD2、SGD4和SGD6、偶数字线WLe和偶数选择栅极线SGSe的导电层20至22通过导电层27而被电连接到行解码器11。
同时，在连接区域200o中，类似地，导电层20至22以阶梯状方式延伸。也就是，在连接区域200o中，当在XY平面中观察时，导电层20至22中的每一者具有平台部分，该平台部分不与比相应导电层高的导电层重叠。接触插塞28被设置在平台部分上。此外，接触插塞28被连接到导电层29。例如，接触插塞28和导电层29包含诸如钨(W)的金属。
用作奇数选择栅极线SGD1、SGD3、SGD5、和SGD7、奇数字线WLo和奇数选择栅极线SGSo的导电层20至22通过导电层29而被电连接到行解码器11。
1.2.1.3存储器柱MP的截面结构
接下来，将对存储器柱MP和存储器单元晶体管MT的结构和等效电路进行描述。图7是沿XY平面截取的存储器柱MP的截面图。图8是沿YZ平面截取的存储器柱MP的截面图。特别地，图7和图8中的每一者表示其中设置有两个存储器单元晶体管MT的区域。
如图7和8所示，存储器柱MP包括绝缘层30、半导体层31和绝缘层32至34。字线WLe和WLo包括导电层21。
绝缘层30、半导体层31和绝缘层32到34中的每一者被设置为沿Z方向延伸。例如，绝缘层30是氧化硅层。半导体层31被设置为围绕绝缘层30的侧表面。半导体层31用作形成存储器单元晶体管MT的沟道的区域。例如，半导体层31是多晶硅层。
绝缘层32被设置为围绕半导体层31的侧表面。绝缘层32用作存储器单元晶体管MT的栅极绝缘膜。绝缘层32具有这样的结构：在该结构中，例如，氧化硅层和氮化硅层被堆叠。绝缘层33被设置为围绕绝缘层32的侧表面。绝缘层33用作存储器单元晶体管MT的电荷存储层。绝缘层33例如是氮化硅层。绝缘层34被设置为围绕绝缘层33的侧表面。绝缘层34用作存储器单元晶体管MT的阻挡(block)绝缘膜。例如，绝缘层34是氧化硅层。例如，绝缘层(例如氧化硅层)被嵌入在除了存储器柱MP的部分之外的存储器沟槽MST中。
根据上述配置，两个存储器单元晶体管MT沿Y方向被设置在一个存储器柱MP中，以分别被设置在导电层21中。选择晶体管ST1和ST2中的每一者具有相同的配置。
此外，在下文中，将描述存储器柱MP的等效电路。图9是存储器柱MP的等效电路图。如图所示，在一个存储器柱MP中形成两个NAND串NSe和NSo。也就是，设置在一个存储器柱MP中的两个选择晶体管ST1被连接到不同的选择栅极线SGD，并且存储器单元晶体管MTe0到MTe7和MTo0到MTo7分别被连接到不同的字线WLe和WLo。此外，选择晶体管ST2还被连接到不同的选择栅极线SGSe和SGSo。
该存储器柱MP中的两个NAND串NSe和NSo被连接到同一位线BL，并且还被连接到同一源极线SL。此外，设置在该存储器柱MP中的两个NAND串NSe和NSo共享背栅(半导体层31)。
1.2.1.4存储器阵列区域和连接区域中的块边界的配置
接下来，将使用块BLK0和BLK1的边界作为示例来描述根据第一实施例的存储器阵列区域中的块BLK的边界的配置。其他块BLK之间的边界的配置类似于块BLK0和BLK1之间的边界的配置。
首先，将描述块BLK0和BLK1中的选择栅极线SGD的配置。图10是布置在块BLK0和BLK1中的存储器柱MP和连接到存储器柱MP的选择栅极线SGD0到SGD7的平面布局。
如图10所示，块BLK0和BLK1在Y方向上彼此相邻地布置。块BLK0和BLK1中的每一者包括多个存储器柱MP和选择栅极线SGD0至SGD7。多个存储器柱MP在X方向和Y方向上以交错的方式布置。选择栅极线SGD0至SGD7在X方向上延伸并且在Y方向上排列。
在下文中，将描述块BLK0和BLK1中的每一者的配置。
如图10所示，在X方向上延伸的十六个导电层20-0至20-15沿Y方向排列。导电层20-0和20-2在X方向上的一端处彼此电连接，并且用作选择栅极线SGD0。导电层20-1和20-3在X方向上的另一端处彼此电连接，并且用作选择栅极线SGD1。类似地，导电层20-4和20-6在X方向上的一端处彼此电连接，并且用作选择栅极线SGD2。导电层20-5和20-7在X方向上的另一端处彼此电连接，并且用作选择栅极线SGD3。导电层20-8和20-10在X方向上的一端处彼此电连接，并且用作选择栅极线SGD4。导电层20-9和20-11在X方向上的另一端处彼此电连接，并且用作选择栅极线SGD5。导电层20-12和20-14在X方向上的一端处彼此电连接，并且用作选择栅极线SGD6。导电层20-13和20-15在X方向上的另一端处彼此电连接，并且用作选择栅极线SGD7。选择栅极线SGD0至SGD7中的每一者经由连接区域中的接触插塞而被连接到上层导线(未图示)，并且进一步被连接到行解码器11。
在块BLK0(或BLK1)中，在Y方向上彼此相邻的导电层20通过存储器沟槽MST而彼此间隔开。存储器沟槽MST是填充有例如绝缘材料的区域。存储器沟槽MST可以从半导体衬底的表面延伸到设置有导电层20的层。
此外，多个存储器柱MP在X方向上以预定间隔被布置在沿Y方向彼此相邻的导电层20之间的存储器沟槽MST上。每个存储器柱MP沿Z方向在存储器沟槽MST和导电层上延伸。具体地，多个存储器柱MP被设置在导电层20-0和20-1之间，导电层20-1和20-2之间，导电层20-2和20-3之间，……，以及导电层20-14和20-15之间。每个存储器柱MP是柱状体，其包括存储器单元晶体管MT和选择晶体管ST1和ST2。稍后将描述存储器柱MP的细节。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图10所示，块BLK0和BLK1在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层20-15和块BLK1的导电层20-0。存储器沟槽MST被设置在导电层20-15和20-0之间。此外，在导电层20-15和20-0之间的存储器沟槽MST上在X方向上以预定间隔布置多个存储器柱MPa。存储器柱MPa相当于其他存储器柱MP。
块BLK0的导电层20-15(即，选择栅极线SGD7)与存储器柱MPa相交的部分用作块BLK0中的选择晶体管。此外，块BLK1的导电层20-0(即，选择栅极线SGD0)与存储器柱MPa相交的部分用作块BLK1的选择晶体管。
接下来，将描述块BLK0和BLK1中的字线WL的配置。图11是布置在块BLK0和BLK1中的存储器柱MP以及连接到存储器柱MP的字线WLe7和WLo7的平面布局。这里，将描述字线WLe7和WLo7作为示例。字线WLe7和WLo7被设置在选择栅极线SGD0至SGD7下方。字线WLe6至WLe0被设置在字线WLe7下方，字线WLo6至WLo0被设置在字线WLo7下方。字线WLe6至WLe0中的每一者的配置类似于字线WLe7的配置，并且字线WLo6至WLo0中的每一者的配置类似于字线WLo7的配置。
如图11所示，块BLK0和BLK1中的每一者包括多个存储器柱MP和字线WLe7和WLo7。字线WLe7包括导电层21-0、21-2、21-4、21-6、21-8、21-10、21-12和21-14。字线WLo7包括导电层21-1、21-3、21-5、21-7、21-9、21-11、21-13和21-15。导电层21-0至21-15各自在X方向上延伸并且在Y方向上交替布置。在下文中，导电层21指的是导电层21-0至21-15中的每一者。
在X方向上延伸的十六个导电层21-0至21-15沿Y方向交替布置。导电层21-0、21-2、21-4、21-6、21-8、21-10、21-12和21-14在X方向上的一端处彼此电连接，并且用作字线WLe7。导电层21-1、21-3、21-5、21-7、21-9、21-11、21-13和21-15在X方向上的另一端处彼此电连接，并且用作字线WLo7。字线WLe7和WLo7中的每一者经由连接区域中的接触插塞而被连接到上层导线(未图示)，并且进一步被连接到行解码器11。
字线WLe6至WLe0按顺序被设置在字线WLe7下方，字线WLo6至WLo0按顺序被设置在字线WLo7下方。字线WLe6至WLe0中的每一者的配置类似于字线WLe7的配置，并且字线WLo6至WLo0中的每一者的配置类似于WLo7的配置。
在块BLK0(或BLK1)中，在Y方向上彼此相邻的导电层21通过存储器沟槽MST而彼此间隔开。
此外，多个存储器柱MP在X方向上以预定间隔被布置于在Y方向上彼此相邻的导电层21之间的存储器沟槽MST上。具体地，多个存储器柱MP被设置在导电层21-0和21-1之间，导电层21-1和21-2之间，导电层21-2和21-3之间，……，以及导电层21-14和21-15之间。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图11所示，在块BLK0和BLK1的边界中，设置块BLK0的导电层21-15和块BLK1的导电层21-0。存储器沟槽MST被设置在导电层21-15和21-0之间。此外，在导电层21-15和21-0之间的存储器沟槽MST上在X方向上以预定间隔布置多个存储器柱MPa。
导电层21-15(即，字线WLo7)与存储器柱MPa相交的部分用作块BLK0中的存储器单元晶体管。此外，导电层21-0(即，字线WLe7)与存储器柱MPa相交的部分用作块BLK0中的存储器单元晶体管。
1.3第一实施例的效果
根据第一实施例，可以提供一种能够提高操作可靠性的半导体存储器装置。此外，由于在块BLK0和BLK1的边界中不存在不可用的存储器单元或字线，所以存储器单元的有效使用率不会恶化。
如上所述，在第一实施例中，块BLK0的选择栅极线SGD7和块BLK1的选择栅极线SGD0被设置在块BLK0和BLK1的边界中，并且块BLK0的字线WLo7和块BLK1的字线WLe7被设置在选择栅极线SGD7和SGD0下方。此外，存储器柱MPa在X方向上被布置在选择栅极线SGD7和SGD0之间以及字线WLo7和WLe7之间。字线WLo7与存储器柱MPa相交的部分用作块BLK0的串单元SU7中的存储器单元晶体管。字线WLe7与存储器柱MPa相交的部分用作块BLK1的串单元SU0中的存储器单元晶体管。
根据具有上述配置的第一实施例，由于在块BLK的边界中没有设置不可用或虚设的存储器单元或字线，所以存储器单元的布置可以高度致密化。
2.第二实施例
接下来，将描述第二实施例的半导体存储器装置。在第二实施例中，字线被设置在块BLK的边界中，以用作在块BLK上写入、读取和擦除操作时不使用的字线，并且将被连接到该字线的存储器单元设定为虚设(dummy)存储器单元。将着重于与第一实施例的不同来描述第二实施例。未描述的其他配置类似于第一实施例中的配置。
2.1存储器阵列区域和连接区域中的块边界的配置
与第一实施例类似，将使用块BLK0和BLK1的边界作为示例来描述块BLK的边界的配置。其他块BLK之间的边界的配置类似于块BLK0和BLK1之间的边界的配置。
首先，将描述块BLK0和BLK1中的选择栅极线SGD的配置。图12是被布置在块BLK0和BLK1中的存储器柱MP和被连接到存储器柱MP的选择栅极线SGD0到SGD7的平面布局。
块BLK0和BLK1中的每一者的配置类似于第一实施例中的配置。在X方向上延伸的十六个导电层20-0至20-15沿Y方向排列。导电层20-0和20-2、20-4和20-6、20-8和20-10、以及20-12和20-14在X方向上的一端处彼此电连接，并且分别用作选择栅极线SGD0、SGD2、SGD4和SGD6。导电层20-1和20-3、20-5和20-7、20-9和20-11、以及20-13和20-15在X方向的另一端处彼此电连接，并且分别用作选择栅极线SGD1、SGD3、SGD5和SGD7。
在块BLK0(或BLK1)中，在Y方向上彼此相邻地布置的导电层20通过存储器沟槽MST而彼此间隔开。此外，多个存储器柱MP在X方向和Y方向上以交错的方式被布置于在Y方向上彼此相邻布置的导电层20之间的多个存储器沟槽MST上。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图12所示，块BLK0和BLK1在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层20-15和块BLK1的导电层20-0。虚设导电层20-a被设置在导电层20-15和20-0之间。虚设导电层20-a被电连接到连接区域中的接触插塞和上层导线(未图示)。此外，多个存储器柱MP被设置在导电层20-15和虚设导电层20-a之间，以及导电层20-0和虚设导电层20-a之间。换句话说，在块BLK0和BLK1的边界中，虚设导电层20-a被设置在块BLK0中的存储器柱MP与块BLK1中的存储器柱MP之间。虚设导电层20-a经由连接区域中的接触插塞而被连接到上层导线。在写入、读取和擦除操作时，将与施加到未选择块BLK的选择栅极线的电压相同的电压(例如，0V)施加到虚设导电层20-a。
在导电层20-15和虚设导电层20-a之间设置的存储器柱MP与导电层20-15(即，选择栅极线SGD7)相交的部分用作块BLK0中的选择晶体管。同时，在导电层20-15和虚设导电层20-a之间设置的存储器柱MP与虚设导电层20-a相交的部分是不使用的选择晶体管。虚设存储器单元是指不被用于写入、读取或擦除操作的存储器单元，并且在写入、读取或擦除操作时不向其施加用于写入、读取或擦除的电压。
类似地，在导电层20-0和虚设导电层20-a之间设置的存储器柱MP与导电层20-0(即，选择栅极线SGD0)相交的部分用作块BLK1中的选择晶体管。同时，在导电层20-0和虚设导电层20-a之间设置的存储器柱MP与虚设导电层20-a相交的部分是不使用的选择晶体管。
接下来，将描述块BLK0和BLK1中的字线WL的配置。图13是布置在块BLK0和BLK1中的存储器柱MP以及连接到存储器柱MP的字线WLe7和WLo7的平面布局。
块BLK0和BLK1中的每一者中的存储器柱MP、字线WLe7和WLo7以及存储器沟槽MST的配置类似于第一实施例中的配置，并且同样适用于第三实施例和随后的实施例。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图13所示，块BLK0和BLK1在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层21-15和块BLK1的导电层21-0。虚设导电层21-a被设置在导电层21-15和21-0之间。虚设导电层21-a被电连接到连接区域中的接触插塞和上层导线(未图示)。
存储器沟槽MST被设置在导电层21-15和虚设导电层21-a之间，以及导电层21-0和虚设导电层21-a之间。此外，多个存储器柱MP被设置在导电层21-15和虚设导电层21-a之间，以及导电层21-0和虚设导电层21-a之间。换句话说，在块BLK0和BLK1的边界中，虚设导电层21-a被设置在块BLK0中的存储器柱MP与块BLK1中的存储器柱MP之间。虚设导电层21-a经由连接区域中的接触插塞而被电连接到上层导线(未图示)，并且用作字线WLa。
在块BLK0的导电层21-15和虚设导电层21-a之间设置的存储器柱MP与导电层21-15相交的部分用作块BLK0中的存储器单元晶体管。同时，在块BLK0的导电层21-15和虚设导电层21-a之间设置的存储器柱MP与虚设导电层21-a相交的部分是不使用的虚设存储器单元。
在块BLK1的导电层21-0和虚设导电层21-a之间设置的存储器柱MP与导电层21-0相交的部分用作块BLK1中的存储器单元晶体管。同时，在块BLK1的导电层21-0和虚设导电层21-a之间设置的存储器柱MP与虚设导电层21-a相交的部分是不使用的虚设存储器单元。其他配置类似于第一实施例中的配置。
2.3第二实施例的效果
根据第二实施例，可以提供能够提高操作可靠性的半导体存储器装置。
如上所述，在块BLK0和BLK1的边界中，字线WLa(虚设导电层21-a)被设置在块BLK0的字线WLo7(导电层21-15)与块BLK1的字线WLe7(导电层21-0)之间。字线WLo7和字线WLa之间的存储器柱MP与字线WLo7相交的部分用作块BLK0中的存储器单元晶体管。
字线WLe7和WLa之间的存储器柱MP与字线WLe7相交的部分用作块BLK1中的存储器单元晶体管。同时，字线WLe7和WLa之间的存储器柱MP与字线WLa相交的部分是不使用的虚设存储器单元。字线WLa经由接触插塞而被连接到上层导线，并且进一步被连接到行解码器11。
在写入、读取和擦除操作时，将与施加到未选择的块BLK的字线WL的电压相同的电压(例如，0V)施加到字线WLa(虚设导电层21-a)。例如，当在对块BLK0(或BLK1)进行擦除操作时对块BLK0(或BLK1)中的存储器单元晶体管的半导体层施加24V时，将0V施加到字线WLa。
如上所述，通过控制字线WLa的电位，可以在写入、读取和擦除操作时在块BLK1(或BLK0)中消除在被连接到字线WLa的存储器柱MPa的存储器单元晶体管中发生的干扰。也就是说，可以在写入、读取和擦除操作时，消除在块BLK的边界中布置的存储器单元晶体管中发生的来自相邻块BLK的干扰。结果，根据第二实施例，可以提高半导体存储器装置的操作可靠性。
3.第三实施例
接下来，将描述第三实施例的半导体存储器装置。在第三实施例中，两个字线被设置在块BLK的边界中，以用作在对块BLK进行写入、读取和擦除操作时不使用的字线，并且将连接到该字线的存储器单元设定为虚设存储器单元。将着重于与第一实施例的不同来描述第三实施例。未描述的其他配置类似于第一实施例中的配置。
3.1存储器阵列区域和连接区域中的块边界的配置
与第一实施例类似，将使用块BLK0和BLK1的边界作为示例来描述块BLK的边界的配置。其他块BLK之间的边界的配置与块BLK0和BLK1之间的边界相同。
首先，将描述块BLK0和BLK1中的选择栅极线SGD的配置。图14是被布置在块BLK0和BLK1中的存储器柱MP和被连接到存储器柱MP的选择栅极线SGD0到SGD7的平面布局。
块BLK0和BLK1中的每一者中的存储器柱MP、导电层20-0至20-15以及存储器沟槽MST的配置类似于第一实施例中的配置。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图14所示，块BLK0和BLK1在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层20-15和块BLK1的导电层20-0。虚设导电层20-b和20-c被设置在块BLK0和BLK1之间，即，在导电层20-15和20-0之间。各个虚设导电层20-b和20-c在X方向上延伸并在Y方向上排列。虚设导电层20-b和20-c中的每一者经由连接区域中的接触插塞而被电连接到上层导线。在写入、读取和擦除操作时，将与施加到未选择块BLK的选择栅极线的电压相同的电压(例如，0V)施加到虚设导电层20-b和20-c。
存储器沟槽MST被设置在导电层20-15和虚设导电层20-b之间，虚设导电层20-b和20-c之间，以及虚设导电层20-c和导电层20-0之间。多个存储器柱MP在X方向上以预定间隔被布置在导电层20-15与虚设导电层20-b之间的存储器沟槽MST、以及虚设导电层20-c与导电层20-0之间的存储器沟槽MST上。此外，多个虚设存储器柱MPb在X方向上以预定间隔被布置在虚设导电层20-b和20c之间的存储器沟槽MST上。虚设存储器柱MPb包括不被用于写入、读取和擦除操作的存储器单元晶体管和选择晶体管。每个存储器柱MP被电连接到在存储器柱MP上方设置且在Y方向上延伸的位线BL。然而，每个虚设存储器柱MPb不被电连接到在虚设存储器柱MPb上方设置且在Y方向上延伸的位线BL。
在块BLK0的导电层20-15和虚设导电层20-b之间设置的存储器柱MP与导电层20-15相交的部分用作块BLK0中的选择晶体管。同时，在块BLK0的导电层20-15和虚设导电层20-b之间设置的存储器柱MP与虚设导电层20-b相交的部分是不使用的虚设选择晶体管。
在块BLK1的导电层20-0与虚设导电层20-c之间设置的存储器柱MP与导电层20-0相交的部分用作块BLK1中的选择晶体管。同时，在导电层20-0和虚设导电层20-c之间设置的存储器柱MP与虚设导电层20-c相交的部分是不使用的虚设选择晶体管。
此外，在虚设导电层20-b和20-c之间设置的虚设存储器柱MPb与虚设导电层20-b和20-c相交的部分是不使用的虚设选择晶体管。
接下来，将描述块BLK0和BLK1中的字线WL的配置。图15是被布置在块BLK0和BLK1中的存储器柱MP以及被连接到存储器柱MP的字线WLe7和WLo7的平面布局。
存储器柱MP、除了块BLK的边界之外的部分中的字线WLe7和WLo7、以及在块BLK0和BLK1中的每一者中的存储器沟槽MST的配置类似于第一实施例中的配置。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图15所示，块BLK0和BLK1在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层21-15和块BLK1的导电层21-0。虚设导电层21-b和21-c在Y方向上布置在导电层21-15和21-0之间。
虚设导电层21-b在X方向上延伸，并且在X方向上的一端处被电连接到块BLK0的导电层21-14(字线WLe7)。虚设导电层21-c在X方向上延伸，并且在X方向上的另一端处被电连接到块BLK1的导电层21-1(字线WLo7)。
存储器沟槽MST被设置在导电层21-15和虚设导电层21-b之间，虚设导电层21-b和21-c之间，以及虚设导电层21-c和导电层21-0之间。多个存储器柱MP在X方向上以预定间隔被布置在导电层21-15和虚设导电层21-b之间的存储器沟槽MST上、以及导电层21-0和虚设导电层21-c之间的存储器沟槽MST上。此外，多个虚设存储器柱MPb在X方向上以预定间隔被布置在虚设导电层21-b和21-c之间的存储器沟槽MST上。
在块BLK0的导电层21-15和虚设导电层21-b之间设置的存储器柱MP与导电层21-15相交的部分用作块BLK0中的存储器单元晶体管。同时，在块BLK0的导电层21-15和虚设导电层21-b之间设置的存储器柱MP与虚设导电层21-b相交的部分是不使用的虚设存储器单元。
在块BLK1的导电层21-0与虚设导电层21-c之间设置的存储器柱MP与导电层21-0相交的部分用作块BLK1中的存储器单元晶体管。同时，在导电层21-0和虚设导电层21-c之间设置的存储器柱MP与虚设导电层21-c相交的部分是不使用的虚设存储器单元。
此外，在虚设导电层21-b和21-c之间设置的虚设存储器柱MPb与虚设导电层21-b和21-c相交的部分是不使用的虚设存储器单元。其他配置类似于第一实施例中的配置。
3.3第三实施例的效果
根据第三实施例，可以提供能够提高操作可靠性的半导体存储器装置。
如上所述，在块BLK0和BLK1的边界中，虚设导电层21-b和21-c被设置在块BLK0的字线WLo7(导电层21-15)与块BLK1的字线WLe7(导电层21-0)之间。虚设导电层21-b被连接到块BLK0的字线WLe7，虚设导电层21-c被连接到块BLK1的字线WLo7。
在字线WLo7和虚设导电层21-b之间的存储器柱MP与字线WLo7相交的部分用作块BLK0中的存储器单元晶体管。在字线WLe7和虚设导电层21-c之间的存储器柱MP与字线WLe7相交的部分用作块BLK1中的存储器单元晶体管。同时，被连接到虚设导电层21-b和21-c的虚设存储器柱MPb的存储器单元晶体管是不使用的虚设存储器单元。
在对块BLK0(或BLK1)进行写入、读取和擦除操作时，要施加到操作目标的字线的电压被施加到虚设导电层21-b和21-c之间的存储器柱MPb。因此，在写入、读取和擦除操作时，在被连接到虚设导电层21-b(或21-c)的存储器柱MPb的存储器单元晶体管中发生干扰。然而，由于虚设存储器柱MPb的存储器单元晶体管是不使用的虚设存储器单元，所以即使在写入、读取和擦除操作时发生干扰也没有问题。
如上所述，在第三实施例中，可以在写入、读取和擦除操作时，消除在块BLK的边界处设置的存储器单元晶体管中发生的来自相邻块BLK的字线WL的干扰。结果，根据第三实施例，可以提高半导体存储器装置的操作可靠性。
此外，在第三实施例中，由于两个虚设字线可以分别共享附近块BLK的字线，所以与第二实施例相比，可以减小其上要安装半导体存储器装置1的芯片的尺寸。
4.第四实施例
接下来，将描述第四实施例的半导体存储器装置。在第四实施例中，在块BLK的边界处设置的存储器柱被设定为虚设存储器柱。也就是，在块BLK的边界中设置的存储器单元晶体管被设定为虚设存储器单元。将着重于与第一实施例的不同来描述第四实施例。未描述的其他配置类似于第一实施例中的配置。
4.1存储器阵列区域和连接区域中的块边界的配置
作为示例，将使用块BLK0和BLK1的边界以及块BLK1和BLK2的边界来描述块BLK的边界的配置。其他块BLK之间的边界的配置是块BLK0和BLK1之间的边界以及块BLK1和BLK2之间的边界的重复。
首先，将描述块BLK0和BLK1中的选择栅极线SGD的配置。图16是被布置在块BLK0和BLK1中的存储器柱MP和被连接到存储器柱MP的选择栅极线SGD0到SGD7的平面布局。
块BLK0和BLK1中的每一者中的存储器柱MP、导电层20-0至20-15以及存储器沟槽MST的配置类似于第一实施例中的配置。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图16所示，块BLK0、BLK1和BLK2在Y方向上按顺序被布置为彼此相邻。在块BLK0和BLK1的边界中，设置块BLK0的导电层20-15和块BLK1的导电层20-0。
存储器沟槽MST被设置在导电层20-15和20-0之间。多个虚设存储器柱MPb在X方向上以预定间隔被布置在导电层20-15和20-0之间的存储器沟槽MST上。
这里，块BLK0的导电层20-15与虚设存储器柱MPb相交的部分是虚设选择晶体管。因此，与连接到其他选择栅极线SGD中的每一者的选择晶体管的数量相比，连接到选择栅极线SGD7的选择晶体管的数量减少了X方向上的一系列晶体管的数量(这里，四个晶体管)。换句话说，与其他串单元SU中的每一者中的选择晶体管的数量相比，串单元SU7中的选择晶体管的数量减少了X方向上的一系列晶体管的数量。
因此，为了补充选择晶体管，在块BLK0的导电层20-0的Y方向上设置导电层20-d，并且在导电层20-0和20-d之间设置存储器柱MP。在导电层20-d与存储器柱MP相交的部分处设置X方向上的一系列选择晶体管。此外，选择栅极线SGD7和导电层20-d经由例如接触插塞而通过上层导线W1彼此电连接。因此，在导电层20-d与存储器柱MP相交的部分处设置的选择晶体管被用作选择栅极线SGD7中的选择晶体管。
在下文中，将描述块BLK1和BLK2的边界的配置。
如图16所示，块BLK1和BLK2在Y方向上彼此相邻地布置。在块BLK1和BLK2的边界中，设置块BLK1的导电层20-15和块BLK2的导电层20-0。在导电层20-15和20-0之间设置在X方向上延伸的导电层20-e和20-d。
存储器沟槽MST被设置在导电层20-15和20-e之间，导电层20-0和20-d之间，以及导电层20-e和20-d之间。多个存储器柱MP在X方向上以预定间隔被布置在导电层20-15和20-e之间的存储器沟槽MST、导电层20-0和20-d之间的存储器沟槽MST、以及导电层20-e和20-d之间的存储器沟槽MST上。
这里，如上所述，块BLK1的导电层20-0与虚设存储器柱MPb相交的部分是虚设选择晶体管。因此，与其他选择栅极线SGD中的每一者中的选择晶体管的数量相比，块BLK1的选择栅极线SGD0中的选择晶体管的数量减少了X方向上的一系列晶体管的数量(这里，四个晶体管)。
因此，为了补充选择晶体管，在块BLK1的导电层20-15的Y方向上设置导电层20-e，并且在导电层20-15和20-e之间设置存储器柱MP。在导电层20-e与存储器柱MP相交的部分处设置X方向上的一系列选择晶体管。此外，选择栅极线SGD0和导电层20-e经由例如接触插塞而通过上层导线W2彼此电连接。因此，在导电层20-e与存储器柱MP相交的部分处设置的选择晶体管被用作选择栅极线SGD0中的选择晶体管。
此外，每个存储器柱MP被电连接到在存储器柱MP上方设置且在Y方向上延伸的位线BL。然而，每个虚设存储器柱MPb不被电连接到在虚设存储器柱MPb上方设置且在Y方向上延伸的位线BL。
接下来，将描述块BLK0和BLK1中的字线WL的配置。图17是在块BLK0和BLK1中布置的存储器柱MP以及被连接到存储器柱MP的字线WLe7和WLo7的平面布局。
存储器柱MP、除了块BLK的边界之外的部分中的字线WLe7和WLo7、以及在块BLK0和BLK1中的每一者中的存储器沟槽MST的配置类似于第一实施例中的配置。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图17所示，块BLK0，BLK1和BLK2按顺序在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层21-15和块BLK1的导电层21-0。
存储器沟槽MST被设置在导电层21-15和21-0之间。多个虚设存储器柱MPb在X方向上以预定间隔被布置在导电层21-15和21-0之间的存储器沟槽MST上。
这里，块BLK1的导电层21-15与虚设存储器柱MPb相交的部分是虚设存储器单元晶体管。因此，块BLK0的字线WLo7中的可操作的存储器单元晶体管的数量减少了在X方向上的一系列存储器柱中的存储器单元晶体管的数量。也就是，串单元SU7中的可操作的存储器单元晶体管的数量小于其他串单元SU中的每一者中的可操作的存储器单元晶体管的数量。
因此，为了补充存储器单元晶体管，在块BLK0的导电层21-0的Y方向上设置在X方向上延伸的导电层21-d。导电层21-d在X方向上的另一端处被电连接到导电层21-1、21-3、21-5、……、和21-15，并且用作字线WLo7。存储器柱MP被设置在导电层21-0和21-d之间。
在导电层21-d与存储器柱MP相交的部分处设置在X方向上的一系列存储器单元晶体管。这些存储器单元晶体管被用作串单元SU7中的可操作的存储器单元晶体管。
在下文中，将描述块BLK1和BLK2的边界的配置。
如图17所示，块BLK1和BLK2在Y方向上彼此相邻地布置。在块BLK1和BLK2的边界中，设置块BLK1的导电层21-15和块BLK2的导电层21-0。在导电层21-15和21-0之间设置在X方向上延伸的导电层21-e和21-d。
存储器沟槽MST被设置在导电层21-15和21-e之间，导电层21-0和21-d之间，以及导电层21-e和21-d之间。多个存储器柱MP在X方向上以预定间隔被布置在导电层21-15和21-e之间的存储器沟槽MST、导电层21-0和21-d之间的存储器沟槽MST、以及导电层21-e和21-d之间的存储器沟槽MST上。
这里，块BLK1的导电层21-0与虚设存储器柱MPb相交的部分是虚设存储器单元晶体管。因此，块BLK1的字线WLe7中的可操作的存储器单元晶体管的数量减少了在X方向上的一系列存储器柱中的存储器单元晶体管的数量。也就是，串单元SU0中的可操作的存储器单元晶体管的数量小于其他串单元SU中的每一者中的可操作的存储器单元晶体管的数量。
因此，为了补充存储器单元晶体管，在块BLK1的导电层21-15的Y方向上设置在X方向上延伸的导电层21-e。导电层21-e在X方向上的一端处被电连接到导电层21-0、21-2、21-4、……和21-14，并且用作字线WLe7。存储器柱MP被设置在导电层21-15和21-e之间。
在导电层21-e与存储器柱MP相交的部分处设置在X方向上的一系列存储器单元晶体管。这些存储器单元晶体管被用作串单元SU0中的可操作的存储器单元晶体管。其他配置与第一实施例中的配置相同。
此外，导电层21-d被设置在块BLK2的导电层21-0和导电层21-e之间。存储器柱MP被设置在导电层21-0和21-d之间。在导电层21-d与存储器柱MP相交的部分处设置在X方向上的一系列存储器单元晶体管。这些存储器单元晶体管被用于补充块BLK2的导电层21-15(串单元SU7)中提供的存储器单元晶体管的短缺。
4.2第四实施例的效果
根据第四实施例，可以提供能够提高操作可靠性的半导体存储器装置。
如上所述，在块BLK0和BLK1之间的边界中，虚设存储器柱MPb被设置在块BLK0的导电层21-15和块BLK1的导电层21-0之间。虚设存储器柱MPb不通过接触插塞等连接到上层导线(位线)。
块BLK0的导电层21-15和21-14之间的存储器柱MP与导电层21-15相交的部分是可操作的存储器单元晶体管，即，用于写入、读取和擦除操作的存储器单元晶体管。同时，导电层21-15与虚设存储器柱MPb相交的部分是不用于写入、读取和擦除操作的虚设存储器单元。
块BLK1的导电层21-0和21-1之间的存储器柱MP与导电层21-0相交的部分是用于写入、读取和擦除操作的存储器单元晶体管。同时，导电层21-0与虚设存储器柱MPb相交的部分是不用于写入、读取和擦除操作的虚设存储器单元。
在上述配置中，例如，当对块BLK0的串单元SU7执行写入操作时，写入操作的写入电压被施加到导电层21-15。在这种情况下，写入电压也施加到布置在块边界中且连接到导电层21-15的虚设存储器柱MPb。然而，布置在块边界中的虚设存储器柱MPb包括不使用的虚设存储器单元。由于虚设存储器单元被设置在写入、读取和擦除操作时发生干扰的位置，所以即使发生干扰也没有问题。
类似地，当对块BLK1的串单元SU0执行写入操作时，将写入电压施加到导电层21-0。在这种情况下，写入电压也施加到设置在块边界中且连接到导电层21-0的虚设存储器柱MPb。然而，布置在块边界中的虚设存储器柱MPb包括不使用的虚设存储器单元。因此，即使在写入操作时在虚设存储器单元中发生干扰也没有问题。
如上所述，在第四实施例中，可以在写入、读取和擦除操作时消除在块BLK的边界中布置的存储器单元晶体管中发生的来自相邻块BLK的字线WL的干扰。结果，根据第四实施例，可以提高半导体存储器装置的操作可靠性。
此外，在第四实施例中，由于与第二和第三实施例中一样，在块BLK的边界中没有设置虚设字线，所以存储器单元的布置可以高度致密化。
5.第五实施例
接下来，将描述第五实施例的半导体存储器装置。在上述第四实施例中，虚设存储器柱MPb被设置在块BLK的边界处。然而，在第五实施例中，未布置虚设存储器柱MPb，并且仅存储器沟槽MST被设置在块BLK的边界处。
5.1存储器阵列区域和连接区域中的块边界的配置
与第四实施例类似，将使用块BLK0和BLK1的边界以及块BLK1和BLK2的边界作为示例来描述块BLK的边界的配置。其他块BLK之间的边界的配置是块BLK0和BLK1之间的边界以及块BLK1和BLK2之间的边界的重复。
首先，将描述块BLK0和BLK1中的选择栅极线SGD的配置。图18是布置在块BLK0和BLK1中的存储器柱MP和连接到存储器柱MP的选择栅极线SGD0到SGD7的平面布局。
块BLK0和BLK1中的每一者中的存储器柱MP、导电层20-0至20-15以及存储器沟槽MST的配置类似于第一实施例中的配置。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图18所示，块BLK0、BLK1和BLK2在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层20-15和块BLK1的导电层20-0。
存储器沟槽MST被设置在导电层20-15和20-0之间。在上述第四实施例中，多个虚设存储器柱MPb被设置在导电层20-15和20-0之间的存储器沟槽MST上。然而，在第五实施例中，没有布置虚设存储器柱或存储器柱。
这里，由于在块BLK0的导电层20-15和块BLK1的导电层20-0之间没有设置存储器柱MP，因此与其他串单元SU中的每一者中的选择晶体管的数量相比，串单元SU7中的选择晶体管的数量减少了在X方向上的一系列晶体管的数量。
因此，为了补充选择晶体管，在块BLK0的导电层20-0的Y方向上设置导电层20-d，并且在导电层20-0和20-d之间设置存储器柱MP。在导电层20-d与存储器柱MP相交的部分处设置X方向上的一系列选择晶体管。此外，选择栅极线SGD7和导电层20-d经由例如接触插塞而通过上层导线W1彼此电连接。因此，在导电层20-d与存储器柱MP相交的部分处设置的选择晶体管被用作选择栅极线SGD7中的选择晶体管。
在下文中，将描述块BLK1和BLK2的边界的配置。
如图18所示，块BLK1和BLK2在Y方向上彼此相邻地布置。在块BLK1和BLK2的边界中，设置块BLK1的导电层20-15和块BLK2的导电层20-0。在导电层20-15和20-0之间设置在X方向上延伸的导电层20-e和20-d。存储器沟槽MST被设置在导电层20-15和20-e之间、导电层20-0和20-d之间、以及导电层20-e和20-d之间。
这里，由于在块BLK0的导电层20-15和块BLK1的导电层20-0之间没有设置存储器柱MP，所以与其他选择栅极线SGD中的每一者中的选择晶体管的数量相比，块BLK1的选择栅极线SGD0中的选择晶体管的数量减少了在X方向上的一系列晶体管的数量。
因此，为了补充选择晶体管，在块BLK1的导电层20-15的Y方向上设置导电层20-e，并且在导电层20-15和20-e之间设置存储器柱MP。在导电层20-e与存储器柱MP相交的部分处设置X方向上的一系列选择晶体管。此外，选择栅极线SGD0和导电层20-e经由例如接触插塞而通过上层导线W2彼此电连接。因此，在导电层20-e与存储器柱MP相交的部分处设置的选择晶体管被用作选择栅极线SGD0中的选择晶体管。
接下来，将描述块BLK0和BLK1中的字线WL的配置。图19是被布置在块BLK0和BLK1中的存储器柱MP以及被连接到存储器柱MP的字线WLe7和WLo7的平面布局。
存储器柱MP、除了块BLK的边界之外的部分中的字线WLe7和WLo7、以及块BLK0和BLK1中的每一者中的存储器沟槽MST的配置类似于第一实施例中的配置。
在下文中，将描述块BLK0和BLK1的边界的配置。
如图19所示，块BLK0，BLK1和BLK2在Y方向上彼此相邻地布置。在块BLK0和BLK1的边界中，设置块BLK0的导电层21-15和块BLK1的导电层21-0。
存储器沟槽MST被设置在导电层21-15和21-0之间。在上述第四实施例中，多个虚设存储器柱MPb被布置在导电层21-15和20-0之间的存储器沟槽MST上。然而，在第五实施例中，没有布置虚设存储器柱MPb或存储器柱MP。
这里，由于在块BLK0的导电层21-15和块BLK1的导电层21-0之间没有设置存储器柱MP，所以块BLK0的字线WLo7中的可操作的存储器单元晶体管的数量减少了X方向上的一系列存储器柱中的存储器单元晶体管的数量。也就是，串单元SU7中的可操作的存储器单元晶体管的数量小于其他串单元SU中的每一者中的可操作存储器单元晶体管的数量。
因此，为了补充存储器单元晶体管，在块BLK0的导电层21-0的Y方向上设置在X方向上延伸的导电层21-d。导电层21-d在X方向上的另一端处被电连接到导电层21-1、21-3、21-5、……、和21-15，并且用作字线WLo7。存储器柱MP被设置在导电层21-0和21-d之间。
在导电层21-d与存储器柱MP相交的部分处提供在X方向上的一系列存储器单元晶体管。这些存储器单元晶体管被用作串单元SU7的可操作的存储器单元晶体管。
在下文中，将描述块BLK1和BLK2的边界的配置。
如图19所示，块BLK1和BLK2在Y方向上彼此相邻地布置。在块BLK1和BLK2的边界中，设置块BLK1的导电层21-15和块BLK2的导电层21-0。在导电层21-15和21-0之间设置在X方向上延伸的导电层21-e和21-d。
存储器沟槽MTS被设置在导电层21-15和21-e之间、导电层21-0和21-d之间、以及导电层21-e和21-d之间。
这里，由于在块BLK0的导电层21-15和块BLK1的导电层21-0之间没有设置存储器柱MP，所以块BLK1的字线WLe7中的可操作的存储器单元晶体管的数量减少了X方向上的一系列存储器柱中的存储器单元晶体管的数量。也就是，串单元SU0中的可操作的存储器单元晶体管的数量小于其他串单元SU中的每一者中的可操作的存储器单元晶体管的数量。
因此，为了补充存储器单元晶体管，在块BLK1的导电层21-15的Y方向上设置在X方向上延伸的导电层21-e。导电层21-e在X方向上的一端处被电连接到导电层21-0、21-2、21-4、……和21-14，并且用作字线WLe7。存储器柱MP被设置在导电层21-15和21-e之间。
在导电层21-e与存储器柱MP相交的部分处设置在X方向上的一系列存储器单元晶体管。这些存储器单元晶体管被用作串单元SU0中的可操作的存储器单元晶体管。其他配置与第一实施例的配置相同。
此外，导电层21-d被设置在块BLK2的导电层21-0和导电层21-e之间。存储器柱MP被设置在导电层21-0和21-d之间。在导电层21-d与存储器柱MP相交的部分处设置在X方向上的一系列存储器单元晶体管。这些存储器单元晶体管被用于补充块BLK2的导电层21-15(串单元SU7)中提供的存储器单元晶体管的短缺。
5.2第五实施例的效果
根据第五实施例，可以提供能够提高操作可靠性的半导体存储器装置。
如上所述，在块BLK的边界中，没有设置存储器柱MP，并且在块BLK0的导电层21-15与块BLK1的导电层21-0之间以及在导电层21-e和21-d之间仅设置存储器沟槽MST。每个存储器沟槽MST是绝缘区域，并且以绝缘方式将导电层21-15和21-0或者导电层21-e和21-d彼此分开。也就是说，第五实施例具有将第四实施例的配置从其中删除的配置，即，在块BLK1和BLK2的边界中设置在块BLK0的导电层21-15和块BLK1的导电层21-0之间、以及导电层21-e和21-d之间的存储器柱MP被删除。
在上述配置中，与在第四实施例中一样，例如，当对块BLK0的串单元SU7执行写入、读取和擦除操作时，在各个操作中限定的电压被施加到导电层21-15。在这种情况下，由于在块边界中在导电层21-15和21-10之间没有设置存储器柱MP，所以在写入、读取和擦除操作时在存储器单元晶体管中不会发生干扰，即，在各个操作中限定的电压不会在块边界附近的存储器单元晶体管中引起干扰。
类似地，当对块BLK1的串单元SU0执行写入、读取和擦除操作时，在各个操作中限定的电压被施加到导电层21-0。在这种情况下，由于在块边界中没有存储器柱MP被设置在导电层21-15和21-10之间，所以在写入、读取和擦除操作时在存储器单元晶体管中不会发生干扰，即，对相邻存储器单元的写入、读取和擦除操作不会对块边界附近的存储器单元晶体管造成干扰。
如上所述，在第五实施例中，可以减少在写入、读取和擦除操作时布置在块BLK的边界处的存储器单元晶体管中发生的干扰。结果，根据第五实施例，可以提高半导体存储器装置的操作可靠性。
此外，在第五实施例中，由于没有在块BLK的边界中设置第二和第三实施例的虚设字线，所以存储器单元的布置可以高度致密化。
6.修改例和其他
在上述实施例中，NAND型闪速存储器已被描述为半导体存储器装置。然而，本公开不限于NAND型闪速存储器，并且可以应用于具有存储器柱MP的其他一般性半导体存储器，此外，可以应用于除半导体存储器之外的各种存储器装置。
虽然已经描述了某些实施例，但是这些实施例仅作为示例给出，并且不旨在限制本发明的范围。实际上，这里描述的新颖实施例可以以各种其他形式体现；此外，在不脱离本发明的精神的情况下，可以对这里描述的实施例进行各种形式上的省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或修改。
标号说明
1：半导体存储器装置，10：存储器单元阵列，11：行解码器，12：驱动器，13：读出放大器，14：地址寄存器，15：命令寄存器，16：输入和输出电路，17：定序器，20、20-0～20-15：导电层，20-a～20-e：导电层，21、21-0～21-15：导电层，22：导电层，23：半导体衬底，24：接触插塞，25：导电层，26：接触插塞，27：导电层，28：接触插塞，29：导电层，30：绝缘层，31：半导体层，32～34：绝缘层，100：存储器阵列区域，200e、200o：连接区域，101：区域，BL、BL0～BL(m-1)：位线，BLK、BLK0～BLKn：块，MP、MPa：存储器柱，MPb：虚设存储器柱，MST：存储器沟槽，MT、MTe0～MTe7、MTo0～MTo7：存储器单元晶体管，SGD、SGD0～SGD7：选择栅极线，SGS、SGSe、SGSo：选择栅极线，SL：源极线，ST1、ST2：选择晶体管，SU、SU0～SU7：串单元，WL、WLe0～WLe7、WLo0～WLo7：字线。

Claims (16)

1.一种半导体存储器装置，包括：
第一块和第二块，其各自包括多个存储器单元晶体管并被布置为在第一方向上彼此相邻，
其中所述第一块和所述第二块中的每一者包括：
多个第一导电层，其在与所述第一方向正交的第二方向上延伸，并且沿所述第一方向相对于彼此布置；
多个第一绝缘层，其被设置在所述第一导电层之间，并在与所述第一方向和所述第二方向都正交的第三方向上延伸；
多个第一柱，其跨所述多个第一导电层中的其间插入有所述多个第一绝缘层之一的两个第一导电层设置，在所述第三方向上延伸，并沿所述第二方向相对于彼此布置；以及
多个第一晶体管，其由所述多个第一柱和所述多个第一导电层提供，并且其中
所述多个第一导电层中的在所述第一块的所述第一方向上的一端处设置的至少一个第一导电层被电连接到所述多个第一导电层中的在所述第二块的所述第一方向上的一端处设置的至少另一个第一导电层。
2.根据权利要求1所述的半导体存储器装置，还包括：
第二绝缘层，其被设置在所述第一导电层中的所述至少一个第一导电层和所述第一导电层中的所述至少另一个第一导电层之间，并且在所述第一块和所述第二块的边界区域中在所述第三方向上延伸。
3.根据权利要求1所述的半导体存储器装置，还包括：
多个位线，其被分别连接到所述多个第一柱，并在所述第一方向上延伸；
第二绝缘层，其被设置在所述第一导电层中的所述至少一个第一导电层和所述第一导电层中的所述至少另一个第一导电层之间，并且在所述第一块和所述第二块的边界区域中在所述第三方向上延伸；以及
多个第二柱，其跨所述多个第一导电层中的其间插入有第二绝缘层的两个第一导电层设置，在所述第三方向上延伸，并且沿所述第二方向相对于彼此布置，使得所述第二柱不被连接到所述位线。
4.根据权利要求1所述的半导体存储器装置，还包括：
多个第二导电层，其在所述第二方向上延伸，被设置在第一导电层之间，并沿所述第一方向相对于彼此布置；以及
多个第二晶体管，其由所述第一柱和所述第二导电层提供。
5.一种半导体存储器装置，包括：
第一块和第二块，其包括多个存储器单元晶体管并且被布置为在第一方向上彼此相邻，
其中所述第一块和所述第二块中的每一者包括：
多个第一导电层，其在与所述第一方向正交的第二方向上延伸，并且沿所述第一方向相对于彼此布置；
多个第一绝缘层，其被设置在多个第一导电层之间并在与所述第一方向和所述第二方向都正交的第三方向上延伸，
多个第一柱，其跨所述多个第一导电层中的其间插入有第一绝缘层的两个第一导电层设置，在所述第三方向上延伸，并包括所述存储器单元晶体管中的一个或多个，以及
第二导电层和第三导电层，其在所述第一块和所述第二块的边界区域中在所述第一方向上被布置在所述第一块的所述第一导电层中的至少一个第一导电层和所述第二块的所述第一导电层中的另一个第一导电层之间，并且其中
所述第二导电层被连接到所述第一块的所述第一导电层中的所述至少一个第一导电层，所述第三导电层被连接到所述第二块的所述第一导电层中的所述至少另一个第一导电层。
6.根据权利要求5所述的半导体存储器装置，还包括：
第二绝缘层，其被设置在所述第二导电层和所述第三导电层之间并在所述第三方向上延伸；以及
多个第二柱，其跨其间插入有所述第二绝缘层的所述第二导电层和所述第三导电层设置，在所述第三方向上延伸，并包括所述存储器单元晶体管中的一个或多个。
7.一种半导体存储器装置，包括：
第一块和第二块，其包括多个存储器单元晶体管并且被布置为在第一方向上彼此相邻，
其中所述第一块和所述第二块中的每一者包括：
多个第一导电层，其在与所述第一方向正交的第二方向上延伸，并且沿所述第一方向相对于彼此布置；
多个第一绝缘层，其被设置在所述第一导电层之间，并在与所述第一方向和所述第二方向都正交的第三方向上延伸；
多个第一柱，其跨所述多个第一导电层中的其间插入有第一绝缘层的两个第一导电层设置，在所述第三方向上延伸，并包括所述存储器单元晶体管中的一个或多个；以及
第二导电层，其在所述第一块和所述第二块的边界区域中被设置在所述第一块的所述第一导电层中的一个第一导电层和所述第二块的所述第一导电层中的另一个第一导电层之间，并且其中
所述第二导电层被配置为使得施加在所述第二导电层上的电位不同于施加在所述第一块的所述第一导电层中的所述一个第一导电层和所述第二块的所述第一导电层中的所述另一个第一导电层上的电位。
8.根据权利要求7所述的半导体存储器装置，其中所述第一块和所述第二块中的每一者是擦除单位，存储在所述存储器单元晶体管中的数据以该擦除单位被擦除。
9.根据权利要求1所述的半导体存储器装置，其中所述多个第一晶体管包括在所述第三方向上设置的多个存储器单元晶体管，以及被连接到该多个存储器单元晶体管的多个选择晶体管，并且
所述第一导电层被连接到所述选择晶体管的栅极。
10.根据权利要求5所述的半导体存储器装置，其中所述第一柱具有在所述第三方向上设置的多个存储器单元晶体管，并且
所述第一导电层被连接到所述存储器单元晶体管的栅极。
11.根据权利要求1所述的半导体存储器装置，其中其间插入有所述第一绝缘层的所述两个第一导电层在所述第二方向上的一端或另一端处彼此连接，而所述多个第一导电层中的再一个第一导电层被插入在所述两个第一导电层之间。
12.根据权利要求1所述的半导体存储器设备，其中，作为写入单位或读取单位中的至少一者的页由如下的存储器单元晶体管的和配置：所述第一柱中的所述存储器单元晶体管中的与设置在所述第一块的所述第一方向上的一端处的所述第一导电层相交的一个或多个存储器单元晶体管，以及所述第一柱中的所述存储器单元晶体管中的与设置在所述第一块的所述第一方向上的另一端处的所述第一导电层相交的一个或多个存储器单元晶体管。
13.根据权利要求3所述的半导体存储器装置，其中所述第二柱的一侧端或另一侧端不被电连接到导线层。
14.根据权利要求3所述的半导体存储器装置，其中所述第二柱中的所述存储器单元晶体管中的一个或多个不被用于写入操作。
15.根据权利要求1所述的半导体存储器装置，其中所述第一块和所述第二块中的每一者是这样的单位：存储在所述存储器单元晶体管中的数据以该单位被集体擦除，存储在所述存储器单元晶体管中的数据以该单位被擦除。
16.根据权利要求5所述的半导体存储器装置，其中所述第一块和所述第二块中的每一者是这样的单位：存储在所述存储器单元晶体管中的数据以该单位被擦除。
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