CN101872788A - 集成电路3d存储器阵列及其制造方法 - Google Patents

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Abstract

本发明公开了一种集成电路3D存储器阵列及其制造方法。该3D存储器元件是基于电极柱阵列及多个电极平面，所述多个电极平面在界面区与所述电极柱相交，所述界面区包含存储器构件，所述存储器构件包括可编程构件及整流器。可使用二维译码来选择所述电极柱，且可使用第三维上的译码来选择所述多个电极平面。

Description

集成电路3D存储器阵列及其制造方法
技术领域
本发明是有关于高密度存储器元件，且特别是有关于其中多个存储器单元平面经配置以提供三维(three-dimensional，3D)阵列的存储器元件。
背景技术
随着集成电路中的元件的关键尺寸缩减至一般存储器单元技术的限值，设计者一直在寻找用于叠层多个存储器单元平面以达成较大储存容量且达成每位的较低成本的技术。举例而言，在Lai等人的「A Multi-LayerStackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」(IEEE国际电子元件会议，2006年12月11日至13日)中；以及在Jung等人的「ThreeDimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode」(IEEE国际电子元件会议，2006年12月11日至13日)中，将薄膜晶体管技术应用于电荷捕集存储器技术。
而且，在Johnson等人的「512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells」(2003年11月的IEEE固态电路期刊第38卷11期(IEEE J.of Solid-State Circuits，vol.38，no.11))中，已将交叉点阵列(cross-point array)技术应用于反熔丝(anti-fuse)存储器。在Johnson等人描述的设计中，提供多个字线层及位线层，其中在交叉点处具有存储器构件。存储器构件包括连接至字线的p+多晶硅阳极，以及连接至位线的n-多晶硅阴极，其中阳极与阴极通过反熔丝材料而分离。
在Lai等人、Jung等人以及Johnson等人描述的工艺中，针对每一存储器层存在若干关键光刻步骤。因此，制造元件所需的关键光刻步骤的数目由所构建的层的数目倍增。关键光刻步骤是昂贵的，且因此需在制造集成电路的过程中使关键光刻步骤减至最少。因此，尽管使用3D阵列达成较高密度的益处，但较高制造成本限制所述技术的使用。
在Tanaka等人的「Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory」(2007VLSI技术讨论会技术论文汇编(2007Symposium on VLSI Technology Digest of TechnicalPapers)；2007年6月12日至14日，第14至15页)中描述另一结构，其在电荷捕集存储器技术中提供垂直「反及」(NAND)单元。Tanaka等人描述的结构包含具有类似于NAND栅而操作的垂直通道的多栅极场效晶体管结构，其使用硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷捕集技术来在每一栅极/垂直通道界面处产生储存位点。所述存储器结构是基于配置为用于多栅极单元的垂直信道的半导体材料柱，其具有邻近于基板的下部选择栅极、位于顶部的上部选择栅极。使用与所述柱相交的平面电极层来形成多个水平控制栅极。用于控制栅极的平面电极层不需要关键光刻，且因此节省成本。然而，在上述垂直单元的每一者的顶部及底部需要关键光刻步骤。而且，在可以此方式成层的控制栅极的数目上存在限制，所述数目由诸如垂直通道的传导性、所使用的编程及擦除过程等因素决定。
需要提供一种具有较低制造成本的用于三维集成电路存储器的结构，其包含可靠的、非常小的存储器构件。
发明内容
有鉴于此，本发明的主要目的在于提供一种3D集成电路3D存储器阵列及其制造方法。该存储器元件是基于电极柱阵列及多个电极平面的，所述多个电极平面在界面区与所述电极柱相交，所述界面区包含存储器构件。可使用二维译码来选择所述电极柱，且可使用第三维上的译码来选择所述多个电极平面。
描述一实施例，所述实施例包括集成电路基板，其具有存储器单元存取层，所述存储器单元存取层具有存取元件阵列及对应的位于顶面上的触点阵列。多个导电层位于存取元件阵列上方或下方，通过绝缘层彼此分离且与所述存取元件阵列分离。电极柱阵列延伸穿过所述多个导电层及绝缘层。电极柱(诸如)通过接触触点阵列中的触点而耦接至对应的存取元件。存储器构件位于所述柱与所述导电层之间的界面区中，其中所述存储器构件中的每一者包括与整流器(诸如二极管)串联的可编程构件(诸如反熔丝)。
在替代例中，可使用薄膜晶体管或相关技术在导电层上或之间形成存取元件阵列。
在一个实施例中，电极柱包括具有第一导电型的掺杂多晶硅，且所述多个导电层包括具有相反导电型的掺杂多晶硅，以此在界面区中形成包含p-n结的二极管。反熔丝材料(诸如氧化硅)或其它可编程电阻材料的层形成于所述二极管的阳极与阴极之间。亦可利用其它整流器技术。
列译码电路及行译码电路耦接至存取元件阵列，且用以响应于地址而选择电极柱。平面译码电路耦接至多个导电层，且用以响应于地址而选择导电层。而且，平面译码电路用以使选定导电层的界面区中的整流器正向偏置，且使未选定导电层的界面区中的整流器反向偏置。
描述电极柱，其包含呈导电材料芯的形式的接触触点阵列中的对应触点的导体，以及位于所述芯与所述多个导电层之间的存储器材料层。存储器构件中的可编程构件包括界面区的存储器材料层中的主动区。所描述的另一类型的电极柱包含呈导电材料芯的形式的接触触点阵列中的对应触点的导体，以及所述芯上的存储器材料层，以及位于所述存储器材料层上且接触所述多个导电层的半导体外鞘。存储器构件中的可编程构件包括芯与半导体外鞘之间的界面区的存储器材料层中的主动区。
存储器单元存取层中的存取元件在本文所述的各种实施例中包括垂直晶体管或水平晶体管，其中位线及字线耦接至所述晶体管的漏极与栅极。
使用毯覆式沉积工艺序列来形成所述多个导电层，其中进行图案化以组态所述层的周边以便与平面译码电路接触。可使用渐缩刻蚀(taperedetching)工艺来图案化导电层，使得连续层在锥体(taper)上后退以形成突出部分(ledges)，且沿所述锥体形成接触所述层的突出部分的触点。
在另一实施例中，导电层具有沿周边的翼片，所述翼片经组态以与译码电路接触。集成电路包含上覆于所述多个导电层上的布线层，其包含将所述多个导电层耦接至译码电路的导体。导电插塞接触所述多个导电层上的翼片，且向上延伸至布线层。在一实施例中，翼片以交错方式配置，其减少平面译码电路的占据面积。交错翼片用以使得耦接至两个或两个以上导电层上的交错翼片的导电插塞以列配置，所述列在由所述交错翼片界定的方向上延伸。
描述一种存储器元件的制造方法，其包含：形成存储器单元存取层或另外形成存取元件阵列；形成上覆于所述存储器单元存取层中的存取元件阵列上的多个导电层；形成延伸穿过所述多个导电层的电极柱阵列，其具有在所述多个导电层中的电极柱之间的界面区中的存储器构件。用于形成所述多个导电层的技术包含：在存取层的顶面上沉积层间介电质之后，针对每一导电层，执行形成毯覆式导电材料(诸如掺杂多晶硅)层的步骤以及在所述毯覆式导电材料层上形成毯覆式绝缘材料层的步骤。用于形成电极柱阵列中的电极柱的技术包含：在提供所述多个导电层之后，界定在触点阵列中的触点中的一个触点上方穿过所述多个导电层的电极通路。接下来，在电极通路的侧壁上形成诸如反熔丝材料的存储器材料层。接着，用电极材料(诸如掺杂多晶硅)或掺杂多晶硅层接以导电填充物来填充存储器材料层上的电极通路，从而使用较高导电性材料(诸如类似于钨的金属，或类似于氮化钛的金属氮化物)来建立导电芯。
在本文所述的一工艺中，用于在毯覆式导电材料层上界定周边的技术包含图案化所述周边的多个部分，使得所述部分包含经组态以与译码电路接触的翼片。在形成多个导电层之后形成多个导电插塞，其接触所述多个导电层上的相应翼片，且向上延伸至上覆于所述多个导电层上的布线平面。所述翼片可以交错方式配置，使得耦接至不同导电层上的交错翼片的导电插塞以列配置，所述列在由所述交错翼片界定的方向上延伸。
描述一种多个导电层的制造方法，包括：形成导电材料与绝缘材料的多个交错层；在所述多个交错层上形成渐缩刻蚀掩模；使用所述渐缩刻蚀掩模来刻蚀所述多个交错层，以界定使所述多个交错层中的导电层的周边暴露的锥体，使得所述多个交错层中的导电层的周边在超过上方导电层的周边的架中延伸；以及形成多个导电插塞，所述导电插塞接触相应的架，且向上延伸至上覆于所述多个交错层上的布线平面。使用单个渐缩刻蚀掩模以及诸如反应性离子刻蚀的刻蚀技术，来将掩模的锥体转移至所述多个交错层的侧面，从而在无需额外掩模步骤的情况下形成所述架。
描述一种新颖的三维一次编程存储器单元结构。在一个实例中，使用字线及位线来驱动存取晶体管。存取晶体管连接至电极柱。电极柱包含至少在外表面上的掺杂多晶硅层，以及位于所述多晶硅层上的介电反熔丝层。电极柱的侧壁由多个掺杂多晶硅层接触，所述掺杂多晶硅层具有与所述柱上的多晶硅的导电型相反的导电型。每一多晶硅层与电极柱的周边之间的界面区提供一存储器单元。在界面区中提供反熔丝材料或其它可编程电阻性材料。
通过启用耦接至用于选定柱的存取晶体管的一个字线及一个位线而对存储器单元进行编程。柱多晶硅与选定多晶硅层之间的偏压将击穿(breakdown)反熔丝材料，或以其它方式对界面区中的可编程电阻存储器构件进行编程。由界面区中的p-n结建立的整流器提供柱内不同层上的存储器单元之间的隔离。通过感测选定位在线或所述导电层中与选定存储器单元耦接的一个导电层上的电流来读出信息。
在审阅所附的图式、详细描述及权利要求范围后可见本发明的其它态样及优点。
附图说明
图1为垂直FET存取元件以及包含用于如本文所述的元件的多个存储器构件的多层级电极柱的剖面。
图2为已移除导电层的多层级电极柱的俯视图。
图3A说明包含处于高电阻状态的存储器构件的多层级电极柱上的界面区。
图3B说明包含处于低电阻状态的存储器构件的多层级电极柱上的界面区。
图4为包含固体多晶硅芯的多层级电极柱的替代实施例的剖面。
图5为诸如图1所示的存取元件及多层级电极柱的示意图。
图6为由多层级电极柱组成的存储器阵列的2×2×n部分的示意图。
图7为包含用于如本文所述的元件的多个存储器构件的多层级电极柱中的水平FET存取元件的剖面。
图8为绘示用于如图7所示而构建的存储器阵列的字线及位线的布局图。
图9A至9C说明用于基于渐缩刻蚀而图案化导电层的周边的工艺中的阶段。
图10为导电层及用于将导电层连接至平面译码电路的内连布线的布局图。
图11为包含水平FET存取元件的存储器阵列的一部分的剖面。
图12为存储器阵列的另一部分的剖面，所述部分包含水平FET存取元件以及导电层的周边上的内连插塞及通路。
图13A至13B为用于制造如本文所述的存储器阵列的方法的流程图。
图14A至14B说明包含经配置以用于与内连通路及插塞形成接触的交错翼片的导电层的布局。
图15绘示包含交错翼片以及用于与译码电路内连的上覆布线的导电层的俯视图。
图16为说明可用于极大数目的存储器平面的电极柱叠层的剖面图。
图17为包含耦接至译码电路的顶部触点的多层级电极柱的替代实施例的剖面。
图18为包含p+/反熔丝/p-/n+结构作为存储器构件的多层级电极柱的替代实施例的剖面。
图19为包含具有列译码电路、行译码电路及平面译码电路的3D存储器阵列的集成电路的示意图。
【主要构件符号说明】
10、80：半导体主体
11、42、63、85-1、85-2、85-3、85-4、274、275、464：位线
12、161、162、201：沟道隔离结构
13、82、164、203、266：漏极/漏极区
14：通道
15、81、163、204、265：源极/源极区
16、18、21、22、24-1、24-2、24-3、24-(n-2)、24-(n-1)、24-n、92、94-1、94-2、94-3、94-4、95、176、186-1、188、269、278、279、284、422、423-1、423-2、423-3、423-4、520、524-1、524-2、524-3、524-n-2、524-n-1、524-n、620、624-1、624-2、624-3、624-n-2、624-n-1、624-n：层/绝缘层/层间介电质/介电层/绝缘体层/绝缘填充物/填充层/介电填充物
17、43、60、61、83、83-1、83-2、267、268、462：字线
19：硅化物层
20、276～277、282～283、420、431～432：接触焊垫
23-1、23-2、23-3、23-(n-1)、23-n、93-1、93-2、93-3、93-4、147～150、187-1、187-2、187-3、187-4、424-1、424-2、424-3、424-4、523-1、523-2、523-3、523-n-1、523-n、623-1、623-2、623-3、623-n-1、623-n：导电层
25、87、189、192、625：中央导电芯/导电芯/中央芯
26、88、190、193：多晶硅外鞘
27、37、89、191、194、522、622：反熔丝层/反熔丝材料层/可编程存储器材料层/存储器材料层/环形存储器材料层/可编程电阻材料层
29：栅极介电层
30、529、629：界面区/区/存储器构件
31、96：主动区域/主动区
35：固体多晶硅芯
40、68、69～71、151：电极柱/柱
41：存取晶体管
45-1、45-2、45-3、45-n：电极平面
46、458：平面译码器
47：接地
48：可编程构件
49：整流器
64、65～67、419：存取元件
44-1、44-2、44-3、44-n、72-1、72-2、72-3、72-n、73-1、73-2、73-3、73-n、74-1、74-2、74-3、74-n、75-1、75-2、75-3、75-n、90：存储器构件/构件
84、86、152、177～184、210、218、220～223、255、270～273、280、281、530、630：插塞/接触插塞/触点
100、101、185：存储器单元存取层
153、154～156、224～227：内联机/内连布线
160：掩模/硬掩模
170：渐缩侧边/锥体
175：锥体
200：基板
207：栅极
217、219：导线
250A、251A、252A、253A、251B、252B、253B：翼片
400～402：导电层组
459：线
460：3D存储器阵列/存储器阵列
461：列译码器
463：行译码器
465、467：总线
466、468：区块
469：偏压配置状态机
471：数据输入线
472：数据输出线
474：其它电路
475：集成电路
521：半导体芯
621：半导体外鞘
BL：位线
WL：字线
具体实施方式
参看图1至图19而提供本发明的实施例的详细描述。
图1为多层级存储器单元的剖面。所述存储器单元形成于集成电路基板上，所述集成电路基板在此实例中包含半导体主体10，其具有以列形式图案化于表面上的沟道隔离结构12。在沟道隔离结构12之间，沉积填充物以形成埋入式扩散位线11。绘示用于单个存储器单元柱的存取元件，其由具有由栅极介电层29围绕的漏极13、通道14以及源极15的垂直FET晶体管组成。绝缘层16上覆于半导体主体10上。字线17横穿阵列，且围绕垂直FET的通道14。在此实例中，绝缘层18上覆于字线上。硅化物层19形成于源极15的顶部。在此实例中，在硅化物层19上界定并图案化钨接触焊垫20。在此实例中包含层21及层22的绝缘层上覆于接触焊垫20上。图中所示结构的自接触焊垫20至半导体主体10(例如，块体硅)的部分为包含存储器单元存取层100的集成电路基板的部分。
多个导电层23-1至23-n上覆于接触焊垫20以及绝缘层22上。绝缘层24-1至24-(n-1)使导电层23-1至23-n彼此分离。绝缘层24-n覆盖顶部导电层23-n。在替代实施例中，可使用(例如)薄膜晶体管技术来在所述多个导电层上或在导电层之间形成存取元件阵列。
用于多层级存储器的电极柱由包含中央导电芯25的导体组成，所述中央导电芯25(例如)由钨或其它合适电极材料制成，且由多晶硅外鞘26围绕。反熔丝材料或其它可编程存储器材料的层27形成于多晶硅外鞘26与所述多个导电层23-1至23-n之间。导电层23-1至23-n在此实例中包括相对高度掺杂的n型多晶硅，而多晶硅外鞘26包括相对轻度掺杂的p型多晶硅。较佳的是，多晶硅外鞘26的厚度大于由p-n结形成的空乏区的深度。空乏区的深度部分由用于形成其的n型及p型多晶硅的相对掺杂浓度决定。亦可使用非晶硅来构建导电层23-1至23-n以及外鞘26。而且，可利用其它半导体材料。
所述多个导电层23-1至23-n与柱之间的界面区(诸如区30)包含存储器构件，所述存储器构件包括与如下文参看图3A及图3B更详细地阐释的整流器串联的可编程构件。
图2绘示包含导电芯25、多晶硅外鞘26以及存储器材料层27的电极柱的俯视图布局。位线11布设于第一方向上，且字线17布设于正交的方向上。电极柱由环形存储器材料层27围绕。柱中的存储器材料层与所述导电材料层中的每一者之间的环形界面界定包含存储器构件的界面区。
图3A绘示包含导电层23-2、多晶硅外鞘26、导电芯25以及反熔丝材料层27的存储器构件(诸如在界面区30中)的一部分。在原生状态下，例如具有大约5至10纳米的厚度的反熔丝材料层27(其可为二氧化硅、氮氧化硅或其它氧化硅)具有高电阻。可使用其它反熔丝材料，诸如氮化硅。
在编程之后，反熔丝材料如图3B所示而断裂，且反熔丝材料内的主动区域31呈现低电阻状态。在典型实施例中，使用氧化硅反熔丝，编程脉冲可包括在如下文参看图19而描述的芯片上控制电路(on chip controlcircuit)的控制下施加的具有约1微秒的脉冲宽度的5至7伏脉冲。读取脉冲可包括在如下文参看图19而描述的芯片上控制电路的控制下施加的具有取决于组态的脉冲宽度的1至2伏脉冲。读取脉冲可比编程脉冲短得多。存储器构件30包括串联连接的可编程构件、反熔丝层以及由p-n结形成的整流器。
图4绘示电极柱的替代组态，其中省略图1的中央导电芯25。作为替代，电极柱包括由反熔丝材料层37围绕的固体多晶硅芯35。给予图4的其它构件与如图1中所使用的相同参考标号，且不再描述。
图5为图1的结构的示意性说明。电极柱40耦接至存取晶体管41，使用位线42及字线43来选择存取晶体管41。多个存储器构件44-1至44-n连接至柱40。所述存储器构件中的每一者包含与整流器49串联的可编程构件48。此串联电路示意图表示图3A及图3B所示的结构，尽管反熔丝材料层被置于p-n结处。可编程构件48由常用于指示反熔丝的符号表示。然而将理解，可利用其它类型的可编程电阻材料及结构。
而且，由电极柱中的导电层与多晶硅之间的p-n结构建的整流器49可由其它整流器代替。举例而言，可使用基于例如硅化锗的固态电解质或其它合适材料的整流器来提供整流器。对于其它代表性固态电解质材料，请参见Gopalakrishnan的美国专利第7,382,647号。
存储器构件44-1至44-n中的每一者耦接至对应的电极平面45-1至45-n，其中电极平面由本文所述的导电材料层提供。电极平面45-1至45-n耦接至平面译码器46，其响应于地址而将诸如接地47的电压施加至选定电极平面，使得存储器构件中的整流器正向偏置或导电，且将一电压施加至未选定电极平面或使未选定电极平面浮置，使得存储器构件中的整流器反向偏置或不导电。
图6提供2个字线×2个位线×n个平面的三维3D存储器阵列的示意性表示。所述阵列包含字线60及61，其与位线62及63相交。存取元件64、65、66及67位于位线与字线之间的交叉点处。每一存取元件耦接至对应的电极柱68、69、70、71。每一电极柱包含深度为数目「n」个平面的存储器构件叠层。因此，柱68耦接至存储器构件72-1至72-n。柱69耦接至存储器构件73-1至73-n。柱70耦接至存储器构件74-1至74-n。柱71耦接至存储器构件75-1至75-n。图6中未说明导电层以避免使图变得拥挤。图6所示的2×2×n阵列可扩展至具有任一数目的平面的数千字线乘以数千位线的阵列。在代表性实施例中，平面的数目n可为2的幂以促进二进制解碼，诸如4、8、16、32、64、128等。
图7为具有水平FET存取元件的多层级存储器单元的剖面。所述存储器单元形成于集成电路基板上，所述基板在此实例中包含半导体主体80。选择性的沟道隔离结构(未图标)可形成于表面上以隔离元件的区。沉积填充物以形成用于所述存取元件的源极81及漏极82。字线83形成于栅极介电质上位于源极81与漏极82之间。层间介电质95上覆于半导体主体80中的字线上。插塞84及插塞86形成于层间介电质95中。插塞84延伸至包含位线BL的经图案化的金属层。插塞86延伸至层间介电质95的表面，且提供上面形成有电极柱的触点(contact)。因此，如图7的实施例中的括号所识别的存储器单元存取层101包含自层间介电质95的表面至半导体主体80的构件。
在此实例中，多个导电层93-1至93-4上覆于绝缘层92上，绝缘层92形成于存储器单元存取层101的顶面上。绝缘层94-1至94-3分离所述多个导电层。绝缘层94-4上覆于导电层93-4上。
多层级电极柱由导电芯组成，所述导电芯包含由多晶硅外鞘88围绕的中央导电芯87。反熔丝材料或其它可编程电阻材料的层89形成于多晶硅外鞘88与多个导电层93-1至93-4之间，从而在界面区中提供存储器构件(例如，构件90)。用于此实例的导电层93-1至93-4包括相对高度掺杂的n+多晶硅，而半导体外鞘88包括相对较轻度掺杂的p型多晶硅。
图8绘示使用类似于图7所示的水平FET的存取元件而制成的阵列的布局图。所述阵列包含用于电极柱的接触插塞86以及用于位线的接触插塞84。位线85-1至85-4以对角线方式配置。字线83-1至83-2在此布局中以垂直方式配置。用于存取元件的主动区96经如图所示图案化，使得其本质上与字线83-1、83-2正交。沟道隔离结构(未图标)可选择性地在邻近存取晶体管中的接触插塞86的行与接触插塞84的行之间，与字线83-1、83-2平行形成。
图9A、图9B以及图9C说明用于界定多个交错导电层与绝缘层内的导电材料层的周边以便与个别导电层形成接触以用于解码的工艺中的阶段。在图9A中，说明一叠层，其包含交替的导电层147、148、149及150以及绝缘层165、166、167、168及169。导电层及绝缘层是以交替毯覆式沉积而沉积，其可覆盖集成电路上的整个存储器区域，如图中的虚线所指示。为图案化导电层的周边，形成掩模160。掩模160具有渐缩侧边(taperedsides)170。为制作掩模，可在结构上沉积诸如氮化硅的硬掩模材料层。接着可图案化一光刻胶层，且对其进行刻蚀以在光刻胶上界定渐缩侧边。接着刻蚀所得结构，其中光刻胶层中的锥体(taper)被转移至硬掩模160上的对应锥体170。
如图9B所说明，接着以类似方式使用渐缩硬掩模160。应用诸如反应性离子刻蚀(reactive ion etch，RIE)的刻蚀工艺，使得硬掩模上的锥体170被转移至导电层叠层中的对应锥体175。在一些实施例中，可能省略硬掩模，且在叠层的锥体刻蚀期间使用渐缩光刻胶构件。导电层150至147的边缘是参差的(staggered)，以形成围绕其周边的架。由每一层之间的参差产生的架的宽度可由导电层之间的绝缘层的厚度以及锥体175的斜率决定。
用于在硬掩模上界定锥体170以及在导电层叠层上界定锥体175的刻蚀工艺可为一连续刻蚀工艺。或者，可使用第一工艺在硬掩模160上界定锥体170，且使用第二刻蚀工艺在导电层叠层上界定锥体175。
图9C说明所述工艺中的下一阶段。在形成锥体175之后，沉积绝缘填充物176，且在导电层150至147的叠层上进行平坦化。接着，使用光刻步骤来界定通路(vias)，所述光刻步骤同时图案化用于所有层的所有通路。应用一刻蚀工艺，其相对于填充层176，对导电层150至147中的导电材料具有高度选择性。以此方式，所述通路中的每一者内的刻蚀工艺在对应的导电层上停止。接着在存储器阵列区域的周边的一侧上用插塞177、178、179、180且在存储器阵列区域的周边的另一侧上用插塞181、182、183、184来填充所述通路。因此，导电层的周边被图案化，且仅使用用以界定硬掩模160的一个光刻步骤以及用以界定用于触点177至184的通路的位置的一个光刻步骤来形成触点通路。而且，仅应用两个(或可能三个)刻蚀工艺来形成图9C所示的结构。
图10为阵列的一部分的简化布局图，其绘示用于将导电层叠层连接至平面译码电路的上覆内连件。在图10中，说明顶部介电层150。电极柱(例如，柱151)阵列穿透介电层150。
与图9C中的插塞177至184对应的接触插塞(诸如插塞152)沿导电层的周边配置。位于沿层150的边缘的一列中的接触插塞耦接至上覆于导电层叠层上的内联机153。
导电层149延伸至内联机153的右方，且位于沿层149的边缘的一列中的接触插塞耦接至内联机154。导电层148延伸至内联机154的右方，且位于沿层148的边缘的一列中的接触插塞耦接至内联机155。导电层147延伸至内联机155的右方，且位于沿层147的边缘的一列中的接触插塞耦接至内联机156。
上覆于阵列上的内连布线153至156的简化视图意欲说明将存储器阵列中的多个导电层耦接至内连布线的方式。所述内连布线接着可在必要时路由至(route)平面译码电路。而且，内连布线可用以在阵列区域上更均匀地分布施加至导电材料层的偏压。
图11及图12共同绘示包含3D存储器阵列的集成电路的一部分以及包含多个金属化层及周边电路的存储器单元存取结构的剖面。而且，可在下文参看图13A至图13B陈述的制造方法的描述期间参考图11及图12。
图11绘示形成于基板200上的存储器阵列的一部分。水平FET由基板200中的源极区163、265及漏极区164、266界定。沟道隔离结构161及162隔离基板中的区。字线267及268提供用于存取元件的栅极。层间介电质269上覆于字线267、268及基板上。接触插塞270、271、272及273延伸穿过层间介电质269到达具有介电填充物278的上覆金属化平面，所述介电填充物278包含耦接至触点271及273的位线275及274。接触焊垫277及276延伸穿过介电填充物278到达上覆触点281及280，触点281及280延伸穿过另一层间介电质279。具有介电填充物284的另一金属化平面上覆于介电层279上。接触焊垫282及283耦接至下伏触点280及281，从而提供到达下方存取元件的连接。在此实施例中，存储器单元存取层185包含自接触焊垫282、283穿过存取晶体管的元件，所述存取晶体管包含位于基板200中的源极区及漏极区163、164、265、266。基板200可包括位于此项技术中已知的用于支撑集成电路的绝缘层或其它结构上的块体硅或硅层。
多个电极柱配置于存储器单元存取层185的顶部。在此图中，说明包含导电芯192、多晶硅外鞘193及反熔丝材料层194的第一电极柱，以及包含导电芯189、多晶硅外鞘190及反熔丝材料层191的第二电极柱。第一电极柱耦接至焊垫282。第二电极柱耦接至焊垫283。绝缘层186-1上覆于存储器单元存取层185上。导电层187-1上覆于绝缘层186-1上。交替的导电层187-2至187-4以及绝缘层186-2至186-4形成于导电层187-1的顶部。介电填充物188上覆于所述结构上，且具有平面顶面。
图12绘示所述元件至周边区中的延续，在周边区中形成支持电路，且形成与所述多个导电层的接触。在图12中，说明包含导电芯189、多晶硅外鞘190及反熔丝层191的电极柱，且应用与图11中所使用的参考标号相同的参考标号。如图12所示，周边元件包含由源极204、栅极207以及漏极203形成的晶体管。图中说明沟道隔离结构201。在周边中构建许多种元件，以支持集成电路上的译码逻辑及其它电路。在周边电路中使用多个金属化平面以用于布线内连。因此，接触插塞210自漏极203延伸至上部层中的导线217。插塞218自导线217延伸至另一层中的导线219。
导电层187-1至187-4耦接至对应的接触插塞223、222、221、220。内联机224至227耦接至所述插塞，且提供所述多个导电层与元件周边中的译码电路之间的内连。
图13A及图13B包含可应用于制作图11及图12所示的结构的制造方法的流程图。出于此应用的目的，第一步骤300涉及形成包含位线、字线、存取元件以及触点的存储器单元存取层。在此阶段，集成电路基板上的周边电路亦如图12所示而形成。由于此工艺，元件的存储器区中的存储器单元存取层的顶面具有触点阵列，其包含图11的触点282、283。在此阶段，已应用标准制造技术，包含形成周边电路及存取元件所需的所有必要的图案化及刻蚀步骤。应使用耐火金属(诸如钨)来制作存储器单元存取层中所涉及的触点及内连件，使得大量多晶硅层的沉积中所涉及的热预算不会干扰下伏内连件。
接下来，在存储器单元存取层上沉积层间介电质(例如，186-1)(301)。所述层间介电质可为二氧化硅、氮氧化硅、氮化硅或其它层间介电质材料。接下来，执行导电层与介电层的交替毯覆式沉积(302)。此等毯覆式沉积提供充当电极平面的多个导电层(例如，187-1至187-4)。所述导电层可为相对高度掺杂的n型多晶硅(n+多晶硅)。所述导电层的典型厚度可为大约50纳米。所述介电层在导电层之间形成绝缘。在一个实例中，绝缘层的厚度亦可为大约50纳米。其它实例将包含如特定实施方案所要或所需的多晶硅或其它半导体材料以及介电层的较大或较小厚度。而且，若需要的话，对多晶硅层进行处理，以在多晶硅的顶侧形成硅化物层。在下一阶段中，应用光刻图案来界定并打通用于存储器单元柱的通路，所述通路穿过所述多个多晶硅平面到达存储器单元存取层上的对应触点(303)。可应用反应性离子刻蚀工艺来形成穿过二氧化硅及多晶硅层的较深的高纵横比孔，以提供用于电极柱的通路。
在打通所述通路之后，在电极柱通路的侧壁上沉积反熔丝介电质层(304)。可使用原子层沉积或化学气相沉积技术来沉积反熔丝介电质。合适的材料包含氧化硅、氮化硅、氮氧化硅、诸如氧化物/氮化物/氧化物的多层结构等。反熔丝介电质层的典型厚度可大约为5至10纳米，或多或少。在使用二氧化硅作为反熔丝材料的实施例中，可使用热氧化工艺在所述多个多晶硅层的暴露边缘上形成所述反熔丝材料。在此实施例中，反熔丝材料可不在电极柱的侧面上形成连续层，而是仅在界面区中形成。
在形成反熔丝层之后，在电极柱通路的侧壁上的反熔丝介电质上沉积多晶硅层(305)。在一个实施例中，在反熔丝介电质上施加薄多晶硅层，其具有与导电层中所使用的导电型相反的导电型。因此，(例如)可施加相对轻度掺杂的p型多晶硅。
对反熔丝材料及多晶硅的所得层进行各向异性(anisotropic)刻蚀以打通电极柱通路的底部，从而暴露下伏触点(306)。在下一步骤中，在电极柱通路内沉积中央电极材料(307)。此步骤可涉及第一多晶硅沉积，使得步骤305中所沉积的薄多晶硅层与步骤306中所沉积的多晶硅的组合厚度大于由电极柱与多个导电层之间的界面中的p-n结所建立的空乏区的深度。通过以比电极柱中所使用的浓度高的浓度掺杂所述多个导电层，空乏区将位于电极柱内而非导电层内。在额外的多晶硅沉积之后，可在中央芯中沉积导电性更大的材料。在沉积中央电极材料之后，使用化学机械抛光工艺或其它平坦化工艺来回蚀所得结构。
接下来，在所述结构上沉积层间介电质(步骤308)。
在形成所述多个导电层之后，使用上文参看图9A至图9C而描述的锥体刻蚀工艺在导电层的周边上界定触点区域(309)。可使用替代技术在所述多个导电层上界定触点区域。替代技术可涉及所述工艺中的其它阶段处的光刻步骤，如根据所应用的技术将理解。下文参看图14描述一种技术。在图案化导电层的周边之后，在结构上沉积绝缘填充物并使其平坦化。接着，打通穿过绝缘填充物到达导电层的周边上的触点的通路(310)。
使用钨或其它触点材料来填充所述通路，且应用金属化工艺来在到达元件上的导电层及平面译码电路的触点之间提供内连(311)。最后，应用线BEOL工艺的后端(backend)来完成集成电路(312)。
图14A及图14B说明用于所述多个导电层中的导电层的图案，其可应用于在包含交错翼片(tabs)的平面的周边上建立内连触点。因此，图14A绘示平面A，且图14B绘示平面B。翼片250A至253A沿平面A的周边而定位。翼片251B至253B沿平面B的周边而定位。将所述翼片定位成使得当所述平面如图15所示而重迭时，触点(例如，触点255)交错，且界定一平行于所述平面的周边的列。因此，用于平面A的内联机以及用于平面B的内联机可平行路由至所述翼片。此技术显著减少与所述多个导电层形成接触所需的面积。交错可涉及2个以上平面，诸如8个或16个平面或更多，以便显著节省元件上的更多面积。然而，此技术涉及具有导电材料的每一毯覆式沉积的非关键图案步骤。
图16说明一种用于扩展可应用于单个电极柱中的导电层的数目，同时维持相对较小的通路占据面积(footprint)的技术。图16所示的结构包含一叠层，其包含若干导电层组400-402。第一导电层组400是通过使绝缘体层423-1至423-4及导电层424-1至424-4在层422上交替而形成。其它组401及402包括类似结构。所述工艺涉及首先制作第一导电层组400，界定穿过所述第一组的电极柱通路，以及形成电极柱的第一部分。电极柱接触焊垫420的第一部分耦接至存取元件419。接下来，在所述第一组上界定第二导电层组401。穿过第二组401界定电极柱通路，其打通到达电极柱的第一部分的通路。在穿过第二导电层组401的通路内形成电极柱的第二部分。
如图中所示，电极柱的第二部分可与第一部分稍微失对准(misaligned)，因为用于界定通路的光刻工艺中涉及对准容许度。选择性地，可通过光刻步骤在层之间形成接触焊垫431，以在需要时在光刻工艺中提供较佳的对准容许度。最后，穿过第三导电层组402界定电极柱通路，其打通到达电极柱的第二部分的通路。在第三导电层组402内形成电极柱的第三部分。图式亦绘示电极柱的第二部分与第三部分之间的选择性接触焊垫432。尽管图式绘示每组四个导电层，但所述技术的实施例可涉及使用较大数目的平面(诸如16个、32个、64个或更多)，其接触电极柱的每一叠层部分。
图17说明倒置的柱实施例，其包含位于顶部的触点530，列译码电路及行译码电路耦接至所述触点530。可使用(例如)薄膜晶体管在所述柱上制成列译码电路及行译码电路。在未图标的集成电路基板上形成存储器单元叠层。绝缘层520上覆于基板上。多个导电层523-1至523-n上覆于层520上。绝缘层524-1至524-n-1使导电层523-1至523-n彼此分离。绝缘层524-n覆盖顶部导电层523-n。
在此实例中，用于多层级存储器的电极柱由半导体芯521组成，半导体芯521(例如)由p型多晶硅制成。反熔丝材料或其它可编程存储器材料的层522形成于半导体芯521与多个导电层523-1至523-n之间。在此实例中，导电层523-1至523-n包括相对高度掺杂的n型多晶硅。反熔丝材料层522可如图所示为电极柱的底部加衬，从而消除用于刻蚀穿过所述层以与下伏译码电路接触的制造步骤。
位于所述多个导电层523-1至523-n与柱之间的界面区(诸如区529)包含存储器构件，所述存储器构件包括如上文所阐释的与整流器串联的可编程构件。
图18为又一替代例中的多层级存储器单元的剖面，其中存储器构件包括与整流器串联的反熔丝，其是使用界面区(诸如区629)中的p+/氧化物/p-/n+结构而形成。此所说明的实施例绘示类似于图17的倒置柱的倒置柱，其中位于顶部的触点630用于连接至译码电路。界面区中的p+/氧化物/p-/n+结构亦可应用于诸如上文所述的译码电路在底部的实施例中。存储器单元叠层形成于未图标的集成电路基板上。绝缘层620上覆于基板上。多个导电层623-1至623-n上覆于层620上。绝缘层624-1至624-n-1使导电层623-1至623-n彼此分离。绝缘层624-n覆盖顶部导电层623-n。
如图18所示的多层级存储器的电极柱在此实例中由包含中央芯625的导体组成，所述中央芯625(例如)由高度掺杂的p型多晶硅(p+)制成。中央芯625由诸如氧化硅或氮化硅的反熔丝材料层622围绕。半导体外鞘621围绕反熔丝材料层622，且包括轻度掺杂的p型(p-)多晶硅或其它半导体。导电层623-1至623-n在此实例中包括相对高度掺杂的n型(n+)多晶硅，并接触半导体外鞘621。
在所述多个导电层623-1至523-n与柱之间的界面区(诸如区629)包含存储器构件，所述存储器构件包括可编程构件，所述可编程构件包括位于芯625中的p+节点、位于反熔丝层622中的主动区以及位于半导体外鞘621中的p-节点，所述可编程构件与整流器串联，所述整流器包含位于半导体外鞘621中的p-节点以及位于对应导电层中的n+节点。在此实施例中，用于电极柱的制造方法包含：在所述多个导电层内界定电极通路；在电极通路的侧壁上沉积半导体材料层；在半导体材料层上形成反熔丝材料层；以及用电极材料填充反熔丝材料层上的电极通路。
图19为根据本发明实施例的集成电路的简化方块图。集成电路线475包含位于半导体基板上的如本文所述而构建的3D存储器阵列460。列译码器461耦接至多个字线462，且沿存储器阵列460中的列而配置。行译码器463耦接至沿存储器阵列460中的行而配置的多个位线464，以用于自阵列460中的存储器单元读取数据并对其进行编程。平面译码器458在线459上耦接至存储器阵列460中的多个电极平面。地址在总线465上供应至行译码器463、列译码器461以及平面译码器458。区块466中的感测放大器及数据输入结构在此实例中经由数据总线467耦接至行译码器463。数据经由数据输入线471自集成电路475上的输入/输出端或自集成电路475内部或外部的其它数据源供应至区块466中的数据输入结构。在所说明的实施例中，集成电路上包含其它电路474，诸如通用处理器或特殊应用电路，或提供由薄膜熔丝相变存储器单元阵列支持的芯片上系统(system-on-a-chip)功能性的模块的组合。数据经由数据输出线472自区块466中的感测放大器供应至集成电路475上的输入/输出端，或供应至集成电路475内部或外部的其它数据目的地。
在此实例中使用偏压配置状态机469构建的控制器控制经由区块468中的电压源产生或提供的偏压配置供电电压(诸如读取及编程电压)的施加。可使用此项技术中已知的特殊用途逻辑电路来构建所述控制器。在替代实施例中，控制器包括可在同一集成电路上构建的通用处理器，其执行计算机程序以控制元件的操作。在又一些实施例中，特殊用途逻辑电路与通用处理器的组合可用于构建所述控制器。
虽然通过参考上文详细描述的较佳实施例及实例而揭露本发明，但应理解，此等实例意欲具有说明性而非限制性意义。预期熟习此项技术者将容易想到修改及组合，所述修改及组合将在本发明的精神以及随附权利要求范围的范畴内。

Claims (26)

1.一种存储器元件，其特征在于，包括：
集成电路基板，包含存取元件阵列；
多个导电层，通过绝缘层而彼此分离且与所述存取元件阵列分离；
电极柱阵列，其延伸穿过所述多个导电层，该电极柱阵列中的电极柱接触所述存取元件阵列中的对应存取元件，且界定该电极柱与所述多个导电层中的导电层之间的界面区；以及
存储器构件在于所述界面区，所述存储器构件中的每一者包括可编程构件及整流器。
2.根据权利要求1所述的存储器元件，其特征在于，包含：
耦接至所述存取元件阵列的列译码电路及行译码电路，用以选择所述电极柱阵列中的电极柱；以及
耦接至所述多个导电层的平面译码电路，用以使选定导电层中的所述界面区中的所述整流器正向偏置，且使未选定导电层中的界面区中的所述整流器反向偏置。
3.根据权利要求1所述的存储器元件，其特征在于，所述电极柱阵列中的电极柱包括与对应存取元件电性连接的导体，以及位于所述导体与所述多个导电层之间的存储器材料层，其中所述存储器构件中的每一者中的所述可编程构件包括位于所述界面区的所述存储器材料层中的主动区。
4.根据权利要求1所述的存储器元件，其特征在于，所述存取元件阵列中的存取元件包括：
晶体管，具有栅极、第一端子及第二端子；以及
所述存取元件阵列包含耦接至所述第一端子的位线、耦接至所述栅极的字线，且其中所述第二端子耦接至所述电极柱阵列中的对应电极柱。
5.根据权利要求1所述的存储器元件，其特征在于，所述存取元件阵列中的存取元件包括垂直晶体管。
6.根据权利要求1所述的存储器元件，其特征在于，所述电极柱阵列中的电极柱包括与所述对应存取元件电性连接的具有第一导电型的半导体材料，以及位于所述半导体材料与所述多个导电层之间的反熔丝材料层；以及
其中所述多个导电层包括具有第二导电型的掺杂半导体材料，使得所述存储器构件中的每一者中的所述整流器包括p-n结。
7.根据权利要求1所述的存储器元件，其特征在于，所述多个导电层具有周边，且所述周边的相应部分经组态以与译码电路接触。
8.根据权利要求1所述的存储器元件，其特征在于，所述多个导电层具有周边，且所述周边的相应部分包含经组态以与译码电路接触的翼片，且所述存储器元件包含：
上覆于所述多个导电层上的布线层，包含将所述多个导电层耦接至译码电路的导体；以及
导电插塞，其接触所述翼片，且向上延伸至所述布线层。
9.根据权利要求8所述的存储器元件，其特征在于，所述翼片以交错方式配置，使得所述多个导电插塞中耦接至所述多个导电层中的不同导电层上的交错翼片的导电插塞以列配置，所述列在由所述交错翼片界定的方向上延伸。
10.根据权利要求1所述的存储器元件，其特征在于，所述电极柱包括电极部分的相应叠层，其中每一部分延伸穿过一组对应的所述多个导电层。
11.根据权利要求1所述的存储器元件，其特征在于，所述存取元件阵列下伏于所述多个导电层下。
12.根据权利要求1所述的存储器元件，其特征在于，所述电极柱阵列中的电极柱包括与对应存取元件电性连接的中央芯导体，以及位于所述中央芯导体上的存储器材料层、位于所述存储器材料层上并接触所述多个导电层的半导体外鞘，其中所述存储器构件中的每一者中的所述可编程构件包括位于所述中央芯导体与所述半导体外鞘之间的所述界面区的所述存储器材料层中的主动区。
13.一种存储器元件的制造方法，其特征在于，包括：
形成存取元件阵列；
在所述存取元件阵列下方或上方形成多个导电层，所述多个导电层通过绝缘层而彼此分离且与所述存取元件阵列分离；
形成延伸穿过所述多个导电层的电极柱阵列，所述电极柱阵列中的所述电极柱接触所述存取元件阵列中的对应存取元件，且界定所述柱与所述多个导电层中的导电层之间的界面区；以及
在所述界面区中形成存储器构件，所述存储器构件中的每一者包括与整流器串联的可编程构件。
14.根据权利要求13所述的存储器元件的制造方法，其特征在于，所述形成多个导电层的步骤包含多晶硅的毯覆式沉积。
15.根据权利要求13所述的存储器元件的制造方法，其特征在于，所述形成多个导电层的步骤包含：
形成多个毯覆式导电材料层；以及
在所述毯覆式导电材料层之间形成毯覆式绝缘材料层。
16.根据权利要求13所述的存储器元件的制造方法，其特征在于，所述形成电极柱阵列的步骤包含：
界定穿过所述多个导电层的电极通路；
在所述电极通路的侧壁上沉积存储器材料层；以及
用电极材料来填充所述存储器材料层上的所述电极通路。
17.根据权利要求16所述的存储器元件的制造方法，其特征在于，所述电极材料包括掺杂半导体，且所述多个导电层包括具有相反导电型的掺杂半导体材料，从而界定所述界面区中的p-n结。
18.根据权利要求17所述的用于制造存储器元件的方法，其特征在于，所述存储器材料包括反熔丝材料。
19.根据权利要求13所述的用于制造存储器元件的方法，其特征在于，所述形成多个导电层的步骤包含：
形成多个毯覆式导电材料层；
刻蚀所述多个毯覆式层，以界定使所述多个毯覆式层中的每一者的周边暴露的锥体，使得所述毯覆式层中的每一者的周边在超过上方毯覆式层的所述周边的架中延伸；以及
形成多个导电插塞，所述导电插塞接触相应的架，且向上延伸至上覆于所述多个毯覆式层上的布线平面。
20.根据权利要求13所述的用于制造存储器元件的方法，其特征在于，所述形成多个导电层的步骤包含：
形成多个毯覆式导电材料层；
在所述多个毯覆式导电材料层上界定周边，使得所述周边的相应部分包含经组态以与译码电路接触的翼片；以及
形成多个导电插塞，所述导电插塞接触相应翼片，且向上延伸至上覆于所述多个导电层上的布线平面。
21.根据权利要求20所述的用于制造存储器元件的方法，其特征在于，所述翼片以交错方式配置，使得所述多个导电插塞中耦接至所述多个导电层中的不同导电层上的交错翼片的导电插塞以列配置，所述列在由所述交错翼片界定的方向上延伸。
22.根据权利要求13所述的用于制造存储器元件的方法，其特征在于，所述电极柱阵列中的电极柱包括接触所述对应存取元件的导体，以及位于所述导体与所述多个导电层之间的存储器材料层，其中所述存储器构件中的每一者中的所述可编程构件包括位于所述界面区的所述存储器材料层中的主动区。
23.根据权利要求13所述的用于制造存储器元件的方法，其特征在于，所述形成电极柱阵列的步骤包含：
在所述多个导电层内界定电极通路；
在所述电极通路的侧壁上沉积半导体材料层；
在所述半导体材料层上形成反熔丝材料层；以及
用电极材料来填充所述反熔丝材料层上的所述电极通路。
24.根据权利要求13所述的用于制造存储器元件的方法，其特征在于，所述电极柱阵列中的电极柱包括接触所述对应存取元件的芯导体、位于所述芯导体上的存储器材料层、位于所述存储器材料层与所述多个导电层之间的半导体材料层，其中所述存储器构件中的每一者中的所述可编程构件包括位于所述界面区的所述存储器材料层中的主动区。
25.一种存储器元件，其特征在于，包括：
集成电路基板，包含电极柱阵列以及在界面区与所述电极柱相交的多个电极平面；
位于所述界面区中的存储器构件，包括可编程构件及整流器；
列译码电路及行译码电路，用以选择所述电极柱阵列中的电极柱；以及
平面译码电路，用以使选定电极平面中的所述界面区中的所述整流器正向偏置，且使未选定电极平面中的界面区中的所述整流器反向偏置。
26.一种多个导电层的制造方法，其特征在于，包括：
形成导电材料与绝缘材料的多个交错层；
在所述多个交错层上形成渐缩刻蚀掩模；
使用所述渐缩刻蚀掩模来刻蚀所述多个交错层，以界定使所述多个交错层中的导电层的周边暴露的锥体，使得所述多个交错层中的导电层的周边在超过上方导电层的所述周边的架中延伸；以及
形成多个导电插塞，所述导电插塞接触相应的架，且向上延伸至上覆于所述多个交错层上的布线平面。
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