TWI497524B

TWI497524B - 記憶體頁面緩衝器

Info

Publication number: TWI497524B
Application number: TW100117786A
Authority: TW
Inventors: Chun Hsiung Hung; Chi Lo
Original assignee: Macronix Int Co Ltd
Priority date: 2011-05-20
Filing date: 2011-05-20
Publication date: 2015-08-21
Also published as: TW201248646A

Description

記憶體頁面緩衝器

本發明之技術係關於記憶體中的資料感測。

在讀取操作時的高位元線電流會導致雜訊。如此的雜訊導致感測邊界的減少或甚至感測失效。

特別是在每一個實體記憶位置儲存多重位元的多階記憶胞的記憶體架構中，在大閘極電壓之間的較大差值-即較大臨界電壓分佈之間的位置-傾向於導致如此的高位元線電流。

不同的實施例中解決在例如是三維垂直閘極快閃記憶體與多階記憶胞記憶體的不同記憶體架構中源極端感測所遭遇的許多困難。源極端感測一個如此的困難，信號大小是遠小於汲極端感測。而另一個困難是與多階記憶胞記憶體相關的減少感測邊界與雜訊。

本發明之一目的為提供一種操作記憶裝置的方法。此方法具有一個或多個步驟，包含下列步驟：此步驟係響應一第二讀取操作而在一與一位元線耦接的第二記憶胞執行一讀取操作，該第二讀取操作係在一與該位元線耦接的第一記憶胞執行該讀取操作之後進行。此步驟包括執行以下的一個或多個步驟，包含下列步驟：施加一讀取調整偏壓至該第二記憶胞而不需要在施加該讀取調整偏壓之前對該位元線放電，該讀取調整偏壓根據是否有電流自第二記憶胞的一源極線流至與該第二記憶胞耦接的該位元線而讀取該第二記憶胞上的一資料值。

在一實施例中，該第一記憶胞具有一臨界電壓於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈。

在一實施例中，該讀取調整偏壓導致電流通過介於該源極線與該位元線之間的一個二極體，該二極體防止電流自位元線至源極線。

在一實施例中，該第一記憶胞及該第二記憶胞包含在一三維記憶陣列中。

在一實施例中，該第一記憶胞及該第二記憶胞包含在一多階記憶胞之記憶陣列中。在一多階記憶胞之記憶陣列中，記憶材料中的一特定實體記憶位置儲存超過一個位元。

在一實施例中包括響應該第二讀取操作，更執行：於施加該讀取調整偏壓之前，對該位元線預充電。

在一實施例中包括響應該第二讀取操作，更執行：於施加該讀取調整偏壓之前，對該位元線充分地預充電，使得對具有一臨界電壓於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈內之該第二記憶胞響應，該電流無法響應施加至第二記憶胞的讀取調整偏壓而流動。

在一實施例中包括響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極。

在一實施例中包括響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極，包括：響應該系列中先前的閘極電壓導致該電流指示該第二記憶胞上的該資料值沒有與具有低於該先前閘極電壓大小的臨界電壓分佈對應，施加該系列中的下一個閘極電壓至該第二記憶胞的閘極。

在一實施例中，該讀取調整偏壓使用差動感測放大器讀取該資料值。

本發明之另一目的為提供一種記憶裝置，其包含複數個記憶胞、複數個位元線與該複數個記憶胞耦接、複數個源極線與該複數個記憶胞耦接以及控制電路。

此複數個記憶胞包含一第一記憶胞及一第二記憶胞。該複數個位元線包括與該第一記憶胞及該第二記憶胞耦接的一位元線。該複數個位元線包括與該第二記憶胞耦接的一源極線。

此控制電路，係響應一第二讀取操作而在一與一位元線耦接的第二記憶胞執行一讀取操作，該第二讀取操作係在一與該位元線耦接的第一記憶胞執行該讀取操作之後進行。此控制電路係執行下列步驟而響應：該控制電路施加一讀取調整偏壓至該第二記憶胞而不需要在施加該讀取調整偏壓之前對該位元線放電，該讀取調整偏壓根據是否有電流自與第二記憶胞耦接的該源極線流至與該第二記憶胞耦接的該位元線而讀取該第二記憶胞上的一資料值。

在一實施例中，該第一記憶胞及該第二記憶胞包含在一多階記憶胞之記憶陣列中。

在一實施例中，該控制電路，響應該第二讀取操作，更執行：於施加該讀取調整偏壓之前，對該位元線預充電。

在一實施例中，該控制電路，響應該第二讀取操作，更執行：於施加該讀取調整偏壓之前，對該位元線充分地預充電，使得對具有一臨界電壓於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈內之該第二記憶胞響應，該電流無法響應施加至第二記憶胞的讀取調整偏壓而流動。

在一實施例中，該控制電路，響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極。

在一實施例中，該控制電路，響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極，包括：響應該系列中先前的閘極電壓導致該電流指示於該第二記憶胞上的該資料值沒有與具有低於該先前閘極電壓大小的臨界電壓分佈對應，施加該系列中的下一個閘極電壓至該第二記憶胞的閘極。

本發明之另一目的為提供一種頁面緩衝電路，包含一差動感測放大器及一頁面緩衝邏輯電路。該動感測放大器包括一具有一先前感測過邏輯狀態之記憶元件。該頁面緩衝邏輯電路與該差動感測放大器的該記憶元件耦接。

在一實施例中，該差動感測放大器感測該具有至少一較低臨界電壓狀態及一較低臨界電壓狀態的記憶胞知該邏輯狀態；以及該頁面緩衝邏輯電路接收與該先前感測過邏輯狀態作輸入，其中響應與該較低臨界電壓狀態對應之該先前感測過邏輯狀態，該頁面緩衝邏輯電路允許對一記憶胞進行一讀取操作而不需要將與該記憶胞耦接的一位元線放電。

本發明之再一目的為提供一種製造此處所描述之記憶裝置的方法。

本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

第1圖顯示一個三維反及閘快閃記憶結構的示意圖，在此圖示中包括二極體形成於記憶胞串列的共同源極線端。因此，每一個平面的源極線可以藉由P+線或佈植區域而耦接在一起，以形成PN二極體於每一條串列線的共同源極線解碼器與接地選擇線GSL之間。

這些二極體是位於此反及閘串列的半導體主體內。此結構包括複數個山脊狀堆疊，其包括長條半導體材料於各自山脊狀堆疊平面的基板上。複數條作為字元線的導線(為簡化起見圖中僅顯示兩條)與堆疊正交且延伸穿越，及順形地形成於記憶層之上。作為串列選擇線SSL的另一導線及作為整體源極線GSL的又一導線和其他的如此線安排成與作為字元線的複數條導線平行。這些導線可以利用例如是具有n型或p型摻雜多晶矽的導電材料形成，以供用來作為字元線的導線使用。矽化物層可以形成於作為字元線、串列選擇線SSL及共同源極選擇線的複數條導線之上。

長條半導體材料經由整體源極線內連線而與相同平面中的其他長條半導體材料連接，及與一平面解碼器(未示)連接。長條半導體材料係使用階梯接觸區域而在整體源極線內連線中延伸。

二極體放置於與導線連接的記憶胞及將位元線與長條半導體材料連接的栓塞之間。在此例示範例中，二極體是由長條半導體材料中的P+佈植區域形成。栓塞可以包括摻雜多晶矽、鎢或是其他垂直內連接技術。上方位元線連接介於栓塞與行解碼電路(未示)之間。每一層中的源極線是分別解碼。串列選擇線SSL/接地選擇線GSL、字元線WL及位元線BL是共同地在此多層堆疊中垂直方向上。

在所示的結構中，並不需要在陣列中的串列選擇閘極與共同源極選擇閘極上形成接觸。

第1圖顯示將二極體放置於此記憶胞串列共同源極線端的應用。因此，在共同源極線的區域CSL1/CSL2/CSL3中，在每一平面中的源極線藉由p+線或佈植而耦接在一起，形成PN二極體於每一串列線中介於共同源極線解碼器與接地選擇線GSL之間。在不同的實施例中，此二極體於讀取及寫入抑制操作時抑制散失的電流路徑。

第2圖顯示一個三維反及閘快閃記憶結構的示意圖，在此圖示中包括二極體形成於記憶胞串列的源極線結構與此記憶串列之間，且在此圖示中顯示記憶胞的兩個平面。

在共同源極線CSL上的二極體防止電流於讀取及寫入操作時回到共同源極線。因為二極體限制電流自在共同源極線CSL至位元線的流動，可以進行源極端感測。

這兩個平面對應於共同源極線CSL0和共同源極線CSL1，記憶胞的兩行，對應位元線BL0和位元線BL1，而記憶胞的四列，分別對應於圖式中的字元線。此立方體中的串列選擇線SSL與串列選擇閘極耦接，而接地選擇線GSL與接地選擇閘極的供同源極線耦接。二極體耦接至對應的記憶胞串列與共同源極線CSL0或共同源極線CSL1之間。

對一反及閘快閃記憶胞而言，可以使用富勒-諾德漢電子穿隧對所選取記憶胞進行寫入。為了抑制非選取記憶胞的寫入，應該施加高電壓至此記憶胞的區域位元線或是通道。

以下將會討論相關的技術。在許多情況下，對汲極端感測，在記憶胞源極側的共同源極線CSL被讀取，且會施加源極電壓至共同源極線CSL。

然而，因為在許多實施例中係使用反向讀取，在記憶胞汲極側的共同源極線CSL被讀取，且會施加汲極電壓至共同源極線CSL。此結果會被位元線BL感測為記憶胞源極側的共同源極線CSL被讀取。

第3圖顯示於類似於第2圖中陣列之讀取操作的時序圖。

此記憶胞的汲極端電壓自共同源極線CSL經由二極體提供，且由接地選擇線GSL夾鉗。此共同源極線CSL的阻值是一個嚴重的問題。共同源極線CSL的電壓因為線電阻及通過此線電阻壓降的關係會隨著位置變動。

記憶胞電流會流至位元線，且將位元線電容進行充電。此位元線剛開始是在地電位，且根據所選取記憶胞的臨界電壓來決定此電流對電容最終充電的大小。

於接地選擇線GSL致能之後，對低臨界電壓的記憶胞而言，此位元線會充電到大約100毫伏特左右。對高臨界電壓的記憶胞而言，此位元線仍保持接地。

第4圖是顯示出三維記憶體問題的電路圖。

所顯示出的問題是共同源極線CSL的壓降及位元線的耦合。大電流會因為當讀取具有高閘極電壓V_G 的低臨界電壓記憶胞時過度驅動這些記憶胞(V_GS -V_t ，閘極至源極的電壓差減去臨界電壓)而產生。此記憶胞的電流通過共同源極線CSL，且導致沿著此共同源極線CSL路徑的一個高壓降(IR電流乘上電阻)。此圖指示多重反及閘串列在位元線的兩側且每一側具有三個點。每一個垂直箭頭代表電流通過另一個如此的反及閘串列。

高記憶胞電流誘發奇數/偶數位元線的快速充電，其會與相鄰的偶數/奇數位元線耦合。如此的雜訊會降低感測邊界，而且甚至會導致感測失效。

在一實施例中，當偶數位元線被感測時，奇數位元線與地耦接以避免此耦合效應。然而，仍會存在偶數位元線與偶數位元線間的耦合而導致讀取區間的損失或甚至讀取失敗。一個全位元線頁面緩衝器的實施例中採用雙重選通機制以防止偶數位元線與偶數位元線之間的耦合。

多階記憶胞MLC記憶感測會受到更嚴重的偶數位元線與偶數位元線(或奇數位元線與奇數位元線)之間的耦合傷害，特別是當讀取具有高閘極電壓V_G 的低臨界電壓記憶胞時。具有一讀取序列之頁面緩衝器的實施例中，自低字元線電壓至高字元線電壓可以減少源極端感測時的位元線之間的耦合與共同源極線的雜訊。

第5圖顯示臨界電壓的圖示，其顯示臨界電壓分佈及字元線之間臨界電壓。圖中所示是一個自低字元線電壓至高字元線電壓之讀取序列，以減少讀取"1"時候的電流。

為了減少當讀取具有高閘極電壓V_G 的低臨界電壓記憶胞時的高記憶胞電流，採用以下的機制：自低字元線電壓至高字元線電壓來讀取記憶胞。

一旦感測放大器所感測的資料為高準位"H"時，指示感測到一個低臨界電壓的記憶胞，將其紀錄於栓鎖中。

當下一個閘極電壓V_G 讀取時，假如先前所感測的資料是高準位"H"，將位元線充電至高準位"H"而不是將其放電至地。

因為此位元線被充電至高準位"H"，並不會有位元線放電的記憶胞電流存在(閘極至源極的電壓V_GS <0)。

之前所提到與例如在三維垂直快閃記憶體之源極端感測困難相關的問題，由以下頁面緩衝器電路的實施例解決。

因為源極端的感測，信號的大小係遠小於汲極端感測。較小信號的感測對減少位元線耦合是很重要的。此外，因為於讀取時會將成千上萬的頁面緩衝器致能，會導致共同源極線CSL上產生大記憶胞電流於此記憶胞的汲極端。會導致共同源極線CSL上產生較大的壓降，特別是在讀取具有高閘極電壓V_G 的低臨界電壓記憶胞時。

一個以栓鎖為基礎的差動反測放大器可以感測50毫伏特的差異。假如先前所感測的資料是低臨界電壓時，此頁面緩衝器會將此位元線預充電，大幅減少讀取"1"的電流且減少位元線間的耦合雜訊與沿著共同源極線CSL上的壓降。

以下所描述的頁面緩衝器電路及方法可以減少位元線間的耦合。

第6圖顯示本發明第一實施例之頁面緩衝器電路的電路圖。此頁面緩衝器電路包括一低電壓感測放大器及一頁面緩衝器邏輯電路。以下的圖示及描述中會顯示更多的細節。

第7圖顯示本發明第二實施例之頁面緩衝器電路的電路圖。此頁面緩衝器電路包括一低電壓感測放大器及一頁面緩衝器邏輯電路。以下的圖示及描述中會顯示更多的細節。

第8圖顯示一低電壓感測放大器的電路圖。第8圖中的低電壓感測放大器係包括於第6及第7圖中所示的頁面緩衝器實施例中。

此低電壓感測放大器係執行差動感測。

當所感測記憶胞儲存"1"時，此感測節點BL約為100毫伏特左右。當所感測記憶胞儲存"0"時，此感測節點BL約為0伏特左右。

來自一穩定電壓源的參考電壓REF設定在50毫伏特。

首先，栓鎖LAT=0，感測放大器SA藉由M3~M6栓鎖之前的資料。

於位元線變化後，介於位元線BL與參考線REF之間的電壓差是足夠大的約-50毫伏特左右且之後此LAT脈衝將感測節點SAOUT和SAOUTB放電(B代表兩個差動輸入的另一者)。

於栓鎖LAT變至高準位時，因為p型電晶體PMOS M1與M2的閘極至源極電壓Vgs不同的過度驅動，節點A、B、SAOUT和SAOUTB迅速變化且栓鎖對應的資料。

第9圖顯示第6圖中所示的第一實施例之頁面緩衝器電路中之一頁面緩衝器邏輯電路的電路圖。

一個多階記憶胞MLC的讀取操作執行如下：

在開始時，發出讀取重置信號RD_RESET以重置資料DQ=L

假如SAOUT=H，其代表低臨界電壓，資料DQ被設定為高準位

對下一個讀取的閘極電壓VG，假如資料DQ=H，預充電位元線

於預充電位元線至高準位之後，SAOUT總是感測為高準位

一個寫入驗證操作執行如下：

假如記憶胞id被寫入至高臨界電壓，於寫入驗證設定信號PV_SET發出時段，SAOUTB=H且設定資料DQ=H

在一寫入階段，假如資料DQ=H，位元線充電至高準位且之後進行寫入抑制

或者電路決定驗證通過或失敗，當所有的資料DQ=H，會決定寫入驗證通過。

第10圖顯示第7圖中所示的第二實施例之頁面緩衝器電路中之一頁面緩衝器邏輯電路的電路圖。

一個多階記憶胞MLC的讀取操作執行如下：

位元線放電信號BLDISC將位元線放電至地GND

之後，假如SAOUT=H，預充電PRE致能且位元線預充電回到高準位

在讀取操作開始時，將SAOUT設定為低準位

一個寫入驗證操作執行如下：

假如記憶胞被寫入至高臨界電壓，於寫入驗證設定信號PV_SET發出時段，SAOUTB=H且設定資料DQ=H

在一寫入階段，頁面緩衝器致能信號PBEN被致能且假如資料DQ=H，位元線充電至高準位，在之後並進行寫入抑制

其他的實施例包括不同的頁面緩衝器邏輯，其也會根據先前所感測的資料將位元線電壓預充電。

舉例而言，此預充電的位元線電壓並不僅侷限於例如是在預充電位元線路徑上之n型電晶體NMOS，其可以使用任何型態的元件來取代，例如p型電晶體PMOS或是反向器。

在替代實施例中，此栓鎖電路是一簡單的反向器栓鎖或是解碼電源控制栓鎖。某些反及閘快閃記憶體的實施例中具有大數目的頁面緩衝器。為了避免在栓鎖資料時的大量交錯電流，所有的栓鎖並不會同時被致能。此解碼電源控制栓鎖可以藉由在不同時間區間內致能這些栓鎖而達成此要求。

替代實施例可以藉由在源極端感測中對位元線預充電且藉由根據之前在汲極端感測時的資料對位元線放電，而避免位元線耦合。

汲極端感測的實施例中進行：(1)預充電位元線(記憶胞的汲極端)(2)然後藉由記憶胞電流將位元線放電(假如記憶胞是低臨界電壓)。因為讀取操作或是寫入驗證操作的關係，傳統的頁面緩衝技術係使用汲極端感測且無法適用於源極端感測的實施例中。

三維虛擬接地反及閘記憶體之源極端感測的實施例中進行：(1)將位元線放電(記憶胞的源極端)(2)然後藉由記憶胞電流將位元線充電(假如記憶胞是低臨界電壓)。

不同的實施例中於用來減少記憶胞電流對位元線進行充電或放電時之位元線的耦合。位元線的耦合通常是在感測低臨界電壓的記憶胞時發生。一旦低臨界電壓記憶胞被感測，在下一個讀取操作時，即對該位元線不進行預充電或放電以減少位元線的耦合。

其他的實施例包括一個或多個例如是失效位元/位元組計數、多階記憶胞資料解碼、及備援資訊等功能。

第11圖顯示具有第6圖中所示的第一實施例之頁面緩衝器電路的多階記憶胞讀取操作的時序圖。

一個多階記憶胞讀取操作以下列步驟執行，並使用相同的參考符號於時間軸：

(A)重置頁面緩衝栓鎖資料DQ=0

(B)位元線放電及字元線設置

(C)接地選擇線GSL致能及位元線改變

(D)感測放大器改變及感測

(E)儲存感測資料於頁面緩衝栓鎖。假如感測資料為"1"，設定資料DQ=1；當讀取VG2，在階段(B)將位元線充電至VCC以防止位元線在階段(C)被低臨界電壓Vt記憶胞充電。

第12圖顯示具有第6圖中所示的第一實施例之頁面緩衝器電路的多階記憶胞寫入與驗證操作的時序圖。

一個多階記憶胞寫入驗證操作以下列步驟執行，並使用相同的參考符號於時間軸：

(A)　載入寫入資料至頁面緩衝器

步驟(B)~(F)為寫入驗證程序

(B)位元線放電及字元線設置，頁面緩衝致能信號PBEN致能，假如資料DQ=H，則將位元線充電至H

(C)接地選擇線GSL致能及位元線改變

(D)感測放大器改變及感測

(E)儲存感測資料於頁面緩衝栓鎖。假如感測資料為"低臨界電壓Vt"，保持資料DQ=0且進行下一個寫入；假如感測資料為"高臨界電壓Vt"，設定資料DQ=1且停止此記憶胞的寫入。

(F)驗證頁面緩衝器資料

(G)　寫入程序

第13圖顯示具有第7圖中所示的第二實施例之頁面緩衝器電路的多階記憶胞讀取操作的時序圖。

(A)重置SAOUT=L

(B)　位元線放電及字元線設置

(C)根據SAOUT資料將位元線充電。假如先前的SAOUT=L，則保持位元線接地。假如先前的SAOUT=H，則將位元線充電至H

(D)接地選擇線GSL致能及位元線改變

(E)感測放大器改變及感測

第14圖顯示具有第7圖中所示的第二實施例之頁面緩衝器電路的多階記憶胞寫入與驗證操作的時序圖。

(A)　載入寫入資料至頁面緩衝器

步驟(B)~(F)為寫入驗證程序

(B)　重置SAOUT=L

(C)位元線放電及字元線設置

(D)根據SAOUT資料將位元線充電

(E)接地選擇線GSL致能及位元線改變

(F)感測放大器改變及感測

(G)儲存感測資料於頁面緩衝栓鎖。假如感測資料為"低臨界電壓Vt"，保持資料DQ=0且進行下一個寫入；假如感測資料為"高臨界電壓Vt"，設定資料DQ=1且停止此記憶胞的寫入。

(H)驗證頁面緩衝器資料

(I)　寫入程序

使用感測放大器及頁面緩衝器電路的源極端感測不僅可以使用在三維垂直閘及快閃記憶體，也可以稍作調整使用於其他記憶體的源極端感測中。一般而言，多接記憶胞記憶體實施例中施加減少的讀取"1"記憶胞電流以避免位元線的耦合效應。

第15圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路975包括三維反及閘快閃記憶體陣列960，其係使用此處所描述的包括於一半導體基板之上的二極體於記憶體串列中區域位元線路徑上。一列解碼器961與沿著記憶陣列960列方向安排之複數條字元線962耦接。電路963包括平面解碼器及行解碼器。行解碼器與沿著記憶陣列960行方向安排之複數條位元線964(或之前所描述的串列選擇線)耦接以對自陣列960的記憶胞進行資料讀取。平面解碼器經由共同源極線與此陣列960平面上的之前所描述的複數個平面耦接以對陣列960的記憶胞進行資料寫入。位址係由匯流排965提供給電路963中的平面解碼器和行解碼器，其包括此處所揭露之改良頁面緩衝器，及列解碼器961。在此範例中，方塊966中的感測放大器與資料輸入結構經由資料匯流排967與電路963耦接。資料由積體電路975上的輸入/輸出埠提供給資料輸入線971，或者由積體電路975其他內部/外部的資料源，輸入至方塊966中的資料輸入結構。在此例示實施例中，其他電路974係包含於積體電路975之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由反及閘快閃記憶體陣列所支援的系統單晶片功能。資料由方塊966中的感測放大器，經由資料輸出線972，提供至積體電路975，或提供至積體電路975內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了偏壓調整狀態機構969，並控制了由電壓供應源或是方塊868產生或提供之偏壓供應電壓的應用，例如讀取、寫入、抹除、抹除驗證、以及寫入驗證電壓。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

975．．．積體電路

960．．．有二極體於記憶串列中的三維反及閘快閃記憶體陣列

961．．．列解碼器

962．．．字元線

963．．．平面解碼器/行解碼器

964．．．位元線

965、967．．．匯流排

966．．．感測放大器/資料輸入結構

974．．．其他電路

969．．．狀態機構

968．．．偏壓供應電壓

971．．．資料輸入線

972．．．資料輸出線

第1圖顯示顯示一三維反及閘快閃記憶結構中具有二極體於此串列的源極線結構與記憶串列之間的剖面圖。

第2圖顯示一三維反及閘快閃記憶結構中具有二極體於此串列的源極線結構與記憶串列之間的示意圖，其顯示兩個記憶胞平面。

第3圖顯示於類似於第2圖中陣列之讀取操作的時序圖。

第4圖是顯示出三維記憶體問題的電路圖。

第5圖顯示臨界電壓的圖示，其顯示臨界電壓分佈及字元線之間臨界電壓。

第6圖顯示本發明第一實施例之頁面緩衝器電路的電路圖。

第7圖顯示本發明第二實施例之頁面緩衝器電路的電路圖。

第8圖顯示於第6及第7圖中所示的低電壓感測放大器的電路圖。

第12圖顯示具有第7圖中所示的第二實施例之頁面緩衝器電路的多階記憶胞讀取操作的時序圖。

第14圖顯示具有第7圖中所示的第二實施例之頁面緩衝器電路的多階記憶胞寫入及驗證操作的時序圖。

第15圖顯示根據本發明一實施例之積體電路的簡化示意圖，其中包括一具有行、列及平面解碼電路之三維反及閘快閃記憶體陣列陣列。

Claims

一種操作記憶裝置的方法，包含：響應一第二讀取操作而在一與一位元線耦接的第二記憶胞執行一讀取操作，該第二讀取操作係在一與該位元線耦接的第一記憶胞執行該讀取操作之後進行，該第二讀取操作步驟包括：施加一讀取偏壓至該第二記憶胞而不需要在施加該讀取偏壓之前對該位元線放電。
如申請專利範圍第1項之方法，其中該第一記憶胞具有一臨界電壓係於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈內。
如申請專利範圍第1項之方法，其中該讀取偏壓導致電流通過介於一源極線與該位元線之間的一個二極體，該二極體防止電流自位元線流至源極線。
如申請專利範圍第1項之方法，其中該第一記憶胞及該第二記憶胞包含在一三維記憶陣列中。
如申請專利範圍第1項之方法，其中該讀取偏壓根據是否有電流自第二記憶胞的一源極線流至與該第二記憶胞耦接的該位元線而讀取該第二記憶胞上的一資料值。
如申請專利範圍第1項之方法，更執行：於施加該讀取偏壓之前，對該位元線預充電。
如申請專利範圍第1項之方法，響應該第二讀取操作，更執行：於施加該讀取偏壓之前，對該位元線充分地預充電，使得對具有一臨界電壓於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈內之該第二記憶胞響應，該電流無法響應施加至該第二記憶胞的讀取偏壓而流動。
如申請專利範圍第1項之方法，響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極。
如申請專利範圍第1項之方法，響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極，包括：響應該系列中先前的閘極電壓導致一電流指示該第二記憶胞上的一資料值沒有與具有低於該先前閘極電壓大小的臨界電壓分佈對應，施加該系列中的下一個閘極電壓至該第二記憶胞的閘極。
一種記憶裝置，包含：複數個記憶胞，其包含一第一記憶胞及一第二記憶胞；複數個位元線與該複數個記憶胞耦接，該複數個位元線包括與該第一記憶胞及該第二記憶胞耦接的一位元線；複數個源極線與該複數個記憶胞耦接，該複數個位元線包括與該第二記憶胞耦接的一源極線；以及控制電路，響應一第二讀取操作而在一與一位元線耦接的第二記憶胞執行一讀取操作，該第二讀取操作係在一與該位元線耦接的第一記憶胞執行該讀取操作之後進行，該第二讀取操作係執行：該控制電路施加一讀取偏壓至該第二記憶胞而不需要在施加該讀取偏壓之前對該位元線放電。
如申請專利範圍第10項之記憶裝置，其中該第一記憶胞具有一臨界電壓係於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈內。
如申請專利範圍第10項之記憶裝置，其中該讀取偏壓導致電流通過介於一源極線與該位元線之閘的一個二極體，該二極體防止電流自位元線流至源極線。
如申請專利範圍第10項之記憶裝置，其中該第一記憶胞及該第二記憶胞包含在一三維記憶陣列中。
如申請專利範圍第10項之記憶裝置，其中該第一記憶胞及該第二記憶胞包含在一多階記憶胞之記憶陣列中。
如申請專利範圍第10項之記憶裝置，其中該控制電路響應該第二讀取操作，更執行：於施加該讀取偏壓之前，對該位元線預充電。
如申請專利範圍第10項之記憶裝置，其中該控制電路響應該第二讀取操作，更執行：於施加該讀取偏壓之前，對該位元線充分地預充電，使得對具有一臨界電壓於複數個可選擇臨界電壓分佈中的一較小臨界電壓分佈內之該第二記憶胞響應，一電流無法響應施加至該第二記憶胞的讀取偏壓而流動。
如申請專利範圍第10項之記憶裝置，其中該控制電路響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極。
如申請專利範圍第10項之記憶裝置，其中該控制電路響應該第二讀取操作，更執行：施加一系列的遞增大小的電壓至該第二記憶胞的一閘極，包括：響應該系列中先前的閘極電壓導致一電流指示於該第二記憶胞上的一資料值沒有與具有低於該先前閘極電壓大小的臨界電壓分佈對應，施加該系列中的下一個閘極電壓至該第二記憶胞的閘極。
如申請專利範圍第10項之記憶裝置，其中該讀取偏壓根據是否有電流自與第二記憶胞耦接的該源極線流至與該第二記憶胞耦接的該位元線而讀取該第二記憶胞上的一資料值。
一種製造如申請專利範圍第10項所述之記憶裝置的方法，包含：提供複數個記憶胞，其包含一選取被寫入的記憶胞；提供複數條導線與該記憶胞耦接，該複數條導線包括與一第一導線及一第二導線；於寫入該選取被寫入的記憶胞的相同時間，提供控制電路施加，一第一複數個脈衝至該第一導線及一第二複數個脈衝至該第二導線，其中該第一複數個脈衝包括具有不同大小的多重脈衝，及該第二複數個脈衝包括具有不同大小的多重脈衝。