JP7214758B2 - ストレージデバイスおよびストレージシステム - Google Patents
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Description
まず、本発明の実施形態に係るストレージシステムの構成について説明する。図1は、本発明の実施形態に係るストレージデバイスを含むストレージシステムの構成例を示すブロック図である。
ホストコンピュータ2は、ストレージデバイス3の動作を制御する情報処理装置である。ホストコンピュータ2は、半導体ウェハ40が保管されているウェハ保管位置を管理する。
識別情報は、個々の半導体ウェハを一意に識別可能な任意の識別子(ウェハIDとも云う)を使用し得る。識別情報は、ホストコンピュータ2によって発行される。
図19では、ストレージストッカー30に保管されている識別情報ありのストレージ#3に対する読み出し処理を行う場合が例示されている。
2 ホストコンピュータ
3 ストレージデバイス
10 リーダ&ライタ(プローバ)
11 プローブカード
12 ステージ
13 駆動部
20 ストレージ搬送機構
21 支持体
22 トレー
40 半導体ウェハ
41 電極(パッド)
51 プローブピン(プローブ)
61 コントローラ
61-1、61-2、61-3、61-4、61-5、61-6、61-7、61-8、61-9、61-10、61-11、61-12、61-13、61-14、61-15、61-16 メモリコントローラ
70 不揮発性メモリダイ
101 第1のメモリ領域
102 第2のメモリ領域
B0、B1、B2、Bj-1 ブロック
P0、P1、Pk-1 ページ
110 バス
111 ホストインタフェース回路(ホストI/F)
112 CPU
113 NANDインタフェース回路(NAND I/F)
114 ダイナミックRAMインタフェース回路(DRAM I/F)
115 直接メモリアクセスコントローラ(DMAC)
116 スタティックRAM(SRAM)
117 ECCエンコード/デコード部
201 プロセッサ
202 メインメモリ
203 システムコントローラ
211 アプリケーションプログラム
212 オペレーティングシステム(OS)
213 ファイルシステム
214 デバイスドライバ
216 ストレージ管理ツール
301 ウェハ識別情報管理テーブル
302 ウェハ位置情報
400 ウェハ制御情報
Claims (26)
- データの書き込みまたは読み出しが可能な複数のメモリダイを含むストレージ媒体と、
データの書き込みまたは読み出しを行うための複数の端子と、
前記端子と接続されたコントローラとを含み、
前記ストレージ媒体は、
前記端子と接続可能な電極と、
ユーザーデータを記憶可能な第1のメモリ領域と、
前記ストレージ媒体の識別のための識別情報と前記識別情報の整合性をチェックするための検査符号とを記憶可能な第2のメモリ領域とを含み、
前記コントローラは、前記第2のメモリ領域から前記識別情報および前記検査符号を読み出し可能であり、
前記コントローラは、前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されていない場合、前記ストレージ媒体を識別する第1の識別情報及び前記第1の識別情報の整合性をチェックする第1の検査符号を、前記第2のメモリ領域に書き込む、
ストレージデバイス。 - 前記電極、前記第1のメモリ領域および前記第2のメモリ領域は、前記メモリダイに含まれる、
請求項1に記載したストレージデバイス。 - プローブカードを更に備え、
前記端子及び前記コントローラは、前記プローブカードに含まれる、
請求項1に記載したストレージデバイス。 - 前記ストレージ媒体が載置可能なステージと、
駆動部と、を更に備え、
前記駆動部は、前記プローブカードまたは前記ステージを移動させて、前記ステージに載置された前記ストレージ媒体の電極と前記端子とを接触させる、
請求項3に記載したストレージデバイス。 - 各々が複数のメモリダイを含む複数のストレージ媒体を保管可能なストッカーを更に備える、
請求項1に記載したストレージデバイス。 - 前記ストレージ媒体が載置可能なステージと、
前記ストッカーから前記ステージにストレージ媒体を搬送する搬送機構と、を更に備え、
前記搬送機構は、前記ステージに載置されたストレージ媒体を、前記ストッカー内の前記複数のストレージ媒体のいずれか一つと入れ替え可能である、
請求項5に記載したストレージデバイス。 - 前記コントローラは、前記第1のメモリ領域の内容全体を消去する際、前記第1のメモリ領域の内容と前記第2のメモリ領域の内容の双方を消去するように構成されている、
請求項1に記載したストレージデバイス。 - ホストコンピュータとストレージデバイスとを含むストレージシステムであって、
前記ストレージデバイスは、
プローブカードを装着可能なリーダ&ライタと、
各々が複数のメモリダイを含む複数のストレージ媒体を保管可能なストッカーとを具備し、
前記リーダ&ライタは、
前記複数のストレージ媒体のうちの一つのストレージ媒体である第1のストレージ媒体に対するデータの書き込み及び読み出しを実行するように構成され、
前記リーダ&ライタは、
駆動部を含み、
前記プローブカードは、
複数の端子と、
前記端子と接続されたコントローラとを含み、
前記複数のストレージ媒体の各々は、
前記端子と接続可能な電極と、
ユーザーデータを記憶可能な第1のメモリ領域と、
当該ストレージ媒体を識別する識別情報と前記識別情報の整合性をチェックするための検査符号とを記憶可能な第2のメモリ領域とを含み、
前記駆動部は、前記プローブカードを移動させて、前記第1のストレージ媒体の電極と前記端子とを接触させ、
前記コントローラは、
前記ホストコンピュータからのライト要求またはリード要求に応じて、前記第1のストレージ媒体に対するデータの書き込みまたは読み出しを実行可能に構成され、
前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されていない場合、前記ホストコンピュータからの要求に基づいて、前記第1のストレージ媒体を識別する第1の識別情報と前記第1の識別情報の整合性をチェックする第1の検査符号とを、前記第1のストレージ媒体の前記第2のメモリ領域に書き込み、
前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されている場合、前記第1のストレージ媒体の前記識別情報に関連付けられている第1の論理物理アドレス変換テーブルを、前記ホストコンピュータまたは前記第1のストレージ媒体の前記第1のメモリ領域から取得するように構成されている、
ストレージシステム。 - 前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されていない場合、前記第1の識別情報と前記第1の検査符号とが、前記コントローラによって前記第1のストレージ媒体の前記第2のメモリ領域に書き込まれた後に、前記コントローラによって前記第1のストレージ媒体の前記第1のメモリ領域にデータが書き込まれる、
請求項8に記載したストレージシステム。 - 前記コントローラは、
前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されている場合、
前記第1の論理物理アドレス変換テーブルを前記ホストコンピュータまたは前記第1のストレージ媒体の前記第1のメモリ領域から取得し、
前記ホストコンピュータからのライト要求の受信に応じて、前記第1のストレージ媒体の前記第1のメモリ領域内の物理記憶位置にデータを書き込み、前記物理記憶位置を示す物理アドレスが前記ライト要求によって指定された論理アドレスに関連付けられるように、前記第1の論理物理アドレス変換テーブルを更新し、
前記ホストコンピュータからのリード要求の受信に応じて、前記第1の論理物理アドレス変換テーブルを参照することによって前記リード要求によって指定された論理アドレスに対応する物理アドレスを取得し、前記取得した物理アドレスに基づいて前記第1のストレージ媒体の前記第1のメモリ領域からデータを読み出すように構成されている、
請求項8に記載したストレージシステム。 - 前記ホストコンピュータは、識別情報と前記識別情報の整合性をチェックするための検査符号とが書き込まれている複数のストレージ媒体にそれぞれに対応する、複数の論理物理アドレス変換テーブルおよび複数のディフェクト情報を管理するように構成され、
各ディフェクト情報は、対応するストレージ媒体内の複数のメモリダイに含まれる不良ブロックを示し、
前記コントローラは、前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されている場合、前記第1のストレージ媒体の前記識別情報に関連付けられている前記第1の論理物理アドレス変換テーブルと前記第1のストレージ媒体の前記識別情報に関連付けられている第1のディフェクト情報とを前記ホストコンピュータまたは前記第1のストレージ媒体の前記第1のメモリ領域から取得するように構成され、
前記第1のディフェクト情報は、前記第1のストレージ媒体内の複数のメモリダイに含まれる不良ブロックを示す、
請求項8に記載したストレージシステム。 - 前記ホストコンピュータは、前記第1のストレージ媒体の前記第1のメモリ領域のデータ全体を消去する際、前記コントローラに、前記第1のストレージ媒体の前記第1のメモリ領域の内容と前記第1のストレージ媒体の前記第2のメモリ領域の内容の双方を消去させるように構成されている、
請求項8に記載したストレージシステム。 - 前記ホストコンピュータは、
識別情報と前記識別情報の整合性をチェックするための検査符号とが書き込まれている複数のストレージ媒体にそれぞれに対応する複数の識別情報を管理し、
前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されており、且つ前記第2のメモリ領域に記憶されている前記識別情報が、前記ホストコンピュータによって指定されたアクセス対象のストレージ媒体の識別情報に一致する場合、前記第1のストレージ媒体の前記第1のメモリ領域へのデータの書き込みおよび前記第1のストレージ媒体の前記第1のメモリ領域からのデータの読み出しが許可される、
請求項8に記載したストレージシステム。 - 前記ホストコンピュータは、前記第1のストレージ媒体の前記第2のメモリ領域から読み出される識別情報と検査符号との間の対応関係が正しいか否かを判定する検証処理を実行することによって、前記第1のストレージ媒体の前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されているか否かを判定するように構成されている、
請求項8に記載したストレージシステム。 - 前記リーダ&ライタは、
前記複数のストレージ媒体のうちの一つのストレージ媒体が載置可能なステージを更に具備し、
前記ホストコンピュータは、前記複数のストレージ媒体それぞれが存在する物理位置を示す位置情報を管理するように構成され、
前記物理位置は、前記ステージに保管されているのか、または前記ストッカーに保管されているのか、前記ストッカーに保管されている場合は前記ストッカー内のどの位置に保管されているのか、を示す、
請求項8に記載したストレージシステム。 - データの書き込みまたは読み出しが可能な複数のメモリダイを含むストレージ媒体と、
データの書き込みまたは読み出しを行うための複数の端子と、
前記端子と接続されたコントローラとを含み、
前記ストレージ媒体は、
前記端子と接続可能な電極と、
ユーザーデータを記憶可能な第1のメモリ領域と、
前記ストレージ媒体の識別のための識別情報と前記識別情報の整合性をチェックするための検査符号とを記憶可能な第2のメモリ領域とを含み、
前記コントローラは、前記第2のメモリ領域から前記識別情報および前記検査符号を読み出し可能であり、
前記コントローラは、前記第2のメモリ領域に正しい対応関係を有する識別情報と検査符号との組が記憶されている場合、前記第2のメモリ領域に記憶されている識別情報に関連付けられている第1の論理物理アドレス変換テーブルを、外部または前記第1のメモリ領域から取得する、
ストレージデバイス。 - 前記電極、前記第1のメモリ領域および前記第2のメモリ領域は、前記メモリダイに含まれる、
請求項16に記載したストレージデバイス。 - プローブカードを更に備え、
前記端子及び前記コントローラは、前記プローブカードに含まれる、
請求項16に記載したストレージデバイス。 - 前記ストレージ媒体が載置可能なステージと、
駆動部と、を更に備え、
前記駆動部は、前記プローブカードまたは前記ステージを移動させて、前記ステージに載置された前記ストレージ媒体の電極と前記端子とを接触させる、
請求項18に記載したストレージデバイス。 - 各々が複数のメモリダイを含む複数のストレージ媒体を保管可能なストッカーを更に備える、
請求項16に記載したストレージデバイス。 - 前記ストレージ媒体が載置可能なステージと、
前記ストッカーから前記ステージにストレージ媒体を搬送する搬送機構と、を更に備え、
前記搬送機構は、前記ステージに載置されたストレージ媒体を、前記ストッカー内の前記複数のストレージ媒体のいずれか一つと入れ替え可能である、
請求項20に記載したストレージデバイス。 - 前記コントローラは、前記複数のストレージ媒体に、それぞれ異なる識別情報を書き込む、請求項20または21に記載したストレージデバイス。
- 前記コントローラは、前記書き込まれた識別情報が、正しいかどうかストレージ媒体ごとに検査符号によるチェックを行い、前記書き込まれた識別情報が正しい場合のみ、前記ストレージ媒体のメモリダイに対して書き込みまたは読出しを行う、
請求項22に記載したストレージデバイス。 - 前記コントローラは、
ライト要求の受信に応じて、前記第1のメモリ領域内の物理記憶位置にデータを書き込み、前記物理記憶位置を示す物理アドレスが前記ライト要求によって指定された論理アドレスに関連付けられるように、前記第1の論理物理アドレス変換テーブルを更新し、
リード要求の受信に応じて、前記第1の論理物理アドレス変換テーブルを参照することによって前記リード要求によって指定された論理アドレスに対応する物理アドレスを取得し、前記取得した物理アドレスに基づいて前記第1のメモリ領域からデータを読み出すように構成されている、
請求項16に記載したストレージデバイス。 - 前記コントローラは、前記ストレージ媒体の前記識別情報に関連付けられている前記第1の論理物理アドレス変換テーブルと前記ストレージ媒体の前記識別情報に関連付けられている第1のディフェクト情報とを外部または前記第1のメモリ領域から取得するように構成され、
前記第1のディフェクト情報は、前記ストレージ媒体内の前記複数のメモリダイに含まれる不良ブロックを示す、
請求項16に記載したストレージデバイス。 - 前記コントローラは、前記第1のメモリ領域の内容全体を消去する際、前記第1のメモリ領域の内容と前記第2のメモリ領域の内容の双方を消去するように構成されている、
請求項16に記載したストレージデバイス。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2019/044933 WO2021095252A1 (ja) | 2019-11-15 | 2019-11-15 | ストレージデバイスおよびストレージシステム |
Publications (3)
Publication Number | Publication Date |
---|---|
JPWO2021095252A1 JPWO2021095252A1 (ja) | 2021-05-20 |
JPWO2021095252A5 JPWO2021095252A5 (ja) | 2022-03-30 |
JP7214758B2 true JP7214758B2 (ja) | 2023-01-30 |
Family
ID=75908679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020567999A Active JP7214758B2 (ja) | 2019-11-15 | 2019-11-15 | ストレージデバイスおよびストレージシステム |
Country Status (7)
Country | Link |
---|---|
US (1) | US11422712B2 (ja) |
EP (1) | EP4060720A4 (ja) |
JP (1) | JP7214758B2 (ja) |
CN (1) | CN113133325A (ja) |
SG (1) | SG11202012541XA (ja) |
TW (1) | TWI769571B (ja) |
WO (1) | WO2021095252A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021095232A1 (ja) * | 2019-11-15 | 2021-05-20 | キオクシア株式会社 | ストレージシステム及びウェハ |
JP7456065B2 (ja) | 2021-03-23 | 2024-03-26 | キオクシア株式会社 | ストレージシステム |
JP7456066B2 (ja) | 2021-03-23 | 2024-03-26 | キオクシア株式会社 | カセット筐体、プローバー、サーバーラックおよびストレージシステム |
TWI782589B (zh) * | 2021-06-23 | 2022-11-01 | 力晶積成電子製造股份有限公司 | 晶圓搜尋方法及裝置 |
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- 2019-11-15 WO PCT/JP2019/044933 patent/WO2021095252A1/ja unknown
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SG11202012541XA (en) | 2021-06-29 |
EP4060720A1 (en) | 2022-09-21 |
US20210149568A1 (en) | 2021-05-20 |
CN113133325A (zh) | 2021-07-16 |
JPWO2021095252A1 (ja) | 2021-05-20 |
TW202135082A (zh) | 2021-09-16 |
TWI769571B (zh) | 2022-07-01 |
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---|---|---|---|
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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