WO2022044161A1 - ストレージウェハ及びストレージウェハの製造方法 - Google Patents

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達夫 右田
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キオクシア株式会社
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    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the embodiment relates to a storage wafer and a method for manufacturing a storage wafer.
  • a wafer provided with a plurality of NAND flash memories as a semiconductor memory and a prober that brings the pad electrode and the probe electrode on the wafer into contact with each other are known.
  • the storage system of the embodiment includes a first semiconductor, a first element layer provided on the upper surface of the first semiconductor, and a first pad provided on the upper surface of the first region of the first element layer.
  • a second pad provided on the upper surface of a second region different from the first region of the first element layer, and a second pad provided on the upper surface of the second region of the first element layer including the second pad.
  • the first element layer includes a first memory chip unit electrically connected to the first pad and a second memory chip unit electrically connected to the second pad.
  • the second element layer includes an element that is electrically connected to the third pad and is electrically isolated from the first pad and the second pad.
  • FIG. 4 is a cross-sectional view of the storage wafer along the VV line of FIG.
  • the flowchart for demonstrating the manufacturing method of the storage wafer which concerns on 4th Embodiment The cross-sectional view for demonstrating the structure of the storage wafer which concerns on 1st modification.
  • a storage system according to the first embodiment will be described.
  • a storage wafer having a plurality of NAND chip units (memory devices as NAND flash memory) and a probe card on which a plurality of NAND controller chips are mounted are included, and the storage wafer and the probe card are physically contacted with each other for electricity.
  • a storage system equipped with a prober configured to connect to a device will be described.
  • the storage system 1 operates based on, for example, an instruction from the host device 2.
  • the storage system 1 includes a prober 3, a wafer transfer machine 4, and a wafer stocker 5.
  • the prober 3 includes a probe card 20 and a control unit 30, and a storage wafer 10 or a cleaning wafer 10c is installed.
  • the storage wafer 10 is a non-diced wafer or a wafer obtained by rewiring a non-diced wafer, and is referred to as a plurality of NAND flash memories (hereinafter referred to as “NAND chip units”) provided in chip units. Not shown), and a plurality of pad electrodes 11 are provided on the surface.
  • the cleaning wafer 10c is used for a cleaning process for improving the electrical characteristics of the plurality of probe electrodes 21 when the plurality of probe electrodes 21 provided on the probe card 20 are deteriorated.
  • the probe card 20 includes a plurality of probe electrodes 21. Each of the plurality of probe electrodes 21 is electrically connected to a chip-based memory controller (hereinafter referred to as “NAND controller chip” (not shown)) mounted on the probe card 20.
  • NAND controller chip chip-based memory controller
  • the control unit 30 includes, for example, a temperature control system 31, a drive control system 32, and an interface control system 33, and controls the entire operation of the prober 3.
  • the temperature control system 31 controls the temperature environment in which the probe card 20 and the storage wafer 10 or the cleaning wafer 10c are exposed in the prober 3. In the present embodiment, for example, the temperature control system 31 controls the probe card 20 and the storage wafer 10 or the cleaning wafer 10c so that the temperature does not change from a predetermined temperature.
  • the drive control system 32 has a mechanism that can freely displace the storage wafer 10 with respect to the probe card 20 in three dimensions.
  • the drive control system 32 has a function of bringing the plurality of pad electrodes 11 on the storage wafer 10 into contact with the plurality of probe electrodes 21 on the corresponding probe card 20 by controlling the mechanism.
  • the interface control system 33 controls communication between the host device 2 and the probe card 20. Further, the interface control system 33 controls the temperature control system 31, the drive control system 32, the wafer transfer machine 4, and the like based on the control result of the communication.
  • the wafer transfer machine 4 has a function of transferring the storage wafer 10 or the cleaning wafer 10c between the prober 3 and the wafer stocker 5.
  • the wafer stocker 5 stores a plurality of storage wafers 10 and cleaning wafers 10c that are not installed in the prober 3.
  • FIG. 2 is a side view schematically showing the configuration of the prober 3 in a state where the storage wafer 10 is installed.
  • the installation surface of the storage wafer 10 with respect to the prober 3 is the XY plane, and the direction perpendicular to the XY plane and from the storage wafer 10 to the probe card 20 is the Z direction (or upward).
  • the surface of the storage wafer 10 facing the probe card 20 is also referred to as a "front surface" or "top surface” of the storage wafer 10.
  • the prober 3 includes a base 41, a plurality of stages 42 (42-1, 42-2, and 42-3), a wafer chuck 43, a head stage 44, and a reinforcing plate (Stiffener).
  • a 45, a card holder 46, a fixture 47, and a support column 48 are provided.
  • a stage 42-1 is provided on the upper surface of the base 41 via an X displacement mechanism (not shown).
  • the stage 42-1 is configured to be freely movable in the X direction with respect to the base 41 by the X displacement mechanism.
  • a stage 42-2 is provided on the upper surface of the stage 42-1 via a Y displacement mechanism (not shown).
  • the stage 42-2 is configured to be freely movable in the Y direction with respect to the stage 42-1 by the Y displacement mechanism.
  • a stage 42-3 is provided on the upper surface of the stage 42-2 via a Z ⁇ displacement mechanism (not shown).
  • the stage 42-3 is configured to be freely movable in the Z direction and freely rotatable on the XY plane with respect to the stage 42-2 by the Z ⁇ displacement mechanism.
  • Stages 42-1 to 42-3 are included in the drive control system 32 and are a part of a mechanism that enables the storage wafer 10 to be freely displaced with respect to the probe card 20.
  • the wafer chuck 43 is provided on the upper surface of the stage 42-3 and holds the storage wafer 10.
  • the wafer chuck 43 includes, for example, a temperature sensor, and a heater and a cooler (none of which are shown) capable of controlling the temperature of the storage wafer 10.
  • the temperature control system 31 controls the heater and the cooler based on the information from the temperature sensor, and controls the temperature of the storage wafer 10 via the wafer chuck 43.
  • the temperature sensor, and the heater and the cooler are included in the temperature control system 31.
  • the head stage 44 has, for example, a ring shape and is supported above the wafer chuck 43 by the support column 48.
  • a ring-shaped reinforcing plate 45 and a card holder 46 are provided so as to be supported by the head stage 44.
  • the reinforcing plate 45 is provided on the upper part of the probe card 20 and sandwiches the probe card 20 with the card holder 46.
  • the card holder 46 supports the probe card 20 in the space inside the ring of the card holder 46.
  • the probe card 20 is fixed to the reinforcing plate 45 and the card holder 46 by the fixing tool 47, so that the position of the probe card 20 with respect to the wafer chuck 43 (and the storage wafer 10 on the wafer chuck 43) is fixed, and the probe card 20 is caused by thermal expansion or the like. Displacement is suppressed.
  • the head stage 44 has a camera (not shown) for detecting a representative position on the storage wafer 10 (or cleaning wafer 10c) (for example, the outer edge of the wafer, an alignment mark provided on the wafer, etc.). May be provided.
  • the drive control system 32 can more accurately recognize the reference position based on the information from the camera, and can perform precise alignment.
  • FIG. 3 is a top view of the probe card 20 fixed in the prober 3.
  • the outer peripheral portion of the probe card 20 is fixed by a ring-shaped reinforcing plate 45, and a plurality of NAND controller chips 200 are provided in the central portion of the probe card 20.
  • the temperature inside the prober 3 is maintained at a substantially constant temperature by the temperature control system 31 without being given a large temperature change.
  • the amount of displacement caused by the thermal expansion of the probe card 20 is suppressed to a small amount. Therefore, it is sufficient for the reinforcing plate 45 to fix the outer peripheral portion of the probe card 20 as a response to the displacement, and the configuration for fixing the central portion of the probe card 20 can be omitted. As a result, more chips can be mounted on the probe card 20.
  • FIG. 4 is a top view of the storage wafer 10 held by the wafer chuck 43.
  • the storage wafer 10 includes a plurality of NAND chip units 100 and at least one NAND chip unit 100'.
  • the NAND chip units 100 and 100' have equivalent configurations and functions to each other, and each function as the smallest unit of memory device that can be controlled based on the control signal from the NAND controller chip 200.
  • a plurality of alignment marks 12 are provided in the regions on the storage wafer 10 where the NAND chip units 100 and 100'are not provided.
  • the plurality of NAND chip units 100 are arranged in a matrix on the upper surface of the storage wafer 10 in a plan view.
  • one NAND chip unit 100' is provided on the upper surface of one NAND chip unit 100 among a plurality of NAND chip units 100 arranged in a matrix.
  • the NAND chip unit 100' is selectively provided on the upper surface of the NAND chip unit 100 which is determined to be a defective chip unit at the time of manufacturing the storage wafer 10. Therefore, the number and position of the NAND chip units 100'provided on the storage wafer 10 may differ for each storage wafer 10.
  • FIG. 5 is a cross-sectional view of the storage wafer 10 along the VV line of FIG.
  • the storage wafer 10 includes a semiconductor substrate 71W, an element layer 72W, an adhesive film (DAF: Die attach film) 73, a semiconductor layer 74, and an element layer 75.
  • DAF Die attach film
  • the semiconductor substrate 71W is a base material of a plurality of NAND chip units 100, and contains, for example, silicon (Si).
  • the element layer 72W is provided on the upper surface of the semiconductor substrate 71W.
  • Various circuits that function as NAND flash memory are formed on the semiconductor substrate 71W and the element layer 72W, for example.
  • the element layer 72W which is a continuous film, forms a plurality of NAND chip units 100 arranged in a matrix over the upper surface of the storage wafer 10.
  • a plurality of pad electrodes 11a are formed on the upper surface of each of the plurality of NAND chip units 100.
  • each of the plurality of NAND chip units 100 can communicate with the probe card 20 via the probe electrode 21.
  • a structure in which the adhesive film 73, the semiconductor layer 74, and the element layer 75 are laminated in this order is provided on the upper surface of the NAND chip unit 100 determined to be defective. That is, the plurality of pad electrodes 11a provided on the upper surface of the NAND chip unit 100 determined to be defective are sealed by the adhesive film 73.
  • the adhesive film 73 has a function of integrally joining the element layer 72W and the semiconductor layer 74. Since the adhesive film 73 has non-conductive properties, the pad electrode 11a on the element layer 72W and the semiconductor layer 74 can be electrically insulated from each other.
  • the semiconductor layer 74 is a base material of the NAND chip unit 100', and contains, for example, silicon (Si).
  • the element layer 75 is provided on the upper surface of the semiconductor layer 74.
  • various circuits functioning as NAND flash memories are formed in the semiconductor layer 74 and the element layer 75.
  • the semiconductor layer 74 and the element layer 75 have the same configuration as a portion of the semiconductor substrate 71W and the element layer 72W that functions as one NAND chip unit 100. That is, one NAND chip unit 100'is formed by the semiconductor layer 74 and the element layer 75.
  • a plurality of pad electrodes 11b are formed on the upper surface of the NAND chip unit 100'.
  • the NAND chip unit 100' is configured to be communicable with the probe card 20 via the probe electrode 21 instead of the NAND chip unit 100 directly under the NAND chip unit 100'.
  • the NAND chip unit 100' is formed by cutting out from a semiconductor substrate (not shown) different from the semiconductor substrate 71W, like the plurality of NAND chip units 100 formed on the semiconductor substrate 71W, for example.
  • the semiconductor substrate 71W on which the plurality of NAND chip units 100 are formed is referred to as a "first wafer”
  • the semiconductor substrate different from the semiconductor substrate 71W on which the plurality of NAND chip units 100'are formed is referred to as a "second wafer". ", And distinguish as necessary.
  • FIG. 6 shows an example of the connection relationship when the probe card 20 and the storage wafer 10 are in contact with each other by the drive control system 32 and are electrically connected to each other.
  • the interface control system 33 is connected to the host device 2 by the host bus.
  • the host device 2 is, for example, a personal computer or the like, and the host bus is, for example, a bus according to PCIe (PCI EXPRESS TM (Peripheral component interconnect express)).
  • the interface control system 33 includes, for example, a host interface circuit 331, a CPU (Central processing unit) 332, a ROM (Read only memory) 333, and a RAM (Random access memory) 334.
  • the functions of each unit 331-334 of the interface control system 33 described below can be realized by either a hardware configuration or a combination configuration of hardware resources and firmware.
  • the host interface circuit 331 is connected to the host device 2 via the host bus, and transfers commands and data received from the host device 2 to any of a plurality of NAND controller chips 200 in response to an instruction from the CPU 332. Further, in response to the instruction of the CPU 332, the data from the NAND controller chip 200 is transferred to the host device 2.
  • the CPU 332 mainly controls an interface related to data transmission in the prober 3. For example, when the CPU 332 receives a write command from the host device 2, the CPU 332 determines the NAND controller chip 200 that controls the write process in response to the write command, and transfers the write data DAT to the determined NAND controller chip 200. do. The same applies to the read process and the erase process. Further, the CPU 332 executes various controls on other control systems (temperature control system 31 and drive control system 32) in the prober 3.
  • the ROM 333 holds the firmware for controlling the temperature control system 31, the drive control system 32, and the plurality of NAND controller chips 200.
  • the RAM 334 is, for example, a DRAM (Dynamic random access memory) and a SRAM (Static random access memory), and temporarily holds a write data DAT and a read data DAT. Further, the RAM 334 is used as a work area of the CPU 332 and holds various management tables and the like. Examples of the management table include a probe management table that manages information on how many times the probe electrode 21 is attached / detached to / from the pad electrode 11 on the storage wafer 10.
  • Each of the plurality of NAND controller chips 200 on the probe card 20 is electrically connected to a set of a plurality of NAND chip units 100 in the storage wafer 10.
  • k NAND chip units 100_1 to 100_k are connected in parallel to one NAND controller chip 200.
  • a plurality of NAND controller chips 200 each connected to k NAND chip units 100_1 to 100_k, control k NAND chip units 100_1 to 100_k in parallel based on an instruction from the interface control system 33.
  • the k NAND chip units 100_1 to 100_k connected to the NAND controller chip 200 can be replaced by the NAND chip unit 100'.
  • the NAND controller chip 200 of one of the two NAND controller chips 200 shown in the figure none of the k NAND chip units 100_1 to 100_k may be replaced by the NAND chip unit 100'. Shown.
  • the other NAND controller chip 200 of the two NAND controller chips 200 shown in the figure a case where the NAND chip unit 100_2 of the k NAND chip units is replaced with the NAND chip unit 100'_2 is shown. .. In this case, the NAND chip unit 100_2 substituted for the NAND chip unit 100'_2 is not connected to the NAND controller chip 200.
  • the NAND controller chip 200 is, for example, a SoC (System-on-a-chip) having an FPGA (Field programmable gate array) function, and includes a CPU 210, a ROM 220, a RAM 230, an ECC circuit 240, and a NAND interface circuit 250. ..
  • SoC System-on-a-chip
  • FPGA Field programmable gate array
  • the functions of each part 210-250 of the NAND controller chip 200 described below can be realized by either a hardware configuration or a combination configuration of hardware resources and firmware.
  • the CPU 210 controls the operation of the entire NAND controller chip 200. For example, when the CPU 210 receives a write command from the host device 2 via the interface control system 33, the CPU 210 issues a write command to the NAND interface circuit 250 in response to the write command. The same applies to the read process and the erase process. Further, the CPU 210 executes various processes for controlling the NAND chip units 100 and 100'.
  • the ROM 220 holds firmware and the like for controlling the NAND chip units 100 and 100'.
  • the RAM 230 is, for example, a DRAM, and temporarily holds write data and read data DAT.
  • the RAM 230 is also used as a work area for the CPU 210 and holds various management tables and the like.
  • the ECC circuit 240 performs error detection and error correction processing on the data stored in the NAND chip units 100 and 100'. That is, the ECC circuit 240 generates an error correction code during data writing processing, assigns it to the writing data DAT, decodes it during data reading processing, and detects the presence or absence of error bits. do. When an error bit is detected, the position of the error bit is specified and the error is corrected.
  • the error correction method includes, for example, hard determination decoding (Hard bit decoding) and soft determination decoding (Soft bit decoding).
  • the rigid determination decoding code used for the rigid determination decoding for example, a BCH (Bose-Chaudhuri-Hocquenghem) code, an RS (Reed-Solomon) code, or the like can be used, and as the soft determination decoding code used for the soft determination decoding.
  • a BCH Bose-Chaudhuri-Hocquenghem
  • an RS Raster-Solomon
  • the soft determination decoding code used for the soft determination decoding can use, for example, an LDPC (Low Density Parity Check) code or the like.
  • the NAND interface circuit 250 is connected to the NAND chip units 100 and 100'via the NAND bus, and controls communication with the NAND chip units 100 and 100'. Then, based on the command received from the CPU 210, various signals are output to the NAND chip units 100 and 100'.
  • the writing command issued by the CPU 210 and the writing data DAT in the RAM 230 are transferred to the NAND chip units 100 and 100'as input / output signals. Further, during the read process, the read command issued by the CPU 210 is transferred to the NAND chip units 100 and 100'as input / output signals, and the data DAT read from the NAND chip units 100 and 100' is received as an input / output signal. Then, this is transferred to the RAM 230.
  • FIG. 7 is a block diagram showing a functional configuration of the NAND chip unit according to the first embodiment.
  • FIG. 7 shows details of the connection relationship between one NAND controller chip 200 and one NAND chip unit 100 or 100'in FIG. 6. The connection relationship shown in FIG. 7 does not apply to the NAND chip unit 100 which is not connected to the NAND controller chip 200 instead of the NAND chip unit 100'.
  • the NAND bus is a transmission line for transmitting and receiving signals according to the NAND interface, and includes a probe electrode 21 and a pad electrode 11.
  • the signal of the NAND interface are a chip enable signal Cen, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal Wen, a read enable signal REN, a ready busy signal RBn, and an input / output signal I / O. be.
  • the signal when "n" is added as a suffix to the signal name, the signal is negative logic. That is, it indicates that the signal is a signal asserted at the “L (Low)” level.
  • the signal CEn is a signal for enabling the NAND chip units 100 and 100', and is asserted at the "L" level.
  • the signals CLE and ALE are signals for notifying the NAND chip units 100 and 100'that the input signals I / O to the NAND chip units 100 and 100'are the command CMD and the address ADD, respectively.
  • the signal Wen is asserted at the "L” level and is a signal for incorporating the input signal I / O into the NAND chip units 100 and 100'.
  • the signal REN is also asserted at the “L” level and is a signal for reading the output signal I / O from the NAND chip units 100 and 100 ′.
  • the ready busy signal RBn indicates whether the NAND chip units 100 and 100'are in a ready state (for example, a state in which a command from the NAND controller chip 200 can be received) or a busy state (for example, a state in which a command from the NAND controller chip 200 can be received). It is a signal indicating whether it is in a non-receivable state), and the “L” level indicates a busy state.
  • the input / output signal I / O is, for example, an 8-bit signal.
  • the input / output signal I / O is an entity of data transmitted / received between the NAND chip unit 100 and the 100'NAND controller chip 200, and is a data DAT such as a command CMD, an address ADD, and write data and read data. be.
  • the NAND chip units 100 and 100' are supplied with the voltage VCS and VSS from, for example, the NAND controller chip 200 via the connection between the probe electrode 21 and the pad electrode 11.
  • Voltages VCS and VSS are the power supply voltage and the ground voltage in the NAND chip units 100 and 100', respectively.
  • the memory cell array 110 includes a plurality of block BLKs each including a plurality of non-volatile memory cells associated with rows and columns.
  • the block BLK is, for example, a data erasing unit, and in FIG. 7, four blocks BLK0 to BLK3 are shown as an example. Then, the memory cell array 110 stores the data given from the NAND controller chip 200.
  • the peripheral circuit 120 includes an I / F circuit 121, a command register 126, an address register 127, a data register 128, a driver 129, a row decoder 130, a sense amplifier module 131, and a sequencer 132.
  • the I / F circuit 121 is a group of circuits that mainly control an interface between the pad electrode 11 and other peripheral circuits 120 inside the NAND chip units 100 and 100', and is an input / output circuit 122 and a logic control circuit 123. , A timing adjustment circuit 124, and an ECC circuit 125.
  • the input / output circuit 122 transmits / receives signal I / O to / from the NAND controller chip 200.
  • the input / output circuit 122 distributes the signal I / O to the command CMD, the address ADD, and the data DAT based on the information from the logic control circuit 123.
  • the input / output circuit 122 transfers the command CMD to the command register 126 and the address ADD to the address register 127. Further, the input / output circuit 122 transmits / receives write data and read data DAT to / from the data register 128.
  • the logic control circuit 123 receives the signals Cen, CLE, ALE, WEn, and REn from the NAND controller chip 200, and inputs and outputs information for identifying the command CMD, address ADD, and data DAT in the signal I / O. It is sent to the circuit 122. Further, the logic control circuit 123 transfers the signal RBn to the NAND controller chip 200 and notifies the NAND controller chip 200 of the states of the NAND chip units 100 and 100'.
  • the timing adjustment circuit 124 is, for example, a latch circuit, which is provided between the pad electrode 11 and the input / output circuit 122 and the logic control circuit 123 to adjust the timing of various signals.
  • the ECC circuit 125 is provided between the input / output circuit 122 and the command register 126, the address register 127, and the data register 128, and is used for error detection and error correction processing for data stored in the NAND chip units 100 and 100'. I do.
  • the ECC circuit 125 has the same configuration as the ECC circuit 240, and is configured to be able to decode the data encoded by the ECC circuit 240. That is, at the time of data writing processing, the ECC circuit 240 decodes the write data DAT to which the error correction code is added, and detects the presence or absence of the error bit. Then, when an error bit is detected, the position of the error bit is specified and the error is corrected.
  • the ECC circuit 240 decodes the read data DAT to which the error correction code is added, and detects the presence or absence of the error bit. Then, when an error bit is detected, the position of the error bit is specified, the error is corrected, the read data DAT is encoded again, and the error bit is transmitted to the NAND controller chip 200.
  • the command register 126 holds the command CMD received from the NAND controller chip 200.
  • the address register 127 holds the address ADD received from the NAND controller chip 200. This address ADD includes a block address BA and a page address PA.
  • the data register 128 holds the write data DAT received from the NAND controller chip 200 or the read data DAT received from the sense amplifier module 131.
  • the driver 129 supplies a voltage to the row decoder 130 for the selected block BLK based on the page address PA in the address register 127.
  • the row decoder 130 selects one of the blocks BLK0 to BLK3 based on the block address BA in the address register 127, and further selects a word line in the selected block BLK.
  • the sense amplifier module 131 When reading data, the sense amplifier module 131 reads data by sensing the threshold voltage of the memory cell transistor in the memory cell array 110. Then, the read data DAT is output to the NAND controller chip 200 via the data register 128. When writing data, the write data DAT received from the NAND controller chip 200 via the data register 128 is transferred to the memory cell array 110.
  • the sequencer 132 controls the operation of the NAND chip units 100 and 100'as a whole based on the command CMD held in the command register 126.
  • FIG. 8 is a circuit diagram of any block BLK of the memory cell array 110.
  • the block BLK includes, for example, four string units SU (SU0 to SU3). And each string unit SU contains a plurality of NAND strings NS.
  • the number of blocks in the memory cell array 110 and the number of string units in the block BLK are arbitrary.
  • Each of the NAND strings NS includes, for example, eight memory cell transistors MT (MT0 to MT7) and selection transistors ST1 and ST2.
  • the memory cell transistor MT includes a control gate and a charge storage film, and holds data non-volatilely.
  • the memory cell transistor MT is connected in series between the source of the selection transistor ST1 and the drain of the selection transistor ST2.
  • the gate of the selection transistor ST1 included in each of the plurality of NAND strings NS of the string units SU0 to SU3 is connected to the select gate lines SGD0 to SGD3, respectively.
  • the gate of the selection transistor ST2 included in each of the plurality of NAND strings NS of the string units SU0 to SU3 is commonly connected to, for example, the select gate line SGS.
  • the gate of the selection transistor ST2 included in each of the plurality of NAND strings NS of the string units SU0 to SU3 may be connected to the select gate lines SGS0 to SGS3 different for each string unit.
  • the control gates of the memory cell transistors MT0 to MT7 included in the plurality of NAND strings NS in the same block BLK are commonly connected to the word lines WL0 to WL7, respectively.
  • the drain of the selection transistor ST1 of the NAND string NS included in the plurality of blocks BLK in the memory cell array 110 is commonly connected to the bit line BL (BL0 to BLm, where m is a natural number of 2 or more). .. That is, the bit line BL commonly connects the NAND strings NS in the same column among the plurality of blocks BLK. Further, the sources of the plurality of selection transistors ST2 are commonly connected to the source line SL.
  • the string unit SU is an aggregate of NAND strings NS connected to different bit lines BL and connected to the same select gate line SGD.
  • an aggregate of memory cell transistors MT commonly connected to the same word line WL is also referred to as a cell unit CU (or memory cell group).
  • the block BLK is an aggregate of a plurality of string units SU having a common word line WL.
  • the memory cell array 110 is an aggregate of a plurality of blocks BLK having a common bit line BL.
  • FIG. 9 is a cross-sectional view of the block BLK, showing eight NAND strings NS arranged along the Y direction. Of the eight NAND string NS, four sets including two NAND string NS, each aligned along the Y direction, correspond to the string units SU0, SU1, SU2, and SU3, respectively.
  • a plurality of NAND strings NS are formed above the conductor 51 that functions as the source line SL. That is, above the conductor 51, the conductor 52 that functions as the select gate wire SGS, the eight-layer conductors 53 to 60 that function as the word wires WL0 to WL7, and the conductor 61 that functions as the select gate wire SGD are located. , Are stacked sequentially.
  • An insulator (not shown) is formed between the laminated conductors.
  • the conductors 52 to 61 are separated between the blocks BLK by an insulator SLT (not shown). Further, the conductor 61 is divided between the string units SU by an insulator SH (not shown). As described above, the conductor 61 is shorter in the Y direction than the conductors 52 to 60.
  • a pillar-shaped conductor 64 that passes through these conductors 61 to 52 and reaches the conductor 51 is formed.
  • a tunnel insulating film 65, a charge storage film 66, and a block insulating film 67 are sequentially formed on the side surface of the conductor 64, whereby a memory cell transistor MT and selection transistors ST1 and ST2 are formed.
  • the conductor 64 contains, for example, polysilicon, functions as a current path for the NAND string NS, and is a region in which a channel of each transistor is formed.
  • the tunnel insulating film 65 and the block insulating film 67 include, for example, silicon oxide (SiO 2 ), and the charge storage film 66 contains, for example, silicon nitride (SiN).
  • a conductor 63 that functions as a bit wire BL is provided above the conductor 64.
  • the conductor 64 and the conductor 63 are electrically connected via, for example, a conductor 62 that functions as a contact plug.
  • a conductor 62 that functions as a contact plug.
  • FIG. 9 among the eight NAND string NS arranged along the Y direction, four NAND string NS corresponding to each of the string units SU0 to SU3 and one conductor 63 are electrically formed. An example of being connected is shown.
  • a plurality of the above configurations are arranged in the X direction, and a block BLK is formed by a set of a plurality of NAND strings NS arranged in the X direction. Then, the memory cell array 110 is formed by arranging a plurality of the block BLKs in the Y direction.
  • FIG. 10 is a flowchart showing a method of manufacturing a storage wafer according to the first embodiment.
  • FIG. 10 shows a method of manufacturing a storage wafer 10 using a first wafer in which a plurality of NAND chip units 100 are to be formed and a second wafer in which a plurality of NAND chip units 100'are to be formed. Is done.
  • step ST10 a plurality of chip units are formed for each of the first wafer and the second wafer. Specifically, a plurality of NAND chip units 100 are formed on the first wafer, and a plurality of NAND chip units 100'are formed on the second wafer.
  • step ST20 a defective chip unit is detected for each of the first wafer and the second wafer by, for example, probing processing or the like for each of the formed plurality of chip units.
  • the NAND chip unit 100 to which the non-defective NAND chip unit 100'is mounted is specified.
  • Whether or not the NAND chip unit is a non-defective product can be determined by predetermined conditions such as whether or not the capacity of the memory capable of normally writing and reading is equal to or greater than the threshold value.
  • step ST30 the dicing process of the second wafer is executed, and the plurality of NAND chip units 100'are individually separated. Of the plurality of NAND chip units 100'separated individually, the NAND chip unit 100' determined to be a non-defective product in step ST20 is extracted and used in a subsequent step.
  • step ST40 the good NAND chip unit 100'diced from the second wafer is mounted on the upper surface of the defective NAND chip unit 100 among the plurality of chip units 100 formed on the first wafer.
  • FIGS. 11 to 14 are cross-sectional views of the second wafer in the dicing process of the second wafer when the storage wafer according to the first embodiment is manufactured.
  • the second wafer is, for example, a wafer using a semiconductor substrate 74W containing silicon (Si) as a base material.
  • Si silicon
  • step ST10 of FIG. 10 it is assumed that a plurality of NAND chip units 100'are formed by providing the element layer 75W on the semiconductor substrate 74W.
  • the semiconductor layer 74 and the element layer 75 described above in FIG. 5 and the like are portions of the semiconductor substrate 74W and the element layer 75W, respectively.
  • a protective film 76W is attached over the upper surface of the element layer 75W.
  • the plurality of pad electrodes 11b exposed on the upper portion are covered with the protective film 76, and the plurality of NAND chip units 100'are protected.
  • the back surface of the semiconductor substrate 74W is ground.
  • the semiconductor substrate 74W is thinned while maintaining flatness.
  • the adhesive film 73W is attached over the back surface of the semiconductor substrate 74W.
  • the adhesive film 73W is a portion of the adhesive film 73W described above in FIG. 5 and the like.
  • the ring tape RT includes a base material 77 and an adhesive film 78 attached on the base material 77.
  • the base material 77 is, for example, a thin-film plastic, and its outer circumference is supported by a ring frame (not shown).
  • the adhesive film 78 fixes the second wafer to the extent that the NAND chip unit 100'separated individually by the subsequent dicing process of the second wafer is not scattered, and the NAND chip unit 100'diced in the subsequent pickup process. Has the property of being easily peeled off.
  • the second wafer is diced by the dicing blade 79, and the adhesive film 73W, the semiconductor substrate 74W, and the element layer 75W include the adhesive film 73, the semiconductor layer 74, and the element layer 75, respectively.
  • the NAND chip unit is separated into 100'unit structures. After that, the structure of the NAND chip unit 100'unit is picked up and peeled off from the adhesive film 78.
  • the back surface of the adhesive film 73 peeled off from the adhesive film 78 is adhered to the upper surface of the defective NAND chip unit 100 of the first wafer prepared separately. As a result, the storage wafer 10 shown in FIG. 5 is manufactured.
  • the ratio of non-defective chips on the wafer can be increased. This effect will be described below with reference to FIG.
  • FIG. 15 is a schematic diagram for explaining the mounting process of the NAND chip unit according to the first embodiment.
  • the element layer 72W is formed by the same process over the entire upper surface of the semiconductor substrate 71W.
  • a plurality of NAND chip units 100 are formed by the same process. Therefore, a good NAND chip unit 100-g and a defective NAND chip unit 100-b may be formed at an unspecified position due to manufacturing variations or the like.
  • defective NAND chip units 100-b can be selected and excluded.
  • the storage wafer 10 according to the first embodiment is used in wafer units, it is not possible to exclude the defective NAND chip unit 100-b from the non-defective NAND chip unit 100-g. Therefore, the number of non-defective NAND chip units 100 that can actually be used as a memory may be smaller than the total number of NAND chip units 100 formed on the same wafer, which is not preferable.
  • a good NAND chip unit 100'-g of the NAND chip units 100' is mounted.
  • a good NAND chip unit 100' can be accessed to the probe electrode 21 instead of the defective NAND chip unit 100. Therefore, it is possible to suppress a decrease in the yield of the storage wafer 10 in a pseudo manner. Therefore, it is possible to increase the proportion of non-defective chips on the wafer.
  • the second embodiment differs from the first embodiment in that the NAND chip unit 100'is mounted on the upper surface of the region from which the defective NAND chip unit 100 has been removed.
  • the description of the configuration and the manufacturing method equivalent to those of the first embodiment will be omitted, and the configuration and the manufacturing method different from those of the first embodiment will be mainly described.
  • FIG. 16 is a cross-sectional view for explaining the configuration of the storage wafer according to the second embodiment, and corresponds to FIG. 5 of the first embodiment.
  • the semiconductor substrate 71W includes a first region and a second region different from the first region.
  • the height of the upper surface of the second region is lower than that of the upper surface of the first region along the Z direction.
  • An element layer 72W is provided on the upper surface of the first region of the semiconductor substrate 71W.
  • a plurality of NAND chip units 100 are formed in the first region of the semiconductor substrate 71W and the element layer 72W (in FIG. 16, one of the plurality of NAND chip units 100 is shown).
  • a plurality of pad electrodes 11a are formed on the upper surface of each of the plurality of NAND chip units 100.
  • the adhesive film 73 has a function of integrally joining the upper surface of the second region of the semiconductor substrate 71W and the semiconductor layer 74.
  • the adhesive film 73 is shown as an insulator in FIG. 16, it does not necessarily have to have non-conductive property.
  • the NAND chip unit 100' is formed on the semiconductor layer 74 and the element layer 75.
  • a plurality of pad electrodes 11b are formed on the upper surface of the element layer 75.
  • the configurations of the semiconductor layer 74, the element layer 75, and the pad electrode 11b are the same as the configurations of the semiconductor layer 74, the element layer 75, and the pad electrode 11b in FIG.
  • the difference between the height of the pad electrode 11a on the upper surface of the element layer 72W along the Z direction and the height of the pad electrode 11b on the upper surface of the element layer 75 along the Z direction is small, and the difference is "0". (That is, the pad electrodes 11a and 11b are formed in the same plane).
  • FIG. 17 is a flowchart showing a storage wafer manufacturing method according to the second embodiment, and corresponds to FIG. 10 in the first embodiment.
  • step ST25 is added between step ST20 and step ST30 in FIG. 10
  • step ST40A is included in place of step ST40.
  • steps ST10 and ST20 are equivalent to those in FIG. 10, the description thereof will be omitted.
  • step ST25 the defective NAND chip unit 100 among the plurality of NAND chip units 100 formed on the first wafer is selectively removed from the first wafer by, for example, irradiating with a laser.
  • the plurality of pad electrodes 11a, the portion of the element layer 72W, and the portion of the semiconductor substrate 71W in the region (second region) where the defective NAND chip unit 100 is formed on the first wafer are removed. Therefore, the height of the upper surface of the second region of the first wafer is lower than the height of the upper surface of the first region.
  • step ST30 the dicing process of the second wafer is executed, and the plurality of NAND chip units 100'are individually separated. Of the plurality of NAND chip units 100'separated individually, the NAND chip unit 100' determined to be a non-defective product in step ST20 is extracted and used in a subsequent step.
  • step ST40A a non-defective NAND chip unit 100'diced from the second wafer is mounted on the upper surface of the second region of the first wafer.
  • the defective NAND chip unit 100 is selectively removed from the semiconductor substrate 71W. Will be done. Then, the good NAND chip unit 100'diced from the semiconductor substrate 74W is mounted on the upper surface of the second region of the semiconductor substrate 71W from which the defective NAND chip unit 100 is selectively removed. As a result, the NAND chip unit 100 that does not access the probe electrode 21 connected to the probe card 20 is removed, and the heights of the plurality of NAND chip units 100 and 100'on the storage wafer 10 along the Z direction can be made uniform. can.
  • the probe card 20 it is possible to avoid the case where the distance from the probe electrode 21 is different between the NAND chip unit 100 and the NAND chip unit 100', and the probe in the probing process can be avoided.
  • the load on the card 20 can be reduced.
  • the third embodiment is different from the first embodiment and the second embodiment in that a good chip unit having a function different from that of the NAND chip unit is mounted on the upper surface of the defective NAND chip unit 100.
  • the description of the configuration and the manufacturing method equivalent to those of the first embodiment will be omitted, and the configuration and the manufacturing method different from those of the first embodiment will be mainly described.
  • FIG. 18 is a top view for explaining the configuration of the storage wafer according to the third embodiment, and corresponds to FIG. 4 of the first embodiment.
  • the storage wafer 10 includes a plurality of NAND chip units 100 and at least one chip unit 100 ”.
  • the NAND chip unit 100 and the chip unit 100” have different configurations and functions from each other.
  • the chip unit 100 is a memory device other than the NAND flash memory such as DRAM and SRAM, and is configured to be controllable based on a control signal from the NAND controller chip 200 like the NAND chip unit 100.
  • the chip unit 100 may be a NAND controller chip 200 that controls the NAND chip unit 100 via the probe card 20.
  • the chip unit 100 may include any circuit that can complement the functions of the NAND flash memory, such as FPGA, PCIe switch, relay circuit, arithmetic circuit, ECC circuit, and capacitor used for controlling the storage system 1. ..
  • the plurality of NAND chip units 100 are arranged in a matrix on the upper surface of the storage wafer 10 in a plan view. Further, one chip unit 100 "is provided on the upper surface of the NAND chip unit 100 at a predetermined position among a plurality of NAND chip units 100 arranged in a matrix. A predetermined position where the chip unit 100" is provided.
  • the NAND chip unit 100 formed in the above is predetermined regardless of whether it is a good product or a defective product. Therefore, the number and position of the chip units 100 "provided on the storage wafer 10 do not change depending on the storage wafer 10. Therefore, the chip unit 100" is electrically different from the other NAND chip units 100 in the storage wafer 10 alone. Although it is insulated from the ground, it is possible to access a plurality of NAND chip units 100 in a predetermined region R including the predetermined position via the probe card 20.
  • FIG. 19 is a flowchart showing a storage wafer manufacturing method according to the third embodiment, and corresponds to FIG. 10 in the first embodiment.
  • steps ST10B and ST40B are included in place of steps ST10 and ST40 in FIG.
  • step ST10B a plurality of first chip units are formed on the first wafer, and a second chip unit different from the first chip unit is formed on the second wafer. Specifically, a plurality of NAND chip units 100 are formed on the first wafer, and a plurality of chip units 100 ”are formed on the second wafer.
  • step ST20 for example, by executing probing or the like for each of the formed plurality of chip units, a defective chip unit is detected for each of the first wafer and the second wafer.
  • step ST30 the dicing process of the second wafer is executed, and the plurality of chip units 100 "are individually separated. Of the plurality of individually separated chip units 100", it is determined in step ST20 that the product is a good product. The chip unit 100 "is extracted and used in subsequent steps.
  • step ST40B the non-defective chip unit 100 diced from the second wafer is mounted on the upper surface of the NAND chip unit 100 at a predetermined position among the plurality of chip units 100 formed on the first wafer.
  • a chip unit 100 "having a function different from that of the NAND chip unit 100" is mounted on the upper surface of the NAND chip unit 100 formed on the semiconductor substrate 71W.
  • the NAND chip unit 100 can be accessed via the probe card 20 with the chip unit 100 having a function that the NAND chip unit 100 does not have. Therefore, the control load of the NAND chip unit 100 in the storage wafer 10 can be reduced.
  • the chip unit 100 is mounted on the upper surface of the NAND chip unit 100 formed at a predetermined position among the plurality of NAND chip units 100, whereby the storage wafer 10 is mounted on the other in the wafer stocker 5. Even when the storage wafer 10 is replaced, the function of the chip unit 100 ”can be imparted to the NAND chip unit 100 without changing the arrangement and configuration of the probe card 20 and the probe electrode 21.
  • the present invention is not limited to this.
  • the same as in the second embodiment even if the chip unit 100 "is mounted in the region where the NAND chip unit 100 is removed, the same effect as the above-mentioned effect can be obtained.
  • the fourth embodiment differs from the first to third embodiments in that all the chip units contained in the storage wafer 10 are mounted on the upper surfaces of different regions of the same support.
  • the description of the configuration and the manufacturing method equivalent to those of the first embodiment will be omitted, and the configuration and the manufacturing method different from those of the first embodiment will be mainly described.
  • FIG. 20 is a cross-sectional view for explaining the configuration of the storage wafer according to the fourth embodiment, and corresponds to FIG. 5 of the first embodiment.
  • the storage wafer 10 includes a support 81W, a plurality of adhesive films 70 and 73, a plurality of semiconductor layers 71 and 74, and a plurality of element layers 72 and 75.
  • the support 81W is a substrate for supporting a plurality of NAND chip units 100, and any support such as a silicon wafer, a glass substrate, and a ring tape can be applied. Further, the support 81W does not have to have a disk-shaped shape, and may have a rectangular shape.
  • a plurality of first structures and a plurality of second structures are provided on the upper surfaces of a plurality of different regions of the support 81W, respectively (in FIG. 20, one first structure and one second structure are provided). Shown.).
  • Each of the plurality of first structures includes an adhesive film 70, a semiconductor layer 71, and an element layer 72 laminated in this order.
  • Each of the plurality of second structures includes an adhesive film 73, a semiconductor layer 74, and an element layer 75 laminated in this order.
  • each of the plurality of adhesive films 70 and 73 is provided separately from each other.
  • each of the plurality of adhesive films 70 and 73 is shown as an insulator, but it does not necessarily have to have non-conductive property.
  • the NAND chip unit 100 is formed on the semiconductor layer 71 and the element layer 72.
  • a NAND chip unit 100' is formed on the semiconductor layer 74 and the element layer 75.
  • the configurations of the NAND chip units 100 and 100' are the same as the configurations of the NAND chip units 100 and 100'in FIG.
  • a plurality of pad electrodes 11a are formed on the upper surface of each of the plurality of element layers 72.
  • a plurality of pad electrodes 11b are formed on the upper surface of each of the plurality of element layers 75. It is more desirable that the heights of the plurality of pad electrodes 11a and 11b on the support 81W along the Z direction are about the same.
  • FIG. 21 is a flowchart showing a storage wafer manufacturing method according to the fourth embodiment, and corresponds to FIG. 10 in the first embodiment.
  • steps ST30C and ST40C are included in place of steps ST30 and ST40 in FIG.
  • steps ST10 and ST20 are equivalent to those in FIG. 10, so the description thereof will be omitted.
  • step ST30C dicing processing is executed for each of the first wafer and the second wafer, and the plurality of NAND chip units 100 and 100'are separated individually. Of the plurality of individually separated NAND chip units 100 and 100', the NAND chip units 100 and 100' determined to be non-defective in step ST20 are extracted and used in the subsequent steps.
  • step ST40C non-defective NAND chip units 100 and 100'diced from the first wafer and the second wafer, respectively, are mounted on the upper surfaces of different regions of the support 81W.
  • the plurality of NAND chip units 100 are mounted on the same support 81W via different adhesive films 70. Further, the plurality of NAND chip units 100'are mounted on the same support 81W via different adhesive films 73. Thereby, a predetermined number of NAND chip units mounted on the support 81W can be freely selected from a plurality of NAND chip units 100 and 100'manufactured from a plurality of wafers. Therefore, for example, among the non-defective NAND chip units 100 and 100', only the NAND chip units 100 and 100' having a particularly large memory capacity (for example, a small number of bad blocks) are selected to manufacture the storage wafer 10. Can be done.
  • the NAND chip unit 100 and the NAND chip unit 100'are mounted on the same support 81W has been described as in the first embodiment, but the present invention is not limited to this. ..
  • the NAND chip unit 100 and the chip unit 100 ”which has a function different from that of the NAND chip unit may be mounted on the same support 81W. According to the configuration. Since it is no longer necessary to replace the "chip unit 100" with a non-defective NAND chip unit 100, the space on the wafer can be used more efficiently.
  • the probe electrode 21 is in direct contact with the plurality of pad electrodes 11a and the plurality of pad electrodes 11b has been described.
  • the plurality of pad electrodes 11a and the plurality of pad electrodes 11b may be rewired to rearrange the pads on the storage wafer 10. Then, the probe electrode 21 may be configured to come into contact with the rearranged pad.
  • the description of the configuration and the manufacturing method equivalent to those of the first embodiment will be omitted, and the configuration and the manufacturing method different from those of the first embodiment will be mainly described.
  • FIG. 22 is a cross-sectional view for explaining the configuration of the storage wafer according to the first modification.
  • an insulator layer 82W is provided on the upper surfaces of the element layers 72W and 75.
  • the insulator layer 82W contains, for example, polyimide, and is provided so that the heights of the upper surfaces of the insulator layer 82W are the same above the NAND chip unit 100 and above the NAND chip unit 100'.
  • a plurality of contacts 83 are provided, each of which extends along the Z direction and comes into contact with the upper surface of the corresponding pad electrode 11a.
  • a conductor layer 84 is provided on the upper surface of each of the plurality of contacts 83.
  • the conductor layer 84 extends along the Y direction, for example, and functions as a rewiring layer.
  • a pad electrode 11ar exposed above the insulator layer 82W is provided.
  • a plurality of contacts 85 each extending along the Z direction and contacting the upper surface of the corresponding pad electrode 11b are provided.
  • a conductor layer 86 is provided on the upper surface of each of the plurality of contacts 85.
  • the conductor layer 86 extends along the Y direction, for example, and functions as a rewiring layer.
  • a pad electrode 11br exposed above the insulator layer 82W is provided on the upper surface of each of the plurality of conductor layers 86.
  • the pad electrodes 11ar and 11br are pads in which the corresponding pad electrodes 11a and 11b are rearranged on the storage wafer 10, respectively.
  • the pad electrodes 11ar and 11br are shown one by one for convenience of explanation. To.
  • the positions of the pad electrodes 11ar and 11br as seen from the probe card 20 side can be rearranged at arbitrary positions regardless of the positions of the NAND chip units 100 and 100'on the storage wafer 10. Can be done.
  • the distances between the rearranged pad electrodes 11ar and 11br and the probe electrode 21 can be made uniform. This makes it possible to reduce the load of the probing process.
  • FIG. 23 is a cross-sectional view for explaining the configuration of the storage wafer according to the second modification, and corresponds to FIG. 22 of the first modification.
  • a contact 87 extending along the Z direction is provided on the upper surface of each of the plurality of conductor layers 84. Further, on the upper surface of each of the plurality of conductor layers 86, a contact 88 extending along the Z direction is provided.
  • the conductor layer 89 is provided so as to be in contact with the upper surface of each of the corresponding contacts 87 and 88.
  • the conductor layer 89 extends along the X direction, for example, and functions as a second rewiring layer.
  • a pad electrode 11abr exposed above the insulator layer 82W is provided on the upper surface of the conductor layer 89.
  • the pad electrode 11abr can be shared and used among the plurality of NAND chip units 100 and 100'. This makes it possible to reduce the number of pads used when a common signal or power supply voltage is used among the plurality of NAND chip units 100 and 100'. Therefore, the number of probe electrodes 21 can be reduced, and the load of the probing process can be reduced.
  • the case where the chip unit is mounted at the time of manufacturing the storage wafer is shown.
  • the timing at which the chip unit is mounted is not limited to the time when the storage wafer is manufactured.
  • the chip unit may be remounted (remounted) when a good chip unit becomes defective due to the use of the storage wafer.
  • the remounting process is executed for the storage wafer according to the first embodiment will be described.
  • FIG. 24 is a flowchart for explaining the remounting process of the storage wafer according to the third modification.
  • step ST50 for example, the storage wafer 10 manufactured by the manufacturing method shown in FIG. 10 or the like is used.
  • the storage wafer 10 deteriorates due to continuous use, and a good NAND chip unit 100 or 100'can become defective.
  • step ST60 for example, by executing a probing process or the like, there is a defective NAND chip unit 100 or 100'in the NAND chip unit 100 formed on the storage wafer 10 and the mounted NAND chip unit 100'. Whether or not it is determined. If the defective NAND chip unit 100 or 100'is detected (step ST60; yes), the process proceeds to step ST70, and if the defective NAND chip unit 100 or 100'is not detected (step ST60; no). ), The remount process ends.
  • step ST70 it is determined whether or not to remove the defective NAND chip unit 100 or 100'from the storage wafer 10.
  • step ST70 When removing the defective NAND chip unit 100 or 100'from the storage wafer 10 (step ST70; yes), the process proceeds to step ST80.
  • step ST80 a good NAND chip unit 100'is remounted on the upper surface of the defective NAND chip unit 100 or 100'.
  • step ST70 when the defective NAND chip unit 100 or 100'is not removed from the storage wafer 10 (step ST70; no), the process proceeds to step ST90.
  • step ST90 the defective NAND chip unit 100 or 100'is selectively removed, for example, by irradiating with a laser.
  • the NAND chip unit is not limited to the method of etching by irradiating a laser, but is physically a NAND chip unit. You may peel off 100'.
  • step ST100 a non-defective NAND chip unit 100'is remounted on the upper surface of the region from which the NAND chip unit 100 or 100'has been removed.
  • the NAND chip units 100 and 100 on the storage wafer 10 as seen from the probe card 20 are used regardless of whether the defective NAND chip unit 100 or 100'is removed or not. 'Can all be good products. As a result, even if the NAND chip unit 100 or 100'deteriorates due to the use of the storage wafer 10, the ratio of non-defective chips on the wafer can be maintained at a high level by remounting the non-defective NAND chip unit 100'. Can be done.

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Abstract

ウェハ上における良品チップの割合を増加させる。 一実施形態のストレージウェハは、第１半導体（７１Ｗ）と、第１半導体の上面上に設けられた第１素子層（７２Ｗ）と、第１素子層の第１領域の上面上に設けられた第１パッド（１１ａ）と、第１素子層の第１領域と異なる第２領域の上面上に設けられた第２パッド（１１ａ）と、第２パッドを含む第１素子層の第２領域の上面上に設けられた接着膜（７３）と、接着膜の上面上に設けられた第２半導体（７４）と、第２半導体の上面上に設けられた第２素子層（７５）と、第２素子層の上面上に設けられた第３パッド（１１ｂ）と、を備える。

Description

ストレージウェハ及びストレージウェハの製造方法
　実施形態は、ストレージウェハ及びストレージウェハの製造方法に関する。
　半導体メモリとしてのＮＡＮＤフラッシュメモリが複数個設けられたウェハと、当該ウェハ上のパッド電極とプローブ電極とを接触させるプローバと、が知られている。
米国特許出願公開第２０１４／０１８１３７６号明細書
　ウェハ上における良品チップの割合を増加させる。
　実施形態のストレージシステムは、第１半導体と、上記第１半導体の上面上に設けられた第１素子層と、上記第１素子層の第１領域の上面上に設けられた第１パッドと、上記第１素子層の上記第１領域と異なる第２領域の上面上に設けられた第２パッドと、上記第２パッドを含む上記第１素子層の上記第２領域の上面上に設けられた接着膜と、上記接着膜の上面上に設けられた第２半導体と、上記第２半導体の上面上に設けられた第２素子層と、上記第２素子層の上面上に設けられた第３パッドと、を備える。上記第１素子層は、上記第１パッドに電気的に接続された第１メモリチップユニットと、上記第２パッドに電気的に接続された第２メモリチップユニットと、を含む。上記第２素子層は、上記第３パッドに電気的に接続され、かつ上記第１パッド及び上記第２パッドから電気的に絶縁された素子を含む。
第１実施形態に係るストレージシステムの構成を説明するためのブロック図。 第１実施形態に係るプローバの構造を説明するための側面図。 第１実施形態に係るプローブカードの構成を説明するための上面図。 第１実施形態に係るストレージウェハの構成を説明するための上面図。 図４のＶ－Ｖ線に沿ったストレージウェハの断面図。 第１実施形態に係るプローバとストレージウェハとの間の接続を説明するためのブロック図。 第１実施形態に係るＮＡＮＤチップユニットの構成を説明するためのブロック図。 第１実施形態に係るメモリセルアレイの構成を説明するための回路図。 第１実施形態に係るメモリセルアレイの構成を説明するための断面図。 第１実施形態に係るストレージウェハの製造方法を説明するためのフローチャート。 第１実施形態に係る第２ウェハのダイシング処理を説明するための第２ウェハの断面図。 第１実施形態に係る第２ウェハのダイシング処理を説明するための第２ウェハの断面図。 第１実施形態に係る第２ウェハのダイシング処理を説明するための第２ウェハの断面図。 第１実施形態に係る第２ウェハのダイシング処理を説明するための第２ウェハの断面図。 第１実施形態に係るＮＡＮＤチップユニットのマウント処理を説明するための模式図。 第２実施形態に係るストレージウェハの構成を説明するための断面図。 第２実施形態に係るストレージウェハの製造方法を説明するためのフローチャート。 第３実施形態に係るストレージウェハの構成を説明するための上面図。 第３実施形態に係るストレージウェハの製造方法を説明するためのフローチャート。 第４実施形態に係るストレージウェハの構成を説明するための断面図。 第４実施形態に係るストレージウェハの製造方法を説明するためのフローチャート。 第１変形例に係るストレージウェハの構成を説明するための断面図。 第２変形例に係るストレージウェハの構成を説明するための断面図。 第３変形例に係るストレージウェハにおけるリマウント処理を説明するためのフローチャート。
　以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
　１．第１実施形態
　第１実施形態に係るストレージシステムについて説明する。以下では、複数のＮＡＮＤチップユニット（ＮＡＮＤフラッシュメモリとしてのメモリデバイス）を備えるストレージウェハと、複数のＮＡＮＤコントローラチップが実装されたプローブカードを含み、ストレージウェハ及びプローブカードを物理的に接触させて電気的に接続するように構成されたプローバと、を備えたストレージシステムについて説明する。
　１．１　構成
　第１実施形態に係るストレージシステムの構成について説明する。
　１．１．１　ストレージシステムの構成
　まず、第１実施形態に係るストレージシステムの構成の概要について、図１を用いて説明する。図１に示すように、ストレージシステム１は、例えば、ホスト機器２からの指示に基づいて動作する。ストレージシステム１は、プローバ３、ウェハ搬送機４、及びウェハストッカ５を備える。
　プローバ３は、プローブカード２０及び制御部３０を備え、ストレージウェハ１０又はクリーニングウェハ１０ｃが設置される。ストレージウェハ１０は、ダイシングされていないウェハ又は、ダイシングされていないウェハに再配線を施したウェハであり、チップ単位で設けられた複数のＮＡＮＤフラッシュメモリ（以下、「ＮＡＮＤチップユニット」と言う。図示せず）を含み、かつ表面上に複数のパッド電極１１が設けられる。クリーニングウェハ１０ｃは、プローブカード２０に設けられた複数のプローブ電極２１が劣化した際に、当該複数のプローブ電極２１の電気特性を改善させるクリーニング処理に用いられる。
　プローブカード２０は、複数のプローブ電極２１を含む。複数のプローブ電極２１の各々は、プローブカード２０上に実装されるチップ単位のメモリコントローラ（以下、「ＮＡＮＤコントローラチップ」と言う。図示せず）と電気的に接続される。
　制御部３０は、例えば、温度制御系３１、駆動制御系３２、及びインタフェース制御系３３を含み、プローバ３の動作全体を制御する。
　温度制御系３１は、プローバ３内においてプローブカード２０及びストレージウェハ１０又はクリーニングウェハ１０ｃがさらされる温度環境を制御する。本実施形態においては、例えば、温度制御系３１は、プローブカード２０、及びストレージウェハ１０又はクリーニングウェハ１０ｃの温度が所定の温度から変化しないように制御する。
　駆動制御系３２は、ストレージウェハ１０をプローブカード２０に対して３次元に自在に変位させることができる機構を有する。そして、駆動制御系３２は、当該機構を制御することにより、ストレージウェハ１０上の複数のパッド電極１１と、対応するプローブカード２０上の複数のプローブ電極２１とを接触させる機能を有する。
　インタフェース制御系３３は、ホスト機器２と、プローブカード２０との間の通信を制御する。また、インタフェース制御系３３は、当該通信の制御結果に基づき、温度制御系３１及び駆動制御系３２、並びにウェハ搬送機４等を制御する。
　ウェハ搬送機４は、ストレージウェハ１０又はクリーニングウェハ１０ｃをプローバ３とウェハストッカ５との間で搬送する機能を有する。
　ウェハストッカ５は、プローバ３に設置されていない複数のストレージウェハ１０及びクリーニングウェハ１０ｃを保管する。
　１．１．２　プローバの構成
　次に、第１実施形態に係るストレージシステムのプローバの構成について図２を用いて説明する。
　図２は、ストレージウェハ１０が設置された状態のプローバ３の構成を模式的に示した側面図である。以下では、ストレージウェハ１０のプローバ３に対する設置面をＸＹ平面とし、ＸＹ平面に垂直かつストレージウェハ１０からプローブカード２０に向かう方向をＺ方向（又は上方向）とする。そして、ストレージウェハ１０のうち、プローブカード２０に対向する面は、ストレージウェハ１０の「表面」又は「上面」とも言う。
　図２に示すように、プローバ３は、ベース４１と、複数のステージ４２（４２－１、４２－２、及び４２－３）と、ウェハチャック４３と、ヘッドステージ４４と、補強板（Stiffener）４５と、カードホルダ４６と、固定具４７と、支柱４８と、を備える。
　ベース４１の上面には、Ｘ変位機構（図示せず）を介してステージ４２－１が設けられる。ステージ４２－１は、Ｘ変位機構によって、ベース４１に対してＸ方向に自在に移動可能に構成される。ステージ４２－１の上面には、Ｙ変位機構（図示せず）を介してステージ４２－２が設けられる。ステージ４２－２は、Ｙ変位機構によって、ステージ４２－１に対してＹ方向に自在に移動可能に構成される。ステージ４２－２の上面には、Ｚθ変位機構（図示せず）を介してステージ４２－３が設けられる。ステージ４２－３は、Ｚθ変位機構によって、ステージ４２－２に対して、Ｚ方向に自在に移動可能かつＸＹ平面上において自在に回転可能に構成される。ステージ４２－１～４２－３は、駆動制御系３２に含まれ、ストレージウェハ１０をプローブカード２０に対して自在に変位させることを可能にする機構の一部である。
　ウェハチャック４３は、ステージ４２－３の上面上に設けられ、ストレージウェハ１０を保持する。ウェハチャック４３内には、例えば、温度センサ、並びにストレージウェハ１０の温度を制御可能な加熱器及び冷却器（いずれも図示せず）が含まれる。温度制御系３１は、当該温度センサからの情報に基づいて加熱器及び冷却器を制御し、ウェハチャック４３を介してストレージウェハ１０の温度を制御する。当該温度センサ、並びに加熱器及び冷却器は、温度制御系３１に含まれる。
　ヘッドステージ４４は、例えば、リング形状を有し、支柱４８によってウェハチャック４３の上方に支持される。ヘッドステージ４４のリングの内側の空間において、ヘッドステージ４４に支持されるように、各々がリング形状の補強板４５及びカードホルダ４６が設けられる。補強板４５は、プローブカード２０の上部に設けられて、カードホルダ４６との間にプローブカード２０を挟む。カードホルダ４６は、カードホルダ４６のリングの内側の空間において、プローブカード２０を支持する。プローブカード２０は、固定具４７によって補強板４５及びカードホルダ４６に固定されることにより、ウェハチャック４３（及びウェハチャック４３上のストレージウェハ１０）に対する位置が固定され、かつ熱膨張等に起因する変位が抑制される。
　なお、ヘッドステージ４４には、ストレージウェハ１０（又はクリーニングウェハ１０ｃ）上の代表位置（例えば、ウェハの外縁や、ウェハ上に設けられたアライメントマーク等）を検出するためのカメラ（図示せず）が設けられてもよい。駆動制御系３２は、当該カメラからの情報に基づき、基準位置をより正確に認識することができ、精密な位置合わせを行うことができる。
　図３は、プローバ３内に固定されたプローブカード２０の上面図である。
　図３に示すように、プローブカード２０は、リング形状の補強板４５によって外周部分を固定され、プローブカード２０の中央部分には、複数のＮＡＮＤコントローラチップ２００が設けられる。なお、本実施形態に係るストレージシステム１では、プローバ３内は、大きな温度変化が与えられることなく温度制御系３１によってほぼ一定の温度に保たれる。これにより、プローブカード２０の熱膨張等に起因する変位量は、少量に抑制される。このため、補強板４５は、当該変位への対応として、プローブカード２０の外周部分を固定すれば足り、プローブカード２０の中央部分を固定する構成を省略可能である。これにより、プローブカード２０上には、より多くのチップを実装することができる。
　図４は、ウェハチャック４３に保持されたストレージウェハ１０の上面図である。
　図４に示すように、ストレージウェハ１０は、複数のＮＡＮＤチップユニット１００及び少なくとも１つのＮＡＮＤチップユニット１００’を含む。ＮＡＮＤチップユニット１００及び１００’は、互いに同等の構成及び機能を有し、各々がＮＡＮＤコントローラチップ２００からの制御信号に基づいて制御可能な最小単位のメモリデバイスとして機能する。また、ストレージウェハ１０上のＮＡＮＤチップユニット１００及び１００’が設けられていない領域には、複数のアライメントマーク１２が設けられる。
　複数のＮＡＮＤチップユニット１００は、平面視においてストレージウェハ１０の上面上にマトリクス状に配置される。一方、１つのＮＡＮＤチップユニット１００’は、マトリクス状に配置された複数のＮＡＮＤチップユニット１００のうちの１つのＮＡＮＤチップユニット１００の上面上に設けられる。ＮＡＮＤチップユニット１００’は、ストレージウェハ１０の製造時に不良なチップユニットであると判定されたＮＡＮＤチップユニット１００の上面上に選択的に設けられる。このため、ストレージウェハ１０に設けられるＮＡＮＤチップユニット１００’の数、及び位置は、ストレージウェハ１０毎に異なり得る。
　ＮＡＮＤチップユニット１００及び１００’を含むストレージウェハ１０の部分の断面構造について、図５を用いて更に説明する。図５は、図４のＶ－Ｖ線に沿ったストレージウェハ１０の断面図である。
　図５に示すように、ストレージウェハ１０は、半導体基板７１Ｗ、素子層７２Ｗ、接着膜（ＤＡＦ：Die attach film）７３、半導体層７４、及び素子層７５を含む。
　半導体基板７１Ｗは、複数のＮＡＮＤチップユニット１００の母材であり、例えばシリコン（Ｓｉ）を含む。半導体基板７１Ｗの上面上に、素子層７２Ｗが設けられる。半導体基板７１Ｗ及び素子層７２Ｗには、例えば、ＮＡＮＤフラッシュメモリとして機能する各種回路が形成される。このように、連続膜である素子層７２Ｗによって、ストレージウェハ１０の上面上にわたってマトリクス状に配置された複数のＮＡＮＤチップユニット１００が形成される。複数のＮＡＮＤチップユニット１００の各々の上面上には、複数のパッド電極１１ａが形成される。これにより、複数のＮＡＮＤチップユニット１００の各々がプローブ電極２１を介してプローブカード２０と通信可能に構成される。
　複数のＮＡＮＤチップユニット１００のうち、不良であると判定されたＮＡＮＤチップユニット１００の上面上には、接着膜７３、半導体層７４、及び素子層７５がこの順に積層された構造体が設けられる。すなわち、不良であると判定されたＮＡＮＤチップユニット１００の上面上に設けられた複数のパッド電極１１ａは、接着膜７３によって封止（seal）される。
　接着膜７３は、素子層７２Ｗと半導体層７４とを一体に接合させる機能を有する。接着膜７３は、非導電性を有することにより、素子層７２Ｗ上のパッド電極１１ａと、半導体層７４とを電気的に絶縁させることができる。
　半導体層７４は、ＮＡＮＤチップユニット１００’の母材であり、例えばシリコン（Ｓｉ）を含む。半導体層７４の上面上に、素子層７５が設けられる。半導体層７４及び素子層７５には、例えば、ＮＡＮＤフラッシュメモリとして機能する各種回路が形成される。半導体層７４及び素子層７５は、半導体基板７１Ｗ及び素子層７２Ｗのうち１つのＮＡＮＤチップユニット１００として機能する部分と同等の構成を有する。すなわち、半導体層７４及び素子層７５によって、１つのＮＡＮＤチップユニット１００’が形成される。
　ＮＡＮＤチップユニット１００’の上面上には、複数のパッド電極１１ｂが形成される。これにより、ＮＡＮＤチップユニット１００’の直下のＮＡＮＤチップユニット１００に代えて、ＮＡＮＤチップユニット１００’がプローブ電極２１を介してプローブカード２０と通信可能に構成される。
　なお、ＮＡＮＤチップユニット１００’は、例えば、半導体基板７１Ｗ上に形成された複数のＮＡＮＤチップユニット１００と同様に、半導体基板７１Ｗと異なる半導体基板（図示せず）から切り出されて形成される。以下の説明では、複数のＮＡＮＤチップユニット１００が形成される半導体基板７１Ｗを「第１ウェハ」と呼び、複数のＮＡＮＤチップユニット１００’が形成される半導体基板７１Ｗと異なる半導体基板を「第２ウェハ」と呼び、必要に応じて区別する。
　１．１．３　プローバ及びストレージウェハの通信機能構成
　次に、第１実施形態に係るプローバとストレージウェハとの間の通信機能の構成について、図６に示すブロック図を用いて説明する。図６では、駆動制御系３２によってプローブカード２０とストレージウェハ１０とが接触し、互いに電気的に接続されている際の接続関係の一例が示される。
　図６に示すように、インタフェース制御系３３は、ホストバスによってホスト機器２に接続される。ホスト機器２は、例えばパーソナルコンピュータ等であり、ホストバスは、例えばＰＣＩｅ（ＰＣＩ　ＥＸＰＲＥＳＳTM（Peripheral component interconnect express））に従ったバスである。
　インタフェース制御系３３は、例えば、ホストインタフェース回路３３１、ＣＰＵ（Central processing unit）３３２、ＲＯＭ（Read only memory）３３３、及びＲＡＭ（Random access memory）３３４を備える。なお、以下に説明されるインタフェース制御系３３の各部３３１－３３４の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
　ホストインタフェース回路３３１は、ホストバスを介してホスト機器２と接続され、ホスト機器２から受信した命令及びデータを、ＣＰＵ３３２からの指示に応じて複数のＮＡＮＤコントローラチップ２００のいずれかに転送する。またＣＰＵ３３２の命令に応答して、ＮＡＮＤコントローラチップ２００からのデータをホスト機器２へ転送する。
　ＣＰＵ３３２は、主にプローバ３内のデータ伝送に関するインタフェースを制御する。例えば、ＣＰＵ３３２は、ホスト機器２から書き込み命令を受信した際には、それに応答して、書込み処理を制御するＮＡＮＤコントローラチップ２００を決定し、書込みデータＤＡＴを当該決定されたＮＡＮＤコントローラチップ２００に転送する。読出し処理及び消去処理の際も同様である。またＣＰＵ３３２は、プローバ３内の他の制御系（温度制御系３１及び駆動制御系３２）に対する種々の制御を実行する。
　ＲＯＭ３３３は、温度制御系３１及び駆動制御系３２、並びに複数のＮＡＮＤコントローラチップ２００を制御するためのファームウェアを保持する。
　ＲＡＭ３３４は、例えばＤＲＡＭ（Dynamic random access memory）及びＳＲＡＭ（Static random access memory）であり、書込みデータＤＡＴや読出しデータＤＡＴを一時的に保持する。また、ＲＡＭ３３４は、ＣＰＵ３３２の作業領域として使用され、各種の管理テーブル等を保持する。管理テーブルの例としては、ストレージウェハ１０上のパッド電極１１に対して、プローブ電極２１が何回着脱されたか、に関する情報を管理するプローブ管理テーブル等が挙げられる。
　プローブカード２０上の複数のＮＡＮＤコントローラチップ２００の各々は、ストレージウェハ１０内の複数のＮＡＮＤチップユニット１００の組と電気的に接続される。
　図６の例では、ｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋが、１つのＮＡＮＤコントローラチップ２００に並列に接続される。各々がｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋに接続された複数のＮＡＮＤコントローラチップ２００は、インタフェース制御系３３からの指示に基づき、ｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋを並列に制御する。
　なお、ＮＡＮＤコントローラチップ２００に接続されるｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋのうちのいくつかは、ＮＡＮＤチップユニット１００’によって代替され得る。図６の例では、図示される２つのＮＡＮＤコントローラチップ２００のうちの一方のＮＡＮＤコントローラチップ２００では、ｋ個のＮＡＮＤチップユニット１００＿１～１００＿ｋのうちのいずれもＮＡＮＤチップユニット１００’に代替されない場合が示される。また、図示される２つのＮＡＮＤコントローラチップ２００のうちの他方のＮＡＮＤコントローラチップ２００では、ｋ個のＮＡＮＤチップユニットのうちのＮＡＮＤチップユニット１００＿２がＮＡＮＤチップユニット１００’＿２に代替される場合が示される。この場合、ＮＡＮＤチップユニット１００’＿２に代替されたＮＡＮＤチップユニット１００＿２は、ＮＡＮＤコントローラチップ２００には接続されない。
　ＮＡＮＤコントローラチップ２００は、例えば、ＦＰＧＡ（Field programmable gate array）機能を有するＳｏＣ（System-on-a-chip）であり、ＣＰＵ２１０、ＲＯＭ２２０、ＲＡＭ２３０、ＥＣＣ回路２４０、及びＮＡＮＤインタフェース回路２５０を備えている。なお、以下に説明されるＮＡＮＤコントローラチップ２００の各部２１０－２５０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
　ＣＰＵ２１０は、ＮＡＮＤコントローラチップ２００全体の動作を制御する。例えば、ＣＰＵ２１０は、インタフェース制御系３３を介してホスト機器２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し処理及び消去処理の際も同様である。またＣＰＵ２１０は、ＮＡＮＤチップユニット１００及び１００’を制御するための様々な処理を実行する。
　ＲＯＭ２２０は、ＮＡＮＤチップユニット１００及び１００’を制御するためのファームウェア等を保持する。
　ＲＡＭ２３０は、例えば、ＤＲＡＭであり、書込みデータ及び読出しデータＤＡＴを一時的に保持する。また、ＲＡＭ２３０は、ＣＰＵ２１０の作業領域としても使用され、各種の管理テーブル等を保持する。
　ＥＣＣ回路２４０は、ＮＡＮＤチップユニット１００及び１００’に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２４０は、データの書込み処理の際には誤り訂正符号を生成して、これを書込みデータＤＡＴに付与し、データの読出し処理の際にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Reed- Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
　ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤチップユニット１００及び１００’と接続され、ＮＡＮＤチップユニット１００及び１００’との通信を司る。そして、ＣＰＵ２１０から受信した命令に基づき、各種信号をＮＡＮＤチップユニット１００及び１００’へ出力する。また書込み処理時には、ＣＰＵ２１０で発行された書込みコマンド、及びＲＡＭ２３０内の書込みデータＤＡＴを、入出力信号としてＮＡＮＤチップユニット１００及び１００’へ転送する。更に読出し処理時には、ＣＰＵ２１０で発行された読出しコマンドを、入出力信号としてＮＡＮＤチップユニット１００及び１００’へ転送し、更にＮＡＮＤチップユニット１００及び１００’から読み出されたデータＤＡＴを入出力信号として受信し、これをＲＡＭ２３０へ転送する。
　以上のような構成により、ストレージウェハ１０内に設けられた全てのＮＡＮＤチップユニット１００及び１００’を並列に制御することができる。
　１．１．４　ＮＡＮＤチップユニットの構成
　次に、第１実施形態に係るＮＡＮＤチップユニットの構成について説明する。
　図７は、第１実施形態に係るＮＡＮＤチップユニットの機能構成を示すブロック図である。図７では、図６のうち、１つのＮＡＮＤコントローラチップ２００と１つのＮＡＮＤチップユニット１００又は１００’との間の接続関係の詳細が示される。なお、図７に示される接続関係については、ＮＡＮＤチップユニット１００’に代替されてＮＡＮＤコントローラチップ２００と非接続になっているＮＡＮＤチップユニット１００に対しては適用されない。
　図７に示すように、ＮＡＮＤチップユニット１００及び１００’は、プローブカード２０内のＮＡＮＤコントローラチップ２００と、ＮＡＮＤバスによって接続される。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う伝送路であり、プローブ電極２１及びパッド電極１１を含む。
　ＮＡＮＤインタフェースの信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。なお、以降の説明では、信号名に接尾辞として“ｎ”が付与される場合、当該信号は、負論理である。すなわち、当該信号は“Ｌ（Low）”レベルでアサートされる信号であることを示す。
　信号ＣＥｎは、ＮＡＮＤチップユニット１００及び１００’をイネーブルにするための信号であり、“Ｌ”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤチップユニット１００及び１００’への入力信号Ｉ／ＯがそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることをＮＡＮＤチップユニット１００及び１００’に通知する信号である。信号ＷＥｎは“Ｌ”レベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤチップユニット１００及び１００’に取り込ませるための信号である。信号ＲＥｎも“Ｌ”レベルでアサートされ、ＮＡＮＤチップユニット１００及び１００’から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤチップユニット１００及び１００’がレディ状態（例えば、ＮＡＮＤコントローラチップ２００からの命令を受信出来る状態）であるか、それともビジー状態（例えば、ＮＡＮＤコントローラチップ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤチップユニット１００及び１００’ＮＡＮＤコントローラチップ２００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書き込みデータ及び読出しデータ等のデータＤＡＴである。
　また、ＮＡＮＤチップユニット１００及び１００’は、例えば、ＮＡＮＤコントローラチップ２００から、プローブ電極２１及びパッド電極１１間の接続を介して、電圧ＶＣＣ及びＶＳＳを供給される。電圧ＶＣＣ及びＶＳＳはそれぞれ、ＮＡＮＤチップユニット１００及び１００’における電源電圧及びグラウンド電圧である。
　ＮＡＮＤチップユニット１００及び１００’は、メモリセルアレイ１１０及び周辺回路１２０を備える。
　メモリセルアレイ１１０は、それぞれがロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。ブロックＢＬＫは、例えばデータの消去単位であり、図７では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、ＮＡＮＤコントローラチップ２００から与えられたデータを記憶する。
　周辺回路１２０は、Ｉ／Ｆ回路１２１、コマンドレジスタ１２６、アドレスレジスタ１２７、データレジスタ１２８、ドライバ１２９、ロウデコーダ１３０、センスアンプモジュール１３１、及びシーケンサ１３２を備える。
　Ｉ／Ｆ回路１２１は、ＮＡＮＤチップユニット１００及び１００’の内部において、主にパッド電極１１とその他の周辺回路１２０との間のインタフェースを司る回路群であり、入出力回路１２２、ロジック制御回路１２３、タイミング調整回路１２４、及びＥＣＣ回路１２５を備える。
　入出力回路１２２は、ＮＡＮＤコントローラチップ２００と信号Ｉ／Ｏを送受信する。ＮＡＮＤコントローラチップ２００から信号Ｉ／Ｏを受信した場合、入出力回路１２２は、ロジック制御回路１２３からの情報に基づいて信号Ｉ／ＯをコマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴに振り分ける。入出力回路１２２は、コマンドＣＭＤをコマンドレジスタ１２６に転送し、アドレスＡＤＤをアドレスレジスタ１２７に転送する。また、入出力回路１２２は、書込みデータ及び読出しデータＤＡＴをデータレジスタ１２８との間で送受信する。
　ロジック制御回路１２３は、ＮＡＮＤコントローラチップ２００から信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信し、信号Ｉ／Ｏ内のコマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを識別するための情報を入出力回路１２２に送出する。また、ロジック制御回路１２３は、信号ＲＢｎをＮＡＮＤコントローラチップ２００に転送してＮＡＮＤチップユニット１００及び１００’の状態をＮＡＮＤコントローラチップ２００に通知する。
　タイミング調整回路１２４は、例えば、ラッチ回路であり、パッド電極１１と入出力回路１２２及びロジック制御回路１２３との間に設けられ、各種信号のタイミングを調整する。
　ＥＣＣ回路１２５は、例えば、入出力回路１２２とコマンドレジスタ１２６、アドレスレジスタ１２７、及びデータレジスタ１２８との間に設けられ、ＮＡＮＤチップユニット１００及び１００’に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。ＥＣＣ回路１２５は、ＥＣＣ回路２４０と同等の構成を有し、ＥＣＣ回路２４０によって符号化されたデータを復号可能に構成される。すなわち、データの書込み処理の際には、ＥＣＣ回路２４０によって誤り訂正符号が付与された書込みデータＤＡＴを復号し、誤りビットの有無を検出する。そして、誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。また、データの読出し処理の際には、ＥＣＣ回路２４０によって誤り訂正符号が付与された読出しデータＤＡＴを復号し、誤りビットの有無を検出する。そして、誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正した後、再度読出しデータＤＡＴを符号化し、ＮＡＮＤコントローラチップ２００に送出する。
　コマンドレジスタ１２６は、ＮＡＮＤコントローラチップ２００から受信したコマンドＣＭＤを保持する。アドレスレジスタ１２７は、ＮＡＮＤコントローラチップ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、ブロックアドレスＢＡとページアドレスＰＡとが含まれる。データレジスタ１２８は、ＮＡＮＤコントローラチップ２００から受信した書込みデータＤＡＴ、又はセンスアンプモジュール１３１から受信した読出しデータＤＡＴを保持する。
　ドライバ１２９は、選択されたブロックＢＬＫに対して、アドレスレジスタ１２７内のページアドレスＰＡに基づいて、ロウデコーダ１３０に電圧を供給する。
　ロウデコーダ１３０は、アドレスレジスタ１２７内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
　センスアンプモジュール１３１は、データの読出し時には、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスすることで、データを読み出す。そして、この読出しデータＤＡＴを、データレジスタ１２８を介してＮＡＮＤコントローラチップ２００に出力する。データの書き込み時には、ＮＡＮＤコントローラチップ２００からデータレジスタ１２８を介して受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
　シーケンサ１３２は、コマンドレジスタ１２６に保持されたコマンドＣＭＤに基づき、ＮＡＮＤチップユニット１００及び１００’全体の動作を制御する。
　１．１．５　メモリセルアレイの構成
　次に、上記メモリセルアレイ１１０の構成について説明する。
　図８は、メモリセルアレイ１１０のいずれかのブロックＢＬＫの回路図である。
　図８に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１１０内のブロック数及びブロックＢＬＫ内のストリングユニット数は任意である。
　ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積膜とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
　ストリングユニットＳＵ０～ＳＵ３の各々の複数のＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々の複数のＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。あるいは、ストリングユニットＳＵ０～ＳＵ３の各々の複数のＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０～ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にある複数のＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。
　また、メモリセルアレイ１１０内において複数のブロックＢＬＫに含まれる同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬｍ、但しｍは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
　つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵ（又はメモリセルグループ）とも言う。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
　図９は、ブロックＢＬＫの断面図であり、Ｙ方向に沿って並ぶ８つのＮＡＮＤストリングＮＳが図示される。８つのＮＡＮＤストリングＮＳのうち、各々がＹ方向に沿って並ぶ２つのＮＡＮＤストリングＮＳを含む４つの組が、それぞれストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３に対応する。
　図９に示すように、ソース線ＳＬとして機能する導電体５１の上方に、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、導電体５１の上方には、セレクトゲート線ＳＧＳとして機能する導電体５２、ワード線ＷＬ０～ＷＬ７として機能する８層の導電体５３～６０、及びセレクトゲート線ＳＧＤとして機能する導電体６１が、順次積層されている。積層された導電体間には、図示せぬ絶縁体が形成されている。導電体５２～６１は、ブロックＢＬＫ間で図示せぬ絶縁体ＳＬＴによって分断されている。また、導電体６１は、ストリングユニットＳＵ間で図示せぬ絶縁体ＳＨＥによって分断されている。このように、導電体６１は、導電体５２～６０よりもＹ方向に沿って短い。
　そして、これらの導電体６１～５２を通過して導電体５１に達するピラー状の導電体６４が形成されている。導電体６４の側面には、トンネル絶縁膜６５、電荷蓄積膜６６、及びブロック絶縁膜６７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体６４は、例えばポリシリコンを含み、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。トンネル絶縁膜６５及びブロック絶縁膜６７は、例えば、酸化シリコン（ＳｉＯ２）を含み、電荷蓄積膜６６は、例えば、窒化シリコン（ＳｉＮ）を含む。そして導電体６４の上方には、ビット線ＢＬとして機能する導電体６３が設けられる。導電体６４及び導電体６３は、例えば、コンタクトプラグとして機能する導電体６２を介して電気的に接続される。図９の例では、Ｙ方向に沿って並ぶ８つのＮＡＮＤストリングＮＳのうち、ストリングユニットＳＵ０～ＳＵ３の各々に１つずつ対応する４つのＮＡＮＤストリングＮＳと、１つの導電体６３とが電気的に接続される例が示される。
　以上の構成が、Ｘ方向に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってブロックＢＬＫが形成される。そして、当該ブロックＢＬＫがＹ方向に複数配列されることによってメモリセルアレイ１１０が形成される。
　１．２　製造方法
　次に、第１実施形態に係るストレージウェハの製造方法について説明する。
　１．２．１　フローチャート
　図１０は、第１実施形態に係るストレージウェハの製造方法を示すフローチャートである。図１０では、複数のＮＡＮＤチップユニット１００が形成される予定の第１ウェハ、及び複数のＮＡＮＤチップユニット１００’が形成される予定の第２ウェハを用いて、ストレージウェハ１０を製造する方法が示される。
　図１０に示すように、ステップＳＴ１０において、第１ウェハ及び第２ウェハの各々について、複数のチップユニットが形成される。具体的には、第１ウェハに複数のＮＡＮＤチップユニット１００が形成され、第２ウェハに複数のＮＡＮＤチップユニット１００’が形成される。
　ステップＳＴ２０において、形成された複数のチップユニットの各々に対して、例えばプロービング処理等を実行することにより、第１ウェハ及び第２ウェハの各々について、不良のチップユニットを検出する。これにより、第１ウェハ上の複数のＮＡＮＤチップユニット１００のうち、良品のＮＡＮＤチップユニット１００’がマウントされるべきＮＡＮＤチップユニット１００が特定される。なお、ＮＡＮＤチップユニットが良品であるか否かは、例えば、正常に書込み及び読出しが実行可能なメモリの容量が閾値以上であるか否か、等の所定の条件によって判定され得る。
　ステップＳＴ３０において、第２ウェハのダイシング処理を実行し、複数のＮＡＮＤチップユニット１００’を個別に分離する。個別に分離された複数のＮＡＮＤチップユニット１００’のうち、ステップＳＴ２０において良品であると判定されたＮＡＮＤチップユニット１００’が抽出され、後続のステップで使用される。
　ステップＳＴ４０において、第２ウェハからダイシングされた良品のＮＡＮＤチップユニット１００’を、第１ウェハに形成された複数のチップユニット１００のうちの不良なＮＡＮＤチップユニット１００の上面上にマウントする。
　以上により、ストレージウェハ１０の製造が終了する。
　１．２．２　ダイシング処理
　次に、第１実施形態に係るストレージウェハの製造方法のうちのダイシング処理について、図１１～図１４を用いて説明する。図１１～図１４は、第１実施形態に係るストレージウェハを製造する際の第２ウェハのダイシング処理における第２ウェハの断面図である。第２ウェハは、例えば、シリコン（Ｓｉ）を含む半導体基板７４Ｗを母材とするウェハである。そして、図１０のステップＳＴ１０において、当該半導体基板７４Ｗ上に素子層７５Ｗが設けられることにより、複数のＮＡＮＤチップユニット１００’が形成されているものとする。なお、図５等で上述した半導体層７４及び素子層７５はそれぞれ、半導体基板７４Ｗ及び素子層７５Ｗの部分である。
　図１１に示すように、素子層７５Ｗの上面上にわたって、保護膜７６Ｗが貼付される。これにより、上部に露出する複数のパッド電極１１ｂが保護膜７６に覆われ、複数のＮＡＮＤチップユニット１００’が保護される。その後、半導体基板７４Ｗの裏面が研削される。これにより、半導体基板７４Ｗは、平坦性を保ちつつ薄膜化する。
　続いて、図１２に示すように、半導体基板７４Ｗの裏面にわたって、接着膜７３Ｗが貼付される。接着膜７３Ｗは、図５等で上述した接着膜７３は、接着膜７３Ｗの部分である。
　続いて、図１３に示すように、接着膜７３Ｗの裏面を、リングテープＲＴの上面上に粘着させ、第２ウェハをリングテープＲＴに対して固定する。リングテープＲＴは、基材７７及び当該基材７７上に貼付された粘着膜７８を含む。基材７７は、例えば薄膜のプラスティックであり、図示しないリングフレームによって外周を支持される。粘着膜７８は、後続する第２ウェハのダイシング処理によって個別に分離されたＮＡＮＤチップユニット１００’が飛散しない程度に第２ウェハを固定しつつ、後続するピックアップ処理においてダイシングされたＮＡＮＤチップユニット１００’を容易に剥離させることができる性質を有する。
　続いて、図１４に示すように、第２ウェハがダイシングブレード７９によってダイシングされ、接着膜７３Ｗ、半導体基板７４Ｗ、及び素子層７５Ｗがそれぞれ、接着膜７３、半導体層７４、及び素子層７５を含むＮＡＮＤチップユニット１００’単位の構造体に分離される。その後、ＮＡＮＤチップユニット１００’単位の当該構造体がピックアップされ、粘着膜７８から剥離される。
　以上により、第２ウェハのダイシング処理が終了する。
　なお、粘着膜７８から剥離した接着膜７３の裏面は、別途用意された第１ウェハの不良なＮＡＮＤチップユニット１００の上面上に接着する。これにより、図５に示したストレージウェハ１０が製造される。
　１．３　本実施形態に係る効果
　第１実施形態によれば、ウェハ上における良品チップの割合を増加させることができる。本効果について、図１５を用いて以下に説明する。
　図１５は、第１実施形態に係るＮＡＮＤチップユニットのマウント処理を説明するための模式図である。図１５の左部に示すように、素子層７２Ｗは、半導体基板７１Ｗの上面上の全面にわたって、同一工程によって形成される。これにより、複数のＮＡＮＤチップユニット１００が同一工程によって形成される。このため、製造ばらつき等に起因して、不特定の位置において、良品のＮＡＮＤチップユニット１００－ｇと、不良なＮＡＮＤチップユニット１００－ｂと、が形成され得る。
　複数のＮＡＮＤチップユニット１００がチップ単位で個別に分離されて使用される場合には、不良なＮＡＮＤチップユニット１００－ｂを選別し、除外することができる。しかしながら、第１実施形態に係るストレージウェハ１０は、ウェハ単位で使用されるため、不良なＮＡＮＤチップユニット１００－ｂを良品のＮＡＮＤチップユニット１００－ｇから除外して使用することができない。このため、同一ウェハ上に形成されるＮＡＮＤチップユニット１００の総数に対して、実際にメモリとして使用可能な良品のＮＡＮＤチップユニット１００の数が少なくなる可能性があり、好ましくない。
　第１実施形態によれば、半導体基板７１Ｗ上に形成された複数のＮＡＮＤチップユニット１００のうちの不良なＮＡＮＤチップユニット１００－ｂの上面上に、他の半導体基板７４Ｗ上に形成された複数のＮＡＮＤチップユニット１００’のうちの良品のＮＡＮＤチップユニット１００’－ｇがマウントされる。これにより、図１５の右部に示すように、不良なＮＡＮＤチップユニット１００に代えて、良品のＮＡＮＤチップユニット１００’をプローブ電極２１にアクセスさせることができる。このため、ストレージウェハ１０の歩留まりの低下を擬似的に抑制することができる。したがって、ウェハ上における良品チップの割合を増加させることができる。
　２．　第２実施形態
　次に、第２実施形態に係るストレージシステムについて説明する。
　第１実施形態では、ＮＡＮＤチップユニット１００’を不良なＮＡＮＤチップユニット１００の上面上にマウントする場合について説明した。第２実施形態は、不良なＮＡＮＤチップユニット１００が除去された領域の上面上にＮＡＮＤチップユニット１００’をマウントする点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
　２．１　ストレージウェハの構成
　図１６は、第２実施形態に係るストレージウェハの構成を説明するための断面図であり、第１実施形態の図５に対応する。
　図１６に示すように、半導体基板７１Ｗは、第１領域と、第１領域と異なる第２領域と、を含む。第２領域の上面の高さは、第１領域の上面よりもＺ方向に沿って低い。半導体基板７１Ｗの第１領域の上面上には、素子層７２Ｗが設けられる。半導体基板７１Ｗの第１領域及び素子層７２Ｗには、複数のＮＡＮＤチップユニット１００が形成される（図１６では、複数のＮＡＮＤチップユニット１００のうちの１つが示される。）。複数のＮＡＮＤチップユニット１００の各々の上面上には、複数のパッド電極１１ａが形成される。
　半導体基板７１Ｗの第２領域の上面上には、接着膜７３、半導体層７４、及び素子層７５がこの順に積層された構造体が設けられる。接着膜７３は、半導体基板７１Ｗの第２領域の上面と半導体層７４とを一体に接合させる機能を有する。なお、図１６では、接着膜７３が絶縁体として示されるが、必ずしも非導電性を有していなくてもよい。
　半導体層７４及び素子層７５には、ＮＡＮＤチップユニット１００’が形成される。素子層７５の上面上には、複数のパッド電極１１ｂが形成される。半導体層７４、素子層７５、及びパッド電極１１ｂの構成は、図５における半導体層７４、素子層７５、及びパッド電極１１ｂの構成と同等である。
　なお、素子層７２Ｗの上面におけるパッド電極１１ａのＺ方向に沿った高さと、素子層７５の上面におけるパッド電極１１ｂのＺ方向に沿った高さとの差は小さいことが望ましく、差が“０”である（すなわち、パッド電極１１ａ及び１１ｂが同一面内に形成される）ことがより望ましい。
　２．２　ストレージウェハの製造方法
　次に、第２実施形態に係るストレージウェハの製造方法について説明する。
　図１７は、第２実施形態に係るストレージウェハの製造方法を示すフローチャートであり、第１実施形態における図１０に対応する。図１７では、図１０のステップＳＴ２０とステップＳＴ３０との間にステップＳＴ２５が追加され、ステップＳＴ４０に代えてステップＳＴ４０Ａを含む。
　図１７に示すように、ステップＳＴ１０及びＳＴ２０は、図１０と同等であるため、説明を省略する。
　ステップＳＴ２５において、第１ウェハに形成された複数のＮＡＮＤチップユニット１００のうちの不良なＮＡＮＤチップユニット１００が、例えばレーザを照射することによって、第１ウェハから選択的に除去される。これにより、第１ウェハ上の不良なＮＡＮＤチップユニット１００が形成された領域（第２領域）における複数のパッド電極１１ａ、素子層７２Ｗの部分、及び半導体基板７１Ｗの部分が除去される。このため、第１ウェハの第２領域の上面の高さは、第１領域の上面の高さよりも低くなる。
　ステップＳＴ３０において、第２ウェハのダイシング処理を実行し、複数のＮＡＮＤチップユニット１００’を個別に分離する。個別に分離された複数のＮＡＮＤチップユニット１００’のうち、ステップＳＴ２０において良品であると判定されたＮＡＮＤチップユニット１００’が抽出され、後続のステップで使用される。
　ステップＳＴ４０Ａにおいて、第２ウェハからダイシングされた良品のＮＡＮＤチップユニット１００’が、第１ウェハの第２領域の上面上にマウントされる。
　以上により、ストレージウェハ１０の製造が終了する。
　２．３　本実施形態に係る効果
　第２実施形態によれば、半導体基板７１Ｗ上に形成された複数のＮＡＮＤチップユニット１００のうち、不良なＮＡＮＤチップユニット１００は、半導体基板７１Ｗから選択的に除去される。そして、半導体基板７４Ｗからダイシングされた良品のＮＡＮＤチップユニット１００’が、不良なＮＡＮＤチップユニット１００が選択的に除去された半導体基板７１Ｗの第２領域の上面上にマウントされる。これにより、プローブカード２０に接続されたプローブ電極２１とアクセスしないＮＡＮＤチップユニット１００が除去され、ストレージウェハ１０上の複数のＮＡＮＤチップユニット１００及び１００’のＺ方向に沿った高さをそろえることができる。このため、プローブカード２０とのプロ－ビング処理の際に、プローブ電極２１との距離がＮＡＮＤチップユニット１００とＮＡＮＤチップユニット１００’とで異なる場合を回避することができ、プロ－ビング処理におけるプローブカード２０の負荷を低減することができる。
　３．　第３実施形態
　次に、第３実施形態に係るストレージシステムについて説明する。
　第３実施形態は、不良なＮＡＮＤチップユニット１００の上面上に、ＮＡＮＤチップユニットとは異なる機能を有する良品のチップユニットをマウントする点において、第１実施形態及び第２実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
　３．１　ストレージウェハの構成
　図１８は、第３実施形態に係るストレージウェハの構成を説明するための上面図であり、第１実施形態の図４に対応する。
　図１８に示すように、ストレージウェハ１０は、複数のＮＡＮＤチップユニット１００及び少なくとも１つのチップユニット１００”を含む。ＮＡＮＤチップユニット１００及びチップユニット１００”は、互いに異なる構成及び機能を有する。
　具体的には、例えば、チップユニット１００”は、ＤＲＡＭやＳＲＡＭ等のＮＡＮＤフラッシュメモリ以外のメモリデバイスであり、ＮＡＮＤチップユニット１００と同様にＮＡＮＤコントローラチップ２００からの制御信号に基づいて制御可能に構成され得る。また、例えば、チップユニット１００”は、プローブカード２０を介してＮＡＮＤチップユニット１００を制御するＮＡＮＤコントローラチップ２００であってもよい。その他、チップユニット１００”は、ストレージシステム１の制御に使用されるＦＰＧＡ、ＰＣＩｅスイッチ、リレー回路、演算回路、ＥＣＣ回路、及びコンデンサ等、ＮＡＮＤフラッシュメモリの機能を補完し得る任意の回路を含み得る。
　複数のＮＡＮＤチップユニット１００は、平面視においてストレージウェハ１０の上面上にマトリクス状に配置される。また、１つのチップユニット１００”は、マトリクス状に配置された複数のＮＡＮＤチップユニット１００のうち、所定の位置のＮＡＮＤチップユニット１００の上面上に設けられる。チップユニット１００”が設けられる所定の位置に形成されたＮＡＮＤチップユニット１００は、良品であるか不良であるかに依らず、予め決定される。このため、ストレージウェハ１０に設けられるチップユニット１００”の数、及び位置は、ストレージウェハ１０によって変化しない。これにより、チップユニット１００”は、ストレージウェハ１０単体では他のＮＡＮＤチップユニット１００とは電気的に絶縁されているが、プローブカード２０を介することにより、当該所定の位置を含む所定の領域Ｒ内の複数のＮＡＮＤチップユニット１００とアクセスすることができる。
　３．２　ストレージウェハの製造方法
　次に、第３実施形態に係るストレージウェハの製造方法について説明する。
　図１９は、第３実施形態に係るストレージウェハの製造方法を示すフローチャートであり、第１実施形態における図１０に対応する。図１９では、図１０のステップＳＴ１０及びＳＴ４０に代えて、ステップＳＴ１０Ｂ及びＳＴ４０Ｂを含む。
　図１９に示すように、ステップＳＴ１０Ｂにおいて、第１ウェハ上に複数の第１チップユニットが形成され、第２ウェハ上に第１チップユニットと異なる第２チップユニットが形成される。具体的には、第１ウェハに複数のＮＡＮＤチップユニット１００が形成され、第２ウェハに複数のチップユニット１００”が形成される。
　ステップＳＴ２０において、例えば、形成された複数のチップユニットの各々に対してプロービング等を実行することにより、第１ウェハ及び第２ウェハの各々について、不良のチップユニットを検出する。
　ステップＳＴ３０において、第２ウェハのダイシング処理を実行し、複数のチップユニット１００”を個別に分離する。個別に分離された複数のチップユニット１００”のうち、ステップＳＴ２０において良品であると判定されたチップユニット１００”が抽出され、後続のステップで使用される。
　ステップＳＴ４０Ｂにおいて、第２ウェハからダイシングされた良品のチップユニット１００”を、第１ウェハに形成された複数のチップユニット１００のうちの所定の位置のＮＡＮＤチップユニット１００の上面上にマウントする。
　以上により、ストレージウェハ１０の製造が終了する。
　３．３　本実施形態に係る効果
　第３実施形態によれば、半導体基板７１Ｗ上に形成されたＮＡＮＤチップユニット１００の上面上に、ＮＡＮＤチップユニット１００と異なる機能を有するチップユニット１００”がマウントされる。これにより、プローブカード２０を介して、ＮＡＮＤチップユニット１００に対して、ＮＡＮＤチップユニット１００が有さない機能を有するチップユニット１００”をアクセスさせることができる。このため、ストレージウェハ１０におけるＮＡＮＤチップユニット１００の制御負荷を低減することができる。
　また、チップユニット１００”は、複数のＮＡＮＤチップユニット１００のうち、所定の位置に形成されたＮＡＮＤチップユニット１００の上面上にマウントされる。これにより、ストレージウェハ１０をウェハストッカ５内の他のストレージウェハ１０に交換した場合にも、プローブカード２０及びプローブ電極２１の配置及び構成を変更することなく、ＮＡＮＤチップユニット１００に対してチップユニット１００”の機能を付与することができる。
　なお、上述の例では、第１実施形態と同様に、ＮＡＮＤチップユニット１００の上面上にチップユニット１００”をマウントする場合について説明したが、これに限られない。例えば、第２実施形態と同様に、ＮＡＮＤチップユニット１００が除去された領域にチップユニット１００”をマウントしても、上述した効果と同等の効果を奏することができる。
　４．　第４実施形態
　次に、第４実施形態に係るストレージシステムについて説明する。
　第１実施形態乃至第３実施形態では、複数のＮＡＮＤチップユニット１００が形成された半導体基板７１Ｗの部分的な領域の上面上に、チップユニットがマウントされる場合について説明した。第４実施形態は、ストレージウェハ１０に含まれる全てのチップユニットが同一の支持体の互いに異なる領域の上面上にマウントされる点において、第１実施形態乃至第３実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
　４．１　ストレージウェハの構成
　図２０は、第４実施形態に係るストレージウェハの構成を説明するための断面図であり、第１実施形態の図５に対応する。
　図２０に示すように、ストレージウェハ１０は、支持体８１Ｗと、複数の接着膜７０及び７３と、複数の半導体層７１及び７４と、複数の素子層７２及び７５と、を含む。
　支持体８１Ｗは、複数のＮＡＮＤチップユニット１００を支持するための基板であり、シリコンウェハ、ガラス基板、及びリングテープ等の任意の支持体が適用可能である。また、支持体８１Ｗは、円板状の形状でなくてもよく、矩形状を有していてもよい。
　支持体８１Ｗの互いに異なる複数の領域の上面上にはそれぞれ、複数の第１構造体及び複数の第２構造体が設けられる（図２０では、第１構造体及び第２構造体が１つずつ示される。）。
　複数の第１構造体の各々は、この順に積層された接着膜７０、半導体層７１、及び素子層７２を含む。複数の第２構造体の各々は、この順に積層された接着膜７３、半導体層７４、及び素子層７５を含む。
　複数の接着膜７０及び７３の各々は、互いに分離して設けられる。なお、図２０では、複数の接着膜７０及び７３の各々が絶縁体として示されるが、必ずしも非導電性を有していなくてもよい。
　半導体層７１及び素子層７２には、ＮＡＮＤチップユニット１００が形成される。半導体層７４及び素子層７５には、ＮＡＮＤチップユニット１００’が形成される。ＮＡＮＤチップユニット１００及び１００’の構成は、図５におけるＮＡＮＤチップユニット１００及び１００’の構成と同等である。
　複数の素子層７２の各々の上面上には、複数のパッド電極１１ａが形成される。複数の素子層７５の各々の上面上には、複数のパッド電極１１ｂが形成される。なお、支持体８１Ｗ上の複数のパッド電極１１ａ及び１１ｂのＺ方向に沿った高さは同程度であることがより望ましい。
　４．２　ストレージウェハの製造方法
　次に、第４実施形態に係るストレージウェハの製造方法について説明する。
　図２１は、第４実施形態に係るストレージウェハの製造方法を示すフローチャートであり、第１実施形態における図１０に対応する。図２１では、図１０のステップＳＴ３０及びステップＳＴ４０に代えてステップＳＴ３０Ｃ及びＳＴ４０Ｃを含む。
　図２１に示すように、ステップＳＴ１０及びＳＴ２０は、図１０と同等であるため、説明を省略する。
　ステップＳＴ３０Ｃにおいて、第１ウェハ及び第２ウェハの各々についてダイシング処理を実行し、複数のＮＡＮＤチップユニット１００及び１００’を個別に分離する。個別に分離された複数のＮＡＮＤチップユニット１００及び１００’のうち、ステップＳＴ２０において良品であると判定されたＮＡＮＤチップユニット１００及び１００’が抽出され、後続のステップで使用される。
　ステップＳＴ４０Ｃにおいて、第１ウェハ及び第２ウェハからそれぞれダイシングされた良品のＮＡＮＤチップユニット１００及び１００’を、支持体８１Ｗの互いに異なる領域の上面上にマウントする。
　以上により、ストレージウェハ１０の製造が終了する。
　４．３　本実施形態に係る効果
　第４実施形態によれば、複数のＮＡＮＤチップユニット１００がそれぞれ、互いに異なる接着膜７０を介して、同一の支持体８１Ｗ上にマウントされる。また、複数のＮＡＮＤチップユニット１００’がそれぞれ、互いに異なる接着膜７３を介して、同一の支持体８１Ｗ上にマウントされる。これにより、支持体８１Ｗにマウントされる所定の数のＮＡＮＤチップユニットを、複数のウェハから製造された複数のＮＡＮＤチップユニット１００及び１００’の中から自由に選択することができる。このため、例えば、良品のＮＡＮＤチップユニット１００及び１００’のうち、特にメモリ容量が多い（例えば、バッドブロックが少ない）ＮＡＮＤチップユニット１００及び１００’のみを選択して、ストレージウェハ１０を製造することができる。
　なお、上述の例では、第１実施形態と同様に、ＮＡＮＤチップユニット１００と、ＮＡＮＤチップユニット１００’と、が同一の支持体８１Ｗ上にマウントされる場合について説明したが、これに限られない。例えば、第３実施形態と同様に、ＮＡＮＤチップユニット１００と、ＮＡＮＤチップユニットと異なる機能を有するチップユニット１００”と、が同一の支持体８１Ｗ上にマウントされてもよい。当該構成によれば、チップユニット１００”を良品のＮＡＮＤチップユニット１００に代えて使用する必要がなくなるため、より効率よくウェハ上の空間を使用することができる。
　５．　変形例等
　上述した第１実施形態乃至第４実施形態は、上述した例に限らず、種々の変形が可能である。
　５．１　第１変形例
　例えば、上述した第１実施形態乃至第４実施形態では、複数のパッド電極１１ａ及び複数のパッド電極１１ｂに対してプローブ電極２１が直接接触する場合について説明したが、これに限られない。例えば、複数のパッド電極１１ａ及び複数のパッド電極１１ｂは、再配線されることによってストレージウェハ１０上にパッドが再配置されてもよい。そして、再配置されたパッドに対してプローブ電極２１が接触するように構成されてもよい。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
　図２２は、第１変形例に係るストレージウェハの構成を説明するための断面図である。
　図２２に示すように、素子層７２Ｗ及び７５の上面上には、例えば、絶縁体層８２Ｗが設けられる。絶縁体層８２Ｗは、例えば、ポリイミドを含み、ＮＡＮＤチップユニット１００の上方とＮＡＮＤチップユニット１００’の上方とで上面の高さがそろうように設けられる。
　絶縁体層８２Ｗ内には、各々がＺ方向に沿って延伸し、対応するパッド電極１１ａの上面に接触する複数のコンタクト８３が設けられる。複数のコンタクト８３の各々の上面上には、導電体層８４が設けられる。導電体層８４は、例えば、Ｙ方向に沿って延伸し、再配線層として機能する。複数の導電体層８４の各々の上面上には、絶縁体層８２Ｗの上方に露出するパッド電極１１ａｒが設けられる。
　同様に、絶縁体層８２Ｗ内には、各々がＺ方向に沿って延伸し、対応するパッド電極１１ｂの上面に接触する複数のコンタクト８５が設けられる。複数のコンタクト８５の各々の上面上には、導電体層８６が設けられる。導電体層８６は、例えば、Ｙ方向に沿って延伸し、再配線層として機能する。複数の導電体層８６の各々の上面上には、絶縁体層８２Ｗの上方に露出するパッド電極１１ｂｒが設けられる。
　パッド電極１１ａｒ及び１１ｂｒはそれぞれ、対応するパッド電極１１ａ及び１１ｂがストレージウェハ１０上に再配置されたパッドであり、図２２の例では、説明の便宜上、パッド電極１１ａｒ及び１１ｂｒが１つずつ図示される。
　以上のように構成することにより、プローブカード２０側から見たパッド電極１１ａｒ及び１１ｂｒの位置を、ストレージウェハ１０上のＮＡＮＤチップユニット１００及び１００’の位置によらない任意の位置に再配置することができる。
　また、絶縁体層８２Ｗの上面の高さを全面にわたって均一にすることにより、再配置されたパッド電極１１ａｒ及び１１ｂｒとプローブ電極２１との距離をそろえることができる。これにより、プロービング処理の負荷を低減することができる。
　５．２　第２変形例
　また、上述した第１変形例では、複数のパッド電極１１ａの各々に対して個別のパッド電極１１ａｒが再配置され、複数のパッド電極１１ｂの各々に対して個別のパッド電極１１ｂｒが再配置される場合について説明したが、これに限られない。例えば、再配置されたパッドは、複数のＮＡＮＤチップユニット間で共有されてもよい。以下の説明では、第１変形例と同等の構成及び製造方法については説明を省略し、第１変形例と異なる構成及び製造方法について主に説明する。
　図２３は、第２変形例に係るストレージウェハの構成を説明するための断面図であり、第１変形例の図２２に対応する。
　図２３に示すように、複数の導電体層８４の各々の上面上には、Ｚ方向に沿って延伸するコンタクト８７が設けられる。また、複数の導電体層８６の各々の上面上には、Ｚ方向に沿って延伸するコンタクト８８が設けられる。
　対応するコンタクト８７及び８８の各々の上面上に接するように、導電体層８９が設けられる。導電体層８９は、例えば、Ｘ方向に沿って延伸し、第２の再配線層として機能する。導電体層８９の上面上には、絶縁体層８２Ｗの上方に露出するパッド電極１１ａｂｒが設けられる。
　以上のように構成することにより、複数のＮＡＮＤチップユニット１００及び１００’間で、パッド電極１１ａｂｒを共有して使用することができる。これにより、複数のＮＡＮＤチップユニット１００及び１００’間で共通の信号又は電源電圧が使用される場合に、使用されるパッドの数を低減することができる。このため、プローブ電極２１の数を減らすことができ、プロ－ビング処理の負荷を低減することができる。
　５．３　第３変形例
　また、上述した第１実施形態乃至第４実施形態、並びに第１変形例及び第２変形例では、ストレージウェハの製造時にチップユニットがマウントされる場合が示されたが、チップユニットがマウントされるタイミングは、ストレージウェハの製造時に限られない。例えば、チップユニットは、ストレージウェハの使用によって、良品のチップユニットが不良化した場合に再度マウントされても（リマウントされても）よい。以下の説明では、第１実施形態に係るストレージウェハに対してリマウント処理が実行される場合について説明する。
　図２４は、第３変形例に係るストレージウェハのリマウント処理を説明するためのフローチャートである。
　図２４に示すように、ステップＳＴ５０において、例えば、図１０等で示された製造方法によって製造されたストレージウェハ１０が使用される。ストレージウェハ１０は、継続して使用されることによって劣化し、良品のＮＡＮＤチップユニット１００又は１００’が不良化し得る。
　ステップＳＴ６０において、例えばプロービング処理等が実行されることにより、ストレージウェハ１０に形成されたＮＡＮＤチップユニット１００及びマウントされたＮＡＮＤチップユニット１００’内に、不良化したＮＡＮＤチップユニット１００又は１００’があるか否かが判定される。不良化したＮＡＮＤチップユニット１００又は１００’が検出された場合（ステップＳＴ６０；ｙｅｓ）、処理はステップＳＴ７０に進み、不良化したＮＡＮＤチップユニット１００又は１００’が検出されなかった場合（ステップＳＴ６０；ｎｏ）、リマウント処理は終了する。
　ステップＳＴ７０において、不良化したＮＡＮＤチップユニット１００又は１００’をストレージウェハ１０から除去するか否かが判定される。
　不良化したＮＡＮＤチップユニット１００又は１００’をストレージウェハ１０から除去する場合（ステップＳＴ７０；ｙｅｓ）、処理はステップＳＴ８０に進む。ステップＳＴ８０において、不良化したＮＡＮＤチップユニット１００又は１００’の上面上に、良品のＮＡＮＤチップユニット１００’がリマウントされる。
　一方、不良化したＮＡＮＤチップユニット１００又は１００’をストレージウェハ１０から除去しない場合（ステップＳＴ７０；ｎｏ）、処理はステップＳＴ９０に進む。ステップＳＴ９０において、不良化したＮＡＮＤチップユニット１００又は１００’が、例えばレーザを照射することによって選択的に除去される。なお、不良化したＮＡＮＤチップユニットが、ＮＡＮＤチップユニット１００’のように、接着膜７３を介して接着されている場合、レーザを照射することによってエッチングする手法に限らず、物理的にＮＡＮＤチップユニット１００’を剥離してもよい。
　ステップＳＴ１００において、ＮＡＮＤチップユニット１００又は１００’が除去された領域の上面上に、良品のＮＡＮＤチップユニット１００’がリマウントされる。
　以上のように動作することにより、不良化したＮＡＮＤチップユニット１００又は１００’を除去する場合と除去しない場合とのいずれにおいても、プローブカード２０から見たストレージウェハ１０上のＮＡＮＤチップユニット１００及び１００’を、全て良品とすることができる。これにより、ストレージウェハ１０の使用によってＮＡＮＤチップユニット１００又は１００’が劣化した場合においても、良品のＮＡＮＤチップユニット１００’をリマウントすることにより、ウェハ上における良品チップの割合を高い水準に維持することができる。
　５．４　その他
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
 

Claims (20)

  1. 　第１半導体と、
    　前記第１半導体の上面上に設けられた第１素子層と、
    　前記第１素子層の第１領域の上面上に設けられた第１パッドと、
    　前記第１素子層の前記第１領域と異なる第２領域の上面上に設けられた第２パッドと、
    　前記第２パッドを含む前記第１素子層の前記第２領域の上面上に設けられた接着膜と、
    　前記接着膜の上面上に設けられた第２半導体と、
    　前記第２半導体の上面上に設けられた第２素子層と、
    　前記第２素子層の上面上に設けられた第３パッドと、
    　を備え、
    　前記第１素子層は、
    　　前記第１パッドに電気的に接続された第１メモリチップユニットと、
    　　前記第２パッドに電気的に接続された第２メモリチップユニットと、
    　を含み、
    　前記第２素子層は、前記第３パッドに電気的に接続され、かつ前記第１パッド及び前記第２パッドから電気的に絶縁された素子を含む、
    　ストレージウェハ。
  2. 　前記素子は、第３メモリチップユニットを含む、
    　請求項１記載のストレージウェハ。
  3. 　前記第２メモリチップユニットのメモリ容量は、前記第１メモリチップユニットのメモリ容量及び前記第３メモリチップユニットのメモリ容量より少ない、
    　請求項２記載のストレージウェハ。
  4. 　前記素子は、前記第１メモリチップユニット及び前記第２メモリチップユニットと異なる機能を有する、
    　請求項１記載のストレージウェハ。
  5. 　前記素子の位置は、前記第２メモリチップユニットのメモリ容量に依らない、
    　請求項４記載のストレージウェハ。
  6. 　前記第１素子層及び前記第２素子層の上面上に設けられた絶縁体層と、
    　前記絶縁体層内において、前記第１パッドに接する第１導電体層と、
    　前記第１導電体層の上面に接する下面と、前記絶縁体層に接しない上面と、を有する第４パッドと、
    　前記絶縁体層内において、前記第３パッドに接する第２導電体層と、
    　前記第２導電体層の上面に接する下面と、前記絶縁体層に接しない上面と、を有する第５パッドと、
    　を更に備えた、
    　請求項１記載のストレージウェハ。
  7. 　前記第１素子層及び前記第２素子層の上面上に設けられた絶縁体層と、
    　前記絶縁体層内において、前記第１パッドに接する第１導電体層と、
    　前記絶縁体層内において、前記第３パッドに接する第２導電体層と、
    　前記第１導電体層及び前記第２導電体層に接する第３導電体層と、
    　前記第３導電体層の上面に接する下面と、前記絶縁体層に接しない上面と、を有する第６パッドと、
    　を更に備えた、
    　請求項１記載のストレージウェハ。
  8. 　第１領域と、前記第１領域より上面の高さが低い第２領域と、を有する第１半導体と、
    　前記第１半導体の前記第１領域の上面上に設けられた第１素子層と、
    　前記第１素子層の上面上に設けられた第１パッドと、
    　前記第１半導体の前記第２領域の上面上に設けられた接着膜と、
    　前記接着膜の上面上に設けられた第２半導体と、
    　前記第２半導体の上面上に設けられた第２素子層と、
    　前記第２素子層の上面上に設けられた第２パッドと、
    　を備え、
    　前記第１素子層は、前記第１パッドに電気的に接続された第１メモリチップユニットを含み、
    　前記第２素子層は、前記第２パッドに電気的に接続され、かつ前記第１パッドに電気的から絶縁された素子を含む、
    　ストレージウェハ。
  9. 　前記素子は、第２メモリチップユニットを含む、
    　請求項８記載のストレージウェハ。
  10. 　前記素子は、前記第１メモリチップユニットと異なる機能を有する、
    　請求項８記載のストレージウェハ。
  11. 　前記第１素子層及び前記第２素子層の上面上に設けられた絶縁体層と、
    　前記絶縁体層内において、前記第１パッドに接する第１導電体層と、
    　前記第１導電体層の上面に接する下面と、前記絶縁体層に接しない上面と、を有する第３パッドと、
    　前記絶縁体層内において、前記第２パッドに接する第２導電体層と、
    　前記第２導電体層の上面に接する下面と、前記絶縁体層に接しない上面と、を有する第４パッドと、
    　を更に備えた、
    　請求項８記載のストレージウェハ。
  12. 　前記第１素子層及び前記第２素子層の上面上に設けられた絶縁体層と、
    　前記絶縁体層内において、前記第１パッドに接する第１導電体層と、
    　前記絶縁体層内において、前記第２パッドに接する第２導電体層と、
    　前記第１導電体層及び前記第２導電体層に接する第３導電体層と、
    　前記第３導電体層の上面に接する下面と、前記絶縁体層に接しない上面と、を有する第５パッドと、
    　を更に備えた、
    　請求項８記載のストレージウェハ。
  13. 　支持体と、
    　各々が前記支持体の上面上に互いに分離して設けられた第１接着膜及び第２接着膜と、
    　前記第１接着膜の上面上に設けられた第１半導体と、
    　前記第１半導体の上面上に設けられた第１素子層と、
    　前記第１素子層の上面上に設けられた第１パッドと、
    　前記第２接着膜の上面上に設けられた第２半導体と、
    　前記第２半導体の上面上に設けられた第２素子層と、
    　前記第２素子層の上面上に設けられた第２パッドと、
    　を備え、
    　前記第１素子層は、前記第１パッドに電気的に接続された第１メモリチップユニットを含み、
    　前記第２素子層は、前記第２パッドに電気的に接続され、かつ前記第１パッドに電気的に絶縁された第２メモリチップユニットを含む、
    　ストレージウェハ。
  14. 　前記支持体は、シリコンウェハ、ガラス基板、又はリングテープである、
    　請求項１３記載のストレージウェハ。
  15. 　第１ウェハに第１複数のチップユニットを形成することと、
    　第２ウェハに第２複数のチップユニットを形成することと、
    　前記第１複数のチップユニット及び前記第２複数のチップユニットの各々について、条件を満たすか否かを判定することと、
    　前記第２ウェハを前記第２複数のチップユニット毎にダイシングすることと、
    　前記第１複数のチップユニットが形成された第１ウェハの上面上に、前記ダイシングされた前記第２複数のチップユニットのうちの前記条件を満たすと判定されたチップユニットをマウントすることと、
    　を備えた、
    　ストレージウェハの製造方法。
  16. 　前記マウントすることは、前記第１ウェハのうち前記第１複数のチップユニットのうちの前記条件を満たさないと判定されたチップユニットの上面上に、前記ダイシングされた前記第２複数のチップユニットのうちの前記条件を満たすと判定されたチップユニットをマウントすることを含む、
    　請求項１５記載の製造方法。
  17. 　前記第１ウェハのうち、前記第１複数のチップユニットのうちの前記条件を満たさないと判定されたチップユニットを含む領域を除去することを更に備え、
    　前記マウントすることは、前記第１ウェハのうち前記除去された領域の上面上に、前記ダイシングされた前記第２複数のチップユニットのうちの前記条件を満たすと判定されたチップユニットをマウントすることを含む、
    　請求項１５記載の製造方法。
  18. 　前記第１ウェハにおいて、上方にチップユニットがマウントされていない第１複数のチップユニットの各々について、不良化したか否かを判定することと、
    　前記判定の結果、不良化したと判定されたチップユニットの上面上に、前記ダイシングされた前記第２複数のチップユニットのうちの前記条件を満たすと判定されたチップユニットをリマウントすることと、
    　を更に備えた、
    　請求項１５記載の製造方法。
  19. 　前記第１ウェハにおいて、上方にチップユニットがマウントされていない第１複数のチップユニットの各々について、不良化したか否かを判定することと、
    　前記判定の結果、不良化したと判定されたチップユニットを除去することと、
    　前記不良化したと判定されたチップユニットが除去された領域の上面上に、前記ダイシングされた前記第２複数のチップユニットのうちの前記条件を満たすと判定されたチップユニットをリマウントすることと、
    　を更に備えた、
    　請求項１５記載の製造方法。
  20. 　第１ウェハに第１複数のチップユニットを形成することと、
    　第２ウェハに第２複数のチップユニットを形成することと、
    　前記第１複数のチップユニット及び前記第２複数のチップユニットの各々について、条件を満たすか否かを判定することと、
    　前記第１ウェハを前記第１複数のチップユニット毎にダイシングすることと、
    　前記第２ウェハを前記第２複数のチップユニット毎にダイシングすることと、
    　前記ダイシングされた前記第１複数のチップユニット及び前記第２複数のチップユニットのうちの前記条件を満たすと判定された第３複数のチップユニットを、支持体の上面上のそれぞれ異なる領域にマウントすることと、
    　を備えた、
    　ストレージウェハの製造方法。
     
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