JPS6143435A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS6143435A
JPS6143435A JP59164967A JP16496784A JPS6143435A JP S6143435 A JPS6143435 A JP S6143435A JP 59164967 A JP59164967 A JP 59164967A JP 16496784 A JP16496784 A JP 16496784A JP S6143435 A JPS6143435 A JP S6143435A
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JP
Japan
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semiconductor device
pellet
block
blocks
block chip
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Kazuyoshi Sato
和善 佐藤
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ペレット取付に関し、特に複数の回路ブロッ
クを有するペレットを搭載してなる半導体装置について
、その歩留り向上および信頼性向上に摘要して有効な技
術に関するものである。
［背景技術］ 大型計算機等の電子装置システムの大型化に伴い、該シ
ステムを構成する半導体装置間の配線、または半導体装
置の実装基板間の配線等の長い配線は、前記大型計算機
等の信号処理の高速化にとって大きな障害となり、また
電力の浪費の原因ともなる。
そこで、前記システムを構成する半導体装置に搭載され
ている複数のペレットに対応する回路ブロックを大型の
同一ペレット上に形成することにより、前記の半導体装
置間等の長い配線を排除することができ、前記システム
の高密度化ができるので、大型計算機等の性能向上と同
時に装置の小型化をも達成することが考えられる。
このような考えに基づいて、一枚のウェハ上に多数の回
路ブロックを形成し、各ブロック間の配線をもウェハ上
で行わしめ、ウェハ全体で１つのＬＳＩ（大規模集積回
路）を形成することもできる（以下、フルウェハＬＳＩ
と称す）。
前記フルウェハＬＳＩは、これを１または数枚用いるこ
とにより、高速の超大型計算機をも極めて小型の装置に
することを可能にするものである。
一般に、ウェハはシリコン等の単結晶で形成されており
、前記の如き大型のウエノλを得るためには径の大きな
単結晶を形成する必要がある。
しかし、格子欠陥のない完全な単結晶を得ることは難し
く、大径になる程その傾向が大きい、したがって、ウェ
ハ上に複数の回路ブロックを形成して前記フルウェハＬ
ＳＩを形成しても、不良ブロックが、それも不特定の場
所に発生することになるため、極めて歩留りが悪いとい
うことになる。
そこで、歩留り向上のため不良ブロックのみを他の同一
機能を備えたブロックチップで代替えせしめ、フルウェ
ハＬＳＩに修復することが考えられる。その例として、
予め準備しである代替え用ブロックチップを基板上の電
極へフェイスダウンボンディングで取り付けることが既
に提案されている（特公昭４Ｂ−５８６７号公報）。
ところが、前記の如くフェイスダウンボンディングで基
板取付と電気的接続を同時に行う場合は、他のウェハ上
のブロック等との電気的整合性を保つために、少なくと
も電極についてはミラー反転されたブロックチップを準
備しておく必要がある。
また、バンプ電極のみで基板に取り付けられているため
熱抵抗が大きく、演算時に発生する熱を速やかに基板へ
逃がすことができないので、半導体装置の信頼性に不安
がある０以上の如き問題が本発明者により見い出された
。
〔発明の目的］ 本発明の目的は、半導体装置の歩留り向上、特に複数の
回路ブロックが形成されている大型ペレットが搭載され
てなる半導体装置の歩留り向上に適用して有効な技術を
提供することにある。
本発明の他の目的は、前記大型ペレットの信頼性向上に
適用して有効な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
【発明の概要コ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、電気的に接続されている複数の回路ブロック
を有するペレットに不良箇所がある場合、該ブロック部
のみを除去し、除去部に同一機能を有するブロックチッ
プを嵌め込んだ後、該ブロックチップとペレットとを両
者の上部でそれぞれの電極間の電気的接続を行うことに
より、不良ブロックと同一構造の代替え用プロ７クチツ
プを用意するだけで、容易に前記ペレットを搭載してな
る半導体装置の修復を行うことができるものである。
また、前記の如くブロックチップとペレットとの電気的
接続を両者の上部で行うことにより、ブロックチップを
もペレットと同様に裏面全体で基板上に取り付けること
ができるので、該ブロックチップについても信号処理時
に発生する熱を効率良く基板に逃がすことができるもの
である。
［実施例１］ 第１図ｆａｌは、本発明による実施例１である半導体装
置の特徴を示す部分断面図である。
第１図ｆｂｌは、本実施例１に搭載されている大型ペレ
ットであるフルウェハＬＳＩの概略をその平面図で示し
たものであり、前記第１図ｆａ＋は、本図のＩＡ−ＩＡ
＆ｌｊｌ上の断面図に相当するものである。
第２図は、本実施例１の半導体装置をそのほぼ中心を切
る面における断面図で示したものである。
本実施例１の半導体装置は、熱伝動性が優れ、かつ熱膨
張係数がシリコンのそれに近似しているシリコンカーバ
イドを主成分とするセラミック材料（特開昭５７−２５
９１号公報参照）でパッケージ基板１が形成されており
、該基板ｌ上には前記フルウェハＬＳＩ２が金−シリコ
ン共晶３で取り付けられ、該フルウェハＬＳＩ２は周囲
に形成されているポンディングパッドで基板周囲の外部
端子４とワイヤ５を介して電気的に接続され、さらにシ
リコンカーバイドを主成分とする材料で形成されている
キャンプ６を低融点ガラス７で基板１に接着することに
より、パッケージ内部を気密封止してなるものである。
なお、基板１裏面にはアルミニウム類の液冷式ヒートシ
ンク８が接着剤で取り付けられ、放熱効果を高め、半導
体装置の信頼性向上をも図っているものである。
本実施例１の半導体装置は、前記第１図１ｂ＋に示す如
き１枚のウェハからなる大型のペレットを搭載してなる
もので、該ウェハには複数の＠路ブロックが互いに電気
的に結び付けられて形成されている。そして、前記ウェ
ハば１つの回路ブロックがブロックチップ９で置換され
ているものである。
前記ブロックチップ９は、第１図ｉａ＋に示す如く、ウ
ェハと同様に基板１上に金−シリコン共晶７３で取り付
けられており、さらに、その上部において該ブロックチ
ン１９周囲に形成されているポンディングパッド１０と
その周囲のウェハ上に形成されているポンディングパッ
ド１０ａとが金ワイヤ１１で接続され、該ブロックチッ
プ９とウェハの他の回路ブロックとが電気的に導通され
ているものである。
以上説明した如く、本実施例■の半導体装置は極めて歩
留りが悪いフルウェハＬＳＩ２を搭載してなる半導体装
置でありながら、ｌまたは２以上のブロックに欠陥があ
る場合でも、その不良箇所のみを他の同一機能を有する
ブロックチップで置換することにより、フルウェハＬＳ
Ｉを修復することができるので、通常の技術を用いて大
巾に歩留りの向上を可能にするものである。
そして、ヒートシンク８を備えているシリコンカーバイ
ドからなる基［１上にウェハおよびブロックチップ９が
裏面全体で取り付けられているため、熱伝導性の良い基
板１にブロックチップ９を含めたフルウェハＬＳＩ全体
に発生する熱を速やかに伝え、ヒートシンク８へ逃、か
すごとができる。
加えて、ペレットがシリコン単結晶からなるフルウェハ
であるため極めて大型であるが、基板１の熱膨張係数が
ペレットのそれに極めて近似しているため、ペレット裏
面全体で接合材を介して取り付けても、基板１とペレッ
トとの熱膨張の差に起因する応力の発生を防止できるの
で、ペレットの剥がれやペレットの割れをを効に防止で
きるものである。
なお、前記フルウェハＬＳＩ２をブロックチップ９で修
復するには、まず、交換する回路プロ・ツクをレーザ光
綿または電子ビームを照射して取り除く０次いで、予め
用意しておいた修復用のブロックチップ９と共に基板ｌ
上に通常の方法で取り付けを行う、その後、基板１周囲
の外部端子とフルウェハＬＳＩ周囲のポンディングパッ
ドとをワイヤボンディングを行うが、その際にブロック
チップ９のポンディングパッド１０とその周囲のウェハ
上のポンディングパッド１０ａとのワイヤボンディング
をも行う、その他は、通常の方法で容易に形成できるも
のである。
以上の如く、フルウェハＬＳＩ２の修復が同一機能を有
するブロックチップ９を用いて行うことができるので、
同一構造の他のフルウェハＬＳＩ２の同一箇所を切断す
ることにより、容易にブロックチップ９を形成すること
ができるという利点も有するものである。
［実施例２］ 第３図は、本発明による実施例２であるフルウェハＬＳ
Ｉを搭載してなる半導体装置を、その特徴であるフルウ
ェハＬＳＩを基板に搭載されてしする状態の部分断面図
で示すものである。
本実施例２の半導体装置は、概ね前記実施例１の半導体
装置と同一のものであるが、フルウエノ１ＬＳＩ２のウ
ェハと置換ブロックチップ９との電気的接続の仕方に違
いがあるものである。
すなわち、本実施例３においては、基板１に取り付けら
れているブロックチップ９の電極１２とウェハ上の電極
１２ａとを、それらの上面に被着されているポリイミド
樹脂からなる絶縁膜」３上に形成されているアルミニウ
ムからなるメタライズ１４で電気的に接続されてなるも
のである。
本実施例２の如く配線を形成することにより、前記実施
例１の場合と異なり、ワイヤ間の接触によるシ１−ト等
のワイヤによる電気的接続に伴う問題を解消できるもの
である。
なお、本実施例２の配線は、第４図に＋ａｌ〜１ｄｌに
示すような工程を経て、通常のリングラフィ技術を用い
て容易に形成することが可能である。
すなわち、第４図１８＋に示す如く、フルウニ／ＸＬ５
１２と代替え用ブロックチップ９とを同一条件で基板ｌ
上に金−シリコン共晶３を介して取り付け、これら両者
の上面にポリイミド樹脂をボッティングにて被着する。
その際、樹脂成分はブロックチップ９とウェハ間の間隙
にも浸み込む。
次に、所定温度に加熱して絶縁膜１３を形成した後、ブ
ロックチップ９およびウェハ上の電極上部のｍ縁膜をエ
ツチング除去して該電極１２．１２ａを露出せしめる。
さらに、前記絶縁膜上面にアルミニウムを蒸着にて被着
し、その後エツチングにてアルミニウムの不要部を除去
し、所定形状のメタライズ１４を形成することにより、
第３図に示す如く、電気的な接続が完成されるものであ
る。
［効果］ （ｌ）、電気的に接続されている複数の回路ブロックを
有するペレットが搭載されている半導体装置において、
ｌまたは２以上のブロックを他のブロックチップで置換
することにより、不良ブロックが形成されても容易に交
換修復することができるので、多数の回路ブロックで形
成されている大型ペレットを搭載する半導体装置の歩留
りを大巾に向上させることができる。
（２：、ブロックチップとペレットとの電気的接続を両
者の上部で行うことにより、ペレットをブロックチップ
と同様に裏面全体で基板に取り付けることができるので
、放熱を容易に行うことができる。
（３）、電気的接続をペレットおよびブロックチップの
上部で行うことにより、不良ブロックと同一の回路ブロ
ックで修復が可能なので、単に他のペレットを切断する
ことによってブロックチップを形成することができる。
（４）、パッケージ基板をシリコンカーバイドを主成分
とｊる材料Ｃ形成することにより、大型のペレットをも
裏面全体に接合材を被着して取り付けることができると
同時に極めて効率の良い放熱を行うことができる。
（５）、前記Ｉｌｌ〜（４）により、フルウェハＬＳＩ
の如き超大型ベレットを搭載してなる半導体ｖｉＷにつ
いて、その高信頼性と同時に高歩留りをも達成できる。
（６）、レーザ光線または電子ビームをベレットの所定
部に照射することにより、不良ブロックを正確かつ容易
に切除することができる。
（７）、ブロックチップとウェハとの電気的接続をワイ
ヤボンディングで行うことにより、ペレットと外部端子
との電気的接続を同一工程で容易に行うことができる。
（８）、ブロックチップとベレットとの電気的接続を両
者の上部に形成したメタライズで行うことにより、信頼
性の高い電気的接続をリングラフィ技術で容易に達成で
きる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、フルウェハＬＳＩの基板への取付を金−シリ
コン共晶で行う例について説明したが、金−錫合金等の
接合材であっても良い。
また、パンケージがシリコンカーバイドを主成分とする
材料のセラミックで形成されているものについてのみ説
明したが、他のセラミック材料、たとえばアルミナで形
成されているものであっても良い、この場合、接合材と
しては熱応力を緩和できる銀ペースト、シリコーンゲル
等の一定の弾性を有しているものが好ましい。
前記のように、＊ａ接合材を用いる場合は前記実施例２
に示した、修復されたフルウェハＬＳＩを予め形成して
おくことも可能である。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセラミックパッケー
ジからなる半導体装置に適用した場合について説明した
が、それに限定されるものではなく、たとえば、充分な
放熱手段が講じであるものであれば、基板がプリント基
板等の樹脂で形成されてなる半導体装置にも適用できる
冑効な技術である。
【図面の簡単な説明】
第１図（ａｌは、本発明による実施例１である半導体装
置の部分断面図、 第１図（ｂｌは、本実施例１に搭載されているフルウェ
ハＬＳＩの概略を示す平面図、 第２図は、本実施例１の半導体装置を示すそのほぼ中心
を切る面における断面図、 第３図は、本発明による実施例２である半導体装置の部
分断面図、 第４図＋ａｌ〜ｌｄｌは、本実施例２の半導体装置のブ
ロックチップとウェハとの配線を形成する工程図である
。 １・・・基板、２・・・フルウェハＬＳＩ、３・・・金
−シリコン共晶、４・・・外部端子、５・・・ワイヤ、
６・・・キャップ、７・・・低融点ガラス、８・・・ヒ
ートシンク、９・・・ブロックチップ、１０．１０ａ・
・・ポンディングパッド、１１・・・ワイヤ、１２．１
２８・・・電橋、１３・・・絶縁膜、１３・・・メタラ
イズ。 第　　１　　図 第　　２　　図 び 第　　　３　　図 第　　４　　図

Claims (1)

  1. 【特許請求の範囲】 １、電気的に接続されている複数の回路ブロックを有す
    るペレットが搭載され、該ペレットの１または２以上の
    ブロックがブロツクチップで置換されているセラミック
    パッケージからなる半導体装置において、ブロックチッ
    プがペレットのブロツク等と、該ブロックチップ上面に
    形成されている電極を介して電気的に接続されているこ
    とを特徴とする半導体装置。 ２、ペレットが、フルウェハＬＳＩであることを特徴と
    する特許請求の範囲第１項記載の半導体装置。 ３、電気的接続が、ブロックチップの電極とペレット電
    極とをワイヤボンディングして行われていることを特徴
    とする特許請求の範囲第１項または第２項記載の半導体
    装置。 ４、電気的接続が、ブロックチップ上およびペレット上
    に形成されているメタライズを介して行われていること
    を特徴とする特許請求の範囲第１項または第２項記載の
    半導体装置。 ５、パッケージ基板が、シリコンカーバイドを主成分と
    する材料で形成されていることを特徴とする特許請求の
    範囲第１項または第２項記載の半導体装置。 ６、ペレットおよびブロックチップが、金−シリコン共
    晶または金−錫合金でパッケージ基板に取り付けられて
    いることを特徴とする特許請求の範囲第１項または第２
    項記載の半導体装置。 ７、電気的に接続されている複数の回路ブロックを有す
    るペレットが搭載され、該ペレットの１または２以上の
    ブロックがブロツクチップで置換されているセラミック
    パッケージからなる半導体装置の製造方法において、ペ
    レットから不要ブロックをその周囲で切断して除去し、
    該除去部に通合するブロックチップを嵌め込んだ後、該
    ブロツクチップの電極とペレットの電極との電気的接続
    を行うことを特徴とする半導体装置の製造方法。 ８、不要ブロックの切断を、レーザ光線照射または電子
    ビーム照射で行うことを特徴とする特許請求の範囲第７
    項記載の半導体装置の製造方法。 ９、電気的接続をワイヤボンディングで行っていること
    を特徴とする特許請求の範囲第７項記載の半導体装置の
    製造方法。 １０、電気的接続を、ブロックチップ上面およびペレッ
    ト上面に絶縁膜を被着し、該絶縁膜の所定部を除去して
    ブロックチップおよびペレットの電極を露出させ、次い
    で、該絶縁膜上に所定電極間を電気的に接続するメタラ
    イズを形成して行うことを特徴とする特許請求の範囲第
    ７項記載の半導体装置の製造方法。 １１、ペレットが、フルウェハＬＳＩであることを特徴
    とする特許請求の範囲第７項記載の半導体装置の製造方
    法。
JP59164967A 1984-08-08 1984-08-08 半導体装置およびその製造方法 Pending JPS6143435A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147746A (ja) * 1985-12-20 1987-07-01 Nec Corp 集積回路構造
WO2022044161A1 (ja) * 2020-08-26 2022-03-03 キオクシア株式会社 ストレージウェハ及びストレージウェハの製造方法

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