JPH09331150A - 半導体装置 - Google Patents

半導体装置

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JPH09331150A
JPH09331150A JP8149306A JP14930696A JPH09331150A JP H09331150 A JPH09331150 A JP H09331150A JP 8149306 A JP8149306 A JP 8149306A JP 14930696 A JP14930696 A JP 14930696A JP H09331150 A JPH09331150 A JP H09331150A
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solder
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    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0058Laminating printed circuit boards onto other substrates, e.g. metallic substrates
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    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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Abstract

(57)【要約】 【課題】半導体素子搭載用絶縁基板と放熱板とを固着す
る半田のクラック発生による脆弱化の進行を抑制でき、
高信頼性の高い電力用半導体装置を実現する。 【解決手段】半導体素子11と、絶縁基材の両面がメタ
ライズされた絶縁基板12と、半導体素子と絶縁基板と
を固着する第1の半田層18と、金属放熱板13と、金
属放熱板上に絶縁基板の裏面メタルが対接した状態で両
者を固着し、その固着部における中央部よりも周辺部の
方が厚くなるように形成された第2の半田層14とを具
備する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に電力用半導体素子の発生熱の放散性を向上させ
るために素子搭載基板と放熱板とが半田固着された構造
を有する電力用半導体装置に関するもので、例えばIG
BT(絶縁ゲート型バイポートランジスタ)などに使用
されるものである。
【0002】
【従来の技術】図1は、一般的なIGBTモジュールの
断面構造を概略的に示している。図1において、11は
それぞれ電力用半導体素子であるIGBTチップ、12
はIGBTチップを搭載する電気伝導度の高い素子搭載
用絶縁基板、13は例えばCuをベースとする放熱板、
14は上記素子搭載用絶縁基板12と放熱板13とを固
着した半田層であり、例えばシート状に形成されたPb
Sn共晶半田が用いられている。
【0003】上記素子搭載用絶縁基板12は、例えばセ
ラミックスのような絶縁基材15の素子実装面上に例え
ばCuなどのメタルパターン16が形成されており、上
記絶縁基材15の裏面に例えばCuなどのメタル17が
形成されている。
【0004】そして、上記メタルパターン16の素子搭
載部上に前記チップ11が第1の半田層18により固着
され、メタルパターン16の配線部と前記チップ11の
パッド部とがボンディングワイヤーにより接続されてお
り、裏面のメタル17が第2の半田層14により前記放
熱板に固着されている。
【0005】なお、図8は、従来のIGBTモジュール
における素子搭載用絶縁基板12と放熱板13とを第2
の半田層14で固着した部分の周辺部Aを拡大して示
す。上記構造においては、IGBTチップ11と放熱板
13との間に電気伝導度の高い素子搭載用絶縁基板12
が介在し、IGBTチップ11と絶縁基板12とが第1
の半田層18により固着され、絶縁基板12と放熱板1
3とが第2の半田層14により固着されることにより、
IGBTチップ11と外部との電気的絶縁を保ちながら
高い放熱性を実現している。
【0006】なお、前記半田は、例えばPbSnを混合
した金属合金であり、一般に、熱伝導が悪く、電気抵抗
も大きいので、放熱経路の熱抵抗を抑制するために前記
第2の半田層14は厚さは100μm前後(余裕を持た
せるために150μm以下)に構成されている。
【0007】ところで、電力用半導体素子11は発生熱
が大きいので、半導体素子の使用状態における発生熱を
放散する放熱経路の熱抵抗の増加に起因して半導体素子
の不良(熱損失の増加、熱破壊など)が発生するおそれ
がある。
【0008】即ち、上記したようにセラミック基板にC
uが張り合わされた素子搭載用絶縁基板12とCuをベ
ースとする放熱板13とが半田固着された構造は、絶縁
基板12の熱膨脹係数(セラミック基板により支配され
る)と放熱板13の熱膨脹係数との違いにより、温度サ
イクルにより膨脹・収縮が繰り返されるので、両者間の
半田(第2の半田層14)に疲労が生じ、半田クラック
が発生し、半田の脆弱化が進行する。
【0009】これにより、放熱経路の熱抵抗が増加し、
半導体素子の発生熱を十分に放散することが不可能にな
り、最終的には、半導体素子に急速な温度上昇が生じ、
熱破壊が発生するおそれがある。
【0010】
【発明が解決しようとする課題】上記したように素子搭
載用絶縁基板と放熱板とが半田固着された構造を有する
従来の半導体装置は、半導体素子の使用状態における発
生熱を放散する放熱経路の熱抵抗の増加に起因して半導
体装置の不良が発生するおそれがあるという問題があっ
た。
【0011】本発明は上記の問題点を解決すべくなされ
たもので、半導体素子搭載用絶縁基板と放熱板とを固着
する半田のクラック発生による脆弱化の進行を抑制で
き、高信頼性の高い電力用半導体装置を実現し得る半導
体装置を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子と、絶縁基材の両面がメタライズされた絶縁
基板と、前記半導体素子と絶縁基板とを固着する第1の
半田層と、金属放熱板と、前記金属放熱板上に前記絶縁
基板の裏面メタルが対接した状態で両者を固着し、その
固着部における中央部よりも周辺部の方が厚くなるよう
に形成された第2の半田層とを具備することを特徴とす
る。
【0013】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図1は、本発明の半導体装
置の第1の実施の形態に係る電力用半導体装置としてI
GBTモジュールの断面構造の一例を示している。
【0014】図1に示すIGBTモジュールは、電力用
半導体素子であるIGBTチップ11と例えばCuをベ
ースとする金属放熱板13との間に絶縁基材15の両面
がメタライズされた電気伝導度の高い絶縁基板12が介
在し、電力用半導体素子11と絶縁基板12とが第1の
半田層18により固着され、絶縁基板12と金属放熱板
13とが第2の半田層14により固着されている。
【0015】なお、前記素子搭載用の絶縁基板12は、
例えばセラミックスのような絶縁基材15の素子実装面
上に例えばCuなどのメタルパターン16が形成されて
おり、上記絶縁基材15の裏面に例えばCuなどのメタ
ル17が形成されている。
【0016】そして、上記絶縁基板12のメタルパター
ン16の素子搭載部上に前記半導体素子が搭載された状
態で両者が第1の半田層18により固着されており、上
記金属放熱板13上に前記絶縁基板12の裏面のメタル
18が対接した状態で両者が第2の半田層14により固
着されている。また、前記絶縁基板12のメタルパター
ン16の配線部と前記半導体素子11のパッド部とはボ
ンディングワイヤーにより接続されている。
【0017】さらに、本発明においては、前記第2の半
田層14は、前記絶縁基板12と放熱板13との固着部
における中央部よりも周辺部(全周)の方が厚くなるよ
うに形成されている。
【0018】図2は、図1中の第2の半田層14の固着
部分の構造の一例について一部Aを取り出して拡大して
示す断面図である。図2は、図1中の前記絶縁基板12
の裏面メタル17aに、中央部よりも周辺部の方が薄く
なるように段差が形成されることによって、第2の半田
層14の固着部分における中央部よりも周辺部の方が厚
くなっている構造を示している。
【0019】この場合、前記固着部分における中央部
は、放熱性の点では薄いほどよいが、絶縁基板と放熱板
との熱膨脹係数の違いに起因する応力を緩和する作用の
点では厚い方がよく、現状では100μm前後に設定さ
れる。
【0020】そして、前記固着部分における周辺部は、
中央部の厚さの1.5倍以上に設定される。ここで、絶
縁基板と放熱板とを固着している半田のクラック発生に
よる脆弱化は、接合周辺部から進行することに着目する
(例えば、wuchen Wu, Marcel Held, wt al.'Thermal S
tress Related Packaging Failure in Power IGBT Modu
les'の報告参照)。
【0021】図3(a)および(b)は、絶縁基板12
・放熱板13間の半田接合領域の温度サイクル試験前後
における状態の一例を概略的に示している。温度サイク
ル試験後には、半田接合周辺部に半田の脆弱化が進行し
た領域19がみられ、接合周辺部から半田の脆弱化が進
行していることが分かる。
【0022】しかし、前記半田接合領域の厚さをある範
囲まで(1.5倍以上)厚くすることにより、半田のク
ラック発生、脆弱化を抑制できることが実験により判明
している。
【0023】よって、本発明の半導体装置では、熱膨脹
係数が互いに異なる絶縁基板12と金属放熱板13とを
固着している第2の半田層14の固着部分における中央
部よりもクラックが発生し易い周辺部の方がある範囲ま
で厚くなっている構造を有するので、温度サイクルによ
る第2の半田層14の固着部分の周辺部におけるクラッ
ク発生、脆弱化を抑制できる。
【0024】この場合、第2の半田層14の固着部分の
中央部(半導体チップの直下付近)の厚さは従来の半導
体装置と変わらないので、従来の半導体装置と比べて熱
抵抗の増加は殆んど生じない。
【0025】従って、本発明の半導体装置は、大きな熱
サイクルの発生する厳しい環境下で使用しても、半田の
脆弱化が進行しにくく、放熱経路の悪化によ半導体素子
の不良を抑制でき、信頼性の高い電力用半導体装置を実
現できる。
【0026】図4は、上記したような図2の構造を有す
る半導体デバイスと前記したような図8の構造を有する
従来例の半導体デバイスとについて温度サイクル試験を
行った後における絶縁基板・放熱板間の半田接合領域の
接合率の変化を測定した結果を示している。
【0027】図5乃至図8は、それぞれ図2中の第2の
半田層14の固着部分の構造の他の例を示す断面図であ
る。図5は、前記絶縁基板12の裏面メタル17bに、
中央部よりも周辺部に向かうほど薄くなるようにテーパ
面が形成されることによって、第2の半田層14の固着
部分における中央部よりも周辺部の方が厚くなっている
(周辺部の最大厚さが中央部の厚さの1.5倍以上)構
造を示している。
【0028】図5の構造でも、前述した図2の構造とほ
ぼ同様の作用・効果が得られる。図6は、前記金属放熱
板13aの表面側に中央部よりも周辺部の方が薄くなる
ように段差が形成されることによって、第2の半田層1
4の固着部分における中央部よりも周辺部の方が厚くな
っている(周辺部の厚さが中央部の厚さの1.5倍以
上)構造を示している。
【0029】図7は、前記金属放熱板13bの表面側に
中央部よりも周辺部に向かうほど薄くなるようにテーパ
面が形成されることによって、第2の半田層14の固着
部分における中央部よりも周辺部の方が厚くなっている
(周辺部の最大厚さが中央部の厚さの1.5倍以上)構
造を示している。
【0030】図6および図7の構造でも、前述した図2
の構造とほぼ同様の作用・効果が得られる。なお、本発
明の半導体装置では、第2の半田層14の固着部分にお
ける中央部よりも周辺部の方が厚くなっている構造を有
すればよく、前記絶縁基板12の裏面の形状、前記金属
放熱板13の表面側の形状は、前記各例に限定されるも
のではない。
【0031】
【発明の効果】上述したように本発明の半導体装置によ
れば、半導体素子搭載用絶縁基板と放熱板とを固着する
半田のクラック発生による脆弱化の進行を抑制でき、高
信頼性の高い電力用半導体装置を実現し得る半導体装置
を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の第1の実施の形態に係る
IGBTモジュールの断面構造の一例を概略的に示す断
面図。
【図2】図1中の第2の半田層の固着部分の構造の一例
について一部を取り出して拡大して示す断面図。
【図3】図1中の絶縁基板・放熱板間の第2の半田層の
温度サイクル試験前後における状態の一例を示す図。
【図4】図2の構造を有する半導体デバイスと前記した
ような図8の構造を有する従来例の半導体デバイスとに
ついて温度サイクル試験を行った後における絶縁基板・
放熱板間の半田接合領域の接合率の変化を測定した結果
を示す特性図。
【図5】図2中の第2の半田層の固着部分の構造の他の
例を示す断面図。
【図6】図2中の第2の半田層の固着部分の構造のさら
に他の例を示す断面図。
【図7】図2中の第2の半田層の固着部分の構造のさら
に他の例を示す断面図。
【図8】従来のIGBTモジュールにおける素子搭載用
絶縁基板と放熱板とを第2の半田層で固着した様子を拡
大して示す断面図。
【符号の説明】
11…電力用半導体素子(チップ)、 12…素子搭載用絶縁基板、 13、13a、13b…金属放熱板、 14…第2の半田層、 15…絶縁基材、 16…メタルパターン、 17、17a、17b…メタル、 18…第1の半田層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子と、 絶縁基材の両面がメタライズされた絶縁基板と、 前記半導体素子と絶縁基板とを固着する第1の半田層
    と、 金属放熱板と、 前記金属放熱板上に前記絶縁基板の裏面メタルが対接し
    た状態で両者を固着し、その固着部における中央部より
    も周辺部の方が厚くなるように形成された第2の半田層
    とを具備することを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記絶縁基板の裏面の中央部よりも周辺部の方が薄くな
    るように段差が形成されていることを特徴とする半導体
    装置。
  3. 【請求項3】 請求項1記載の半導体装置において、 前記絶縁基板の裏面の中央部よりも周辺部に向かうほど
    薄くなるようにテーパ面が形成されていることを特徴と
    する半導体装置。
  4. 【請求項4】 請求項1記載の半導体装置において、 前記金属放熱板の表面側の中央部よりも周辺部の方が薄
    くなるように段差が形成されていることを特徴とする半
    導体装置。
  5. 【請求項5】 請求項1記載の半導体装置において、 前記金属放熱板の表面側に中央部よりも周辺部に向かう
    ほど薄くなるようにテーパ面が形成されていることを特
    徴とする半導体装置。
  6. 【請求項6】 請求項1乃至5のいずれか1項に記載の
    半導体装置において、 前記固着部における周辺部の最大厚さは中央部の厚さの
    1.5倍以上であることを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142472A (ja) * 2007-02-26 2007-06-07 Hitachi Ltd インバータ
JP2012222324A (ja) * 2011-04-14 2012-11-12 Mitsubishi Electric Corp 半導体装置
US9029994B2 (en) 2011-06-09 2015-05-12 Mitsubishi Electric Corporation Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60101743U (ja) * 1983-12-16 1985-07-11 株式会社東芝 半導体装置
JPH0562048U (ja) * 1992-01-24 1993-08-13 日本電子機器株式会社 パワー素子の固定構造
JPH088373A (ja) * 1994-06-23 1996-01-12 Toshiba Corp 放熱装置
JPH0870071A (ja) * 1994-08-29 1996-03-12 Toshiba Corp 放熱装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60101743U (ja) * 1983-12-16 1985-07-11 株式会社東芝 半導体装置
JPH0562048U (ja) * 1992-01-24 1993-08-13 日本電子機器株式会社 パワー素子の固定構造
JPH088373A (ja) * 1994-06-23 1996-01-12 Toshiba Corp 放熱装置
JPH0870071A (ja) * 1994-08-29 1996-03-12 Toshiba Corp 放熱装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142472A (ja) * 2007-02-26 2007-06-07 Hitachi Ltd インバータ
JP2012222324A (ja) * 2011-04-14 2012-11-12 Mitsubishi Electric Corp 半導体装置
US9029994B2 (en) 2011-06-09 2015-05-12 Mitsubishi Electric Corporation Semiconductor device

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