JPH02240953A - 半導体装置 - Google Patents
半導体装置Info
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- 239000000758 substrate Substances 0.000 claims abstract description 16
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヒートシンクを備えた半導体装置に係り、例
えばＦＥＴおよびＭＭＩＣ等の半導体装置に関するもの
である。
えばＦＥＴおよびＭＭＩＣ等の半導体装置に関するもの
である。
従来の半導体装置には、第４図に示すように、フリップ
チップボンディング法により、半導体チップ１１が複数
のバンプ電極１２・・・を介して基板としてのパッケー
ジ１３にマウントされたものが知られている。
チップボンディング法により、半導体チップ１１が複数
のバンプ電極１２・・・を介して基板としてのパッケー
ジ１３にマウントされたものが知られている。
即ち、上記の半導体装置では、半導体チップ１１に例え
ばＦＥＴが形成され、このＦＥＴの配線メタル上に、金
、半田あるいは銅などでバンプ電′極１２・・・が形成
される。そして、これらバンプ電極１２・・・がパッケ
ージ１３の対応する基板電極１４・・・に押し付けられ
、この状態でバンプ電極１２・・・に熱または超音波が
加えられることにより、半導体チップ１１がパッケージ
１３にマウントされる。また、このとき配線も同時に完
了する。その後、パッケージ１３は、同図に示すように
、そのままキャップ１５によりシーリングされるか、も
しくは絶縁樹脂によりトランスファーモールドされるの
が一般的である。
ばＦＥＴが形成され、このＦＥＴの配線メタル上に、金
、半田あるいは銅などでバンプ電′極１２・・・が形成
される。そして、これらバンプ電極１２・・・がパッケ
ージ１３の対応する基板電極１４・・・に押し付けられ
、この状態でバンプ電極１２・・・に熱または超音波が
加えられることにより、半導体チップ１１がパッケージ
１３にマウントされる。また、このとき配線も同時に完
了する。その後、パッケージ１３は、同図に示すように
、そのままキャップ１５によりシーリングされるか、も
しくは絶縁樹脂によりトランスファーモールドされるの
が一般的である。
ところが、上記従来の半導体装置では、半導体チップ１
１に形成されているＦＥＴあるいはＩＣ等の発生する熱
は、その一部がバンプ電極１２を通じてパッケージ１３
に放出されるものの、このような放熱構造では、放熱効
率が十分ではない。
１に形成されているＦＥＴあるいはＩＣ等の発生する熱
は、その一部がバンプ電極１２を通じてパッケージ１３
に放出されるものの、このような放熱構造では、放熱効
率が十分ではない。
従って、発生された熱により半導体チップ１１の温度が
上昇し、半導体装置の性能低下や信鯨性低下を招来する
という問題点を有し゛ている。
上昇し、半導体装置の性能低下や信鯨性低下を招来する
という問題点を有し゛ている。
本発明の半導体装置は、上記の課題を解決するために、
半導体チップがバンプ電極を介して基板と接続されてい
る半導体装置において、上記の半導体チップの裏面側に
はヒートシンクが設けられ、このヒートシンクと半導体
チップの裏面とは熱伝導層を介して接続されていること
を特徴としている。
半導体チップがバンプ電極を介して基板と接続されてい
る半導体装置において、上記の半導体チップの裏面側に
はヒートシンクが設けられ、このヒートシンクと半導体
チップの裏面とは熱伝導層を介して接続されていること
を特徴としている。
上記の構成によれば、半導体チップの裏面側にヒートシ
ンクが設けられ、このヒートシンクと半導体チップの裏
面とが熱伝導層を介して接続されているので、半導体チ
ップから発生された熱は、バンプ電極を通じて基板に放
出されると共に、半導体チップの裏面から熱伝導層を介
してヒートシンクに伝達され、このヒートシンクを通じ
て外部へ放出される。従って、半導体チップの放熱効率
が向上し、半導体チップの過度の温度上昇を招来しない
。
ンクが設けられ、このヒートシンクと半導体チップの裏
面とが熱伝導層を介して接続されているので、半導体チ
ップから発生された熱は、バンプ電極を通じて基板に放
出されると共に、半導体チップの裏面から熱伝導層を介
してヒートシンクに伝達され、このヒートシンクを通じ
て外部へ放出される。従って、半導体チップの放熱効率
が向上し、半導体チップの過度の温度上昇を招来しない
。
〔実施例１〕
本発明の一実施例を第１図および第２図に基づいて以下
に説明する。
に説明する。
本発明に係る半導体装置は、第１図に示すように、上面
が開口した箱状のパッケージ３の内部に半導体チップ１
を有している。この半導体チップ１１こはＦＥＴが形成
されると共に、複数のバンプ電極２・・・が形成されて
いる。これらバンプ電極２・・・は、基板としてのパッ
ケージ３の底部に形成された基板電極４・・・と接続さ
れている。パッケージ３の底部から、基板電極４・・・
、バンプ電極２・・・および半導体チップｌにおける少
なくともＦＥＴの形成されている部位までは、この間に
充填された絶縁性の樹脂からなる樹脂層６にてコーティ
ングされている。
が開口した箱状のパッケージ３の内部に半導体チップ１
を有している。この半導体チップ１１こはＦＥＴが形成
されると共に、複数のバンプ電極２・・・が形成されて
いる。これらバンプ電極２・・・は、基板としてのパッ
ケージ３の底部に形成された基板電極４・・・と接続さ
れている。パッケージ３の底部から、基板電極４・・・
、バンプ電極２・・・および半導体チップｌにおける少
なくともＦＥＴの形成されている部位までは、この間に
充填された絶縁性の樹脂からなる樹脂層６にてコーティ
ングされている。
上記の樹脂層６の上には、熱伝導性の良好なろう材が充
填され、熱伝導層としてのろう材層７が形成されている
。尚、このろう材Ｎ７は、導体ペーストからなる導体ペ
ースト層であってもよい。
填され、熱伝導層としてのろう材層７が形成されている
。尚、このろう材Ｎ７は、導体ペーストからなる導体ペ
ースト層であってもよい。
上記のろう材層７の上には、ヒートシンクを兼ねたシー
リングキャップ５が設けられている。これにより、半導
体チップｌの裏面および側面の一部は、ろう材層７を介
してシーリングキャップ５と接続されている。
リングキャップ５が設けられている。これにより、半導
体チップｌの裏面および側面の一部は、ろう材層７を介
してシーリングキャップ５と接続されている。
上記の構成において、本半導体装置の製造方法を以下に
説明する。
説明する。
先ず、第２図（ａ）に示すように、上面が開口し、底部
に基板電極４・・・を有するパッケージ３に、フリップ
チップボンディングにより、半導体チップｌをマウント
する。このとき、パッケージ３の基板電極４・・・と半
導体チップ１の複数のバンプ電極２・・・との配線が行
われる。
に基板電極４・・・を有するパッケージ３に、フリップ
チップボンディングにより、半導体チップｌをマウント
する。このとき、パッケージ３の基板電極４・・・と半
導体チップ１の複数のバンプ電極２・・・との配線が行
われる。
次に、同図（ｂ）に示すように、パッケージ３の底部か
ら、基板電極４・・・、バンプ電極２・・・および半導
体チップ１における少なくともＦＥＴの形成されている
部位まで、絶縁性の樹脂を充填して硬化させ、樹脂Ｎ６
を形成する。
ら、基板電極４・・・、バンプ電極２・・・および半導
体チップ１における少なくともＦＥＴの形成されている
部位まで、絶縁性の樹脂を充填して硬化させ、樹脂Ｎ６
を形成する。
次に、同図（Ｃ）に示すように、上記の樹脂層６の上に
、熱伝導性の良好なろう材を流し込み、ろう材層７を形
成する。
、熱伝導性の良好なろう材を流し込み、ろう材層７を形
成する。
次に、同図（ｄ）に示すように、上記のろう材Ｎ７の上
に、ヒートシンクを兼ねたシーリングキャップ５を取り
付ける。
に、ヒートシンクを兼ねたシーリングキャップ５を取り
付ける。
上記のように、本半導体装置では、半導体チップｌの裏
面および側面の一部が、ろう材層７を介してシーリング
キャップ５と接続されているので、半導体チップ１の発
生した熱は、バンプ電極２を通じてパッケージ３に放出
されると共に、ろう材Ｊｉ７を通じてヒートシンクを兼
ねたシーリングキャップ５に伝達され、このシーリング
キャップ５から外部へ放出される。
面および側面の一部が、ろう材層７を介してシーリング
キャップ５と接続されているので、半導体チップ１の発
生した熱は、バンプ電極２を通じてパッケージ３に放出
されると共に、ろう材Ｊｉ７を通じてヒートシンクを兼
ねたシーリングキャップ５に伝達され、このシーリング
キャップ５から外部へ放出される。
〔実施例２〕
本発明の他の実施例を第３図に基づいて以下に説明する
。尚、説明の便宜上、前記の実施例の図面に示した部材
と同一の機能を有する部材には同一の符号を付記し、そ
の説明を省略する。
。尚、説明の便宜上、前記の実施例の図面に示した部材
と同一の機能を有する部材には同一の符号を付記し、そ
の説明を省略する。
本実施例は、本発明の構成をＭＭＩＣ等、バイアホール
を有する半導体装置に適用したものである。第３図に示
すように、半導体チップ８はバイアホール１０の形成さ
れた裏面に、裏面導通用金属膜９が形成されている。そ
してこ半導体チップ８の側部の一部と上記の裏面導通用
金属膜９とが、ろう材Ｎ７によってヒートシンクとして
のシーリングキャップ５と接続されている。
を有する半導体装置に適用したものである。第３図に示
すように、半導体チップ８はバイアホール１０の形成さ
れた裏面に、裏面導通用金属膜９が形成されている。そ
してこ半導体チップ８の側部の一部と上記の裏面導通用
金属膜９とが、ろう材Ｎ７によってヒートシンクとして
のシーリングキャップ５と接続されている。
このような構成では、前述の実施例同様、半導体チップ
８の発生した熱をバンプ電極２側およびろう材層７側か
ら外部へ放出することができる。
８の発生した熱をバンプ電極２側およびろう材層７側か
ら外部へ放出することができる。
また、シーリングキャップ５により半導体チップ８のバ
イアホールｌＯの接地が可能になり、バイアホールｌＯ
を有する半導体チップ８の実装が可能になる。さらに、
バイアホール１０の空洞内を埋めるための金の厚膜めっ
きも不要となり、コストダウンを図り得る。
イアホールｌＯの接地が可能になり、バイアホールｌＯ
を有する半導体チップ８の実装が可能になる。さらに、
バイアホール１０の空洞内を埋めるための金の厚膜めっ
きも不要となり、コストダウンを図り得る。
本発明の半導体装置は、以上のように、半導体チップが
バンプ電極を介して基板と接続されている半導体装置に
おいて、上記の半導体チップの裏面側にはヒートシンク
が設けられ、このヒートシンクと半導体チップの裏面と
は熱伝導層を介して接続されている構成である。
バンプ電極を介して基板と接続されている半導体装置に
おいて、上記の半導体チップの裏面側にはヒートシンク
が設けられ、このヒートシンクと半導体チップの裏面と
は熱伝導層を介して接続されている構成である。
それゆえ、半導体チップの発生した熱は、バンプ電極を
通じて基板へ放出されると共に、熱伝導層を通じてヒー
トシンクへ放出されるので、放熱効率が高められ、半導
体チップの過度の温度上昇を招来しない、これにより、
性能低下を防止することができ、かつ信輔性を向上する
ことができるという効果を奏する。
通じて基板へ放出されると共に、熱伝導層を通じてヒー
トシンクへ放出されるので、放熱効率が高められ、半導
体チップの過度の温度上昇を招来しない、これにより、
性能低下を防止することができ、かつ信輔性を向上する
ことができるという効果を奏する。
第１図および第２図は本発明の一実施例を示すものであ
って、第１図は半導体装置を示す縦断面図、第２図の（
ａ）〜（ｄ）は半導体装置の製造工程を示す縦断面図、
第３図は本発明の他の実施例を示す半導体装置の縦断面
図、第４図は従来例を示す半導体装置の縦断面図である
。 ■・８は半導体チップ、２はバンプ電極、３はパッケー
ジ（基板）、４は基板電極、５はシーリングキャップ（
ヒートシンク）、６は樹脂層、７はろう材層（熱伝導層
）である。
って、第１図は半導体装置を示す縦断面図、第２図の（
ａ）〜（ｄ）は半導体装置の製造工程を示す縦断面図、
第３図は本発明の他の実施例を示す半導体装置の縦断面
図、第４図は従来例を示す半導体装置の縦断面図である
。 ■・８は半導体チップ、２はバンプ電極、３はパッケー
ジ（基板）、４は基板電極、５はシーリングキャップ（
ヒートシンク）、６は樹脂層、７はろう材層（熱伝導層
）である。
Claims (1)
- 【特許請求の範囲】 １、半導体チップがバンプ電極を介して基板と接続され
ている半導体装置において、 上記の半導体チップの裏面側にはヒートシンクが設けら
れ、このヒートシンクと半導体チップの裏面とは熱伝導
層を介して接続されていることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061719A JPH02240953A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061719A JPH02240953A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240953A true JPH02240953A (ja) | 1990-09-25 |
Family
ID=13179314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1061719A Pending JPH02240953A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240953A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253325B1 (ko) * | 1997-09-27 | 2000-04-15 | 김영환 | 랜드그리드어레이패키지및그제조방법 |
| US6104093A (en) * | 1997-04-24 | 2000-08-15 | International Business Machines Corporation | Thermally enhanced and mechanically balanced flip chip package and method of forming |
| US6943443B2 (en) | 2001-01-17 | 2005-09-13 | Matsushita Electric Industrial Co., Ltd. | Electronic circuit device including metallic member having installation members |
| JP2010245468A (ja) * | 2009-04-10 | 2010-10-28 | Denso Corp | モールドパッケージの実装構造および実装方法 |
-
1989
- 1989-03-14 JP JP1061719A patent/JPH02240953A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104093A (en) * | 1997-04-24 | 2000-08-15 | International Business Machines Corporation | Thermally enhanced and mechanically balanced flip chip package and method of forming |
| KR100253325B1 (ko) * | 1997-09-27 | 2000-04-15 | 김영환 | 랜드그리드어레이패키지및그제조방법 |
| US6943443B2 (en) | 2001-01-17 | 2005-09-13 | Matsushita Electric Industrial Co., Ltd. | Electronic circuit device including metallic member having installation members |
| US7208833B2 (en) | 2001-01-17 | 2007-04-24 | Matsushita Electric Industrial Co., Ltd. | Electronic circuit device having circuit board electrically connected to semiconductor element via metallic plate |
| JP2010245468A (ja) * | 2009-04-10 | 2010-10-28 | Denso Corp | モールドパッケージの実装構造および実装方法 |
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