JPH0448768A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0448768A JPH0448768A JP2155391A JP15539190A JPH0448768A JP H0448768 A JPH0448768 A JP H0448768A JP 2155391 A JP2155391 A JP 2155391A JP 15539190 A JP15539190 A JP 15539190A JP H0448768 A JPH0448768 A JP H0448768A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置及びその製造方法に関し、
複数の半導体素子を重ねてパッケージに収容した半導体
装置の放熱効果を向上することを目的とし、 凹部を有するパッケージと、該パッケージの凹部に収容
され接合された第1の半導体素子と、該第1の半導体素
子に半田バンプを介して接合された第2の半導体素子と
、該第2の半導体素子の背面に接合されると共にパッケ
ージにも接合され、第2の半導体素子の発生した熱をパ
ッケージに放熱する銅箔とを少なくとも具備するように
構成する。
装置の放熱効果を向上することを目的とし、 凹部を有するパッケージと、該パッケージの凹部に収容
され接合された第1の半導体素子と、該第1の半導体素
子に半田バンプを介して接合された第2の半導体素子と
、該第2の半導体素子の背面に接合されると共にパッケ
ージにも接合され、第2の半導体素子の発生した熱をパ
ッケージに放熱する銅箔とを少なくとも具備するように
構成する。
本発明は半導体装置及びその製造方法に関する。
従来より、例えばアナログ素子とロジック素子、あるい
はメモリー素子とロジック素子等2種類以上の半導体素
子を重ねて一つのパッケージに収容し複合回路を構成し
た半導体装置が用いられている。
はメモリー素子とロジック素子等2種類以上の半導体素
子を重ねて一つのパッケージに収容し複合回路を構成し
た半導体装置が用いられている。
第3図はこのような半導体装置を示す図である。
これは凹部を有するセラミック等の絶縁材料で形成され
たパッケージ本体1に第1の半導体素子2が収容接合さ
れ、その上に半田バンプ3を介して第2の半導体素子4
が接合され、キャップ5で封止されている。なお6は第
1の半導体素子2の電極とリード7との間を配線したワ
イヤである。
たパッケージ本体1に第1の半導体素子2が収容接合さ
れ、その上に半田バンプ3を介して第2の半導体素子4
が接合され、キャップ5で封止されている。なお6は第
1の半導体素子2の電極とリード7との間を配線したワ
イヤである。
上記従来の半導体装置では、第2の半導体素子4が作動
し発熱しても、素子背後には何もなく熱の逃げ場がない
ため、素子温度が上昇し、回路が破壊するという問題が
あった。
し発熱しても、素子背後には何もなく熱の逃げ場がない
ため、素子温度が上昇し、回路が破壊するという問題が
あった。
本発明は上記従来の問題点に鑑み、複数の半導体素子を
重ねてパッケージに収容した半導体装置の放熱効果を向
上した半導体装置を提供することを目的とする。
重ねてパッケージに収容した半導体装置の放熱効果を向
上した半導体装置を提供することを目的とする。
上記目的を達成するために本発明の半導体装置では、凹
部10aを有するパッケージ10と、該パッケージ10
の凹部に収容され接合された第1の半導体素子13と、
該第1の半導体素子13に半田バンプ15を介して接合
された第2の半導体素子16と、該第2の半導体素子1
6の背面に接合されると共にパッケージにも接合され、
第2の半導体素子16の発生した熱をパッケージ10に
放熱する銅箔17とを少なくとも具備してなることを特
徴とする。
部10aを有するパッケージ10と、該パッケージ10
の凹部に収容され接合された第1の半導体素子13と、
該第1の半導体素子13に半田バンプ15を介して接合
された第2の半導体素子16と、該第2の半導体素子1
6の背面に接合されると共にパッケージにも接合され、
第2の半導体素子16の発生した熱をパッケージ10に
放熱する銅箔17とを少なくとも具備してなることを特
徴とする。
また本発明の半導体装置の製造方法では、凹部1、Oa
を有するパッケージ10の該凹部10aに第1の半導体
素子13を収容し^US1共晶合金で接合した後、該第
1の半導体素子13の電極とパッケージのリード12間
をワイヤ14で配線する工程と、第1の半導体素子13
と第2の半導体素子16をそれぞれに設けられた半田バ
ンプ15’ 、 15”を対向させて載置すると共に
、第2の半導体素子16の背面及びパッケージ100役
付部10bに接する銅箔17を半田ペーストを介して載
置した後、加熱して該銅箔17を第2の半導体素子16
の背面及びパッケージ10の段付部10bに半田接合す
ると共に、第1の半導体素子13と第2の半導体素子1
6を半田バンプ15′ ・15′″により接合する工
程とを含むことを特徴とする。
を有するパッケージ10の該凹部10aに第1の半導体
素子13を収容し^US1共晶合金で接合した後、該第
1の半導体素子13の電極とパッケージのリード12間
をワイヤ14で配線する工程と、第1の半導体素子13
と第2の半導体素子16をそれぞれに設けられた半田バ
ンプ15’ 、 15”を対向させて載置すると共に
、第2の半導体素子16の背面及びパッケージ100役
付部10bに接する銅箔17を半田ペーストを介して載
置した後、加熱して該銅箔17を第2の半導体素子16
の背面及びパッケージ10の段付部10bに半田接合す
ると共に、第1の半導体素子13と第2の半導体素子1
6を半田バンプ15′ ・15′″により接合する工
程とを含むことを特徴とする。
第1の半導体素子13の上に半田バンプ15を介して接
合された第2の半導体素子16の背面に銅箔17を接合
し、且つ該銅箔17をパッケージ10に接合することに
より、第2の半導体素子16で発生する熱は、該銅箔1
7を通してパッケージ10に放熱される。
合された第2の半導体素子16の背面に銅箔17を接合
し、且つ該銅箔17をパッケージ10に接合することに
より、第2の半導体素子16で発生する熱は、該銅箔1
7を通してパッケージ10に放熱される。
これにより第2の半導体素子16の温度上昇を抑えるこ
とができ、素子が破壊されるのを防止することができる
。
とができ、素子が破壊されるのを防止することができる
。
第1図は本発明の実施例を示す図である。
本実施例は同図に示すように、凹部10aと段付810
bとが形成され且つリード12を有するセラミック等の
パッケージ10の該凹部10aに第1の半導体素子13
が収容接合され、その電極とリード12との間をワイヤ
14て配線されている。また第1の半導体素子13の上
には半田バンプ15を介して第2の半導体素子16が接
合されている。そして該第2の半導体素子16の背面に
は銅箔17が接合され、さらに該銅箔17はパッケージ
10の役付部10bに接合されている。
bとが形成され且つリード12を有するセラミック等の
パッケージ10の該凹部10aに第1の半導体素子13
が収容接合され、その電極とリード12との間をワイヤ
14て配線されている。また第1の半導体素子13の上
には半田バンプ15を介して第2の半導体素子16が接
合されている。そして該第2の半導体素子16の背面に
は銅箔17が接合され、さらに該銅箔17はパッケージ
10の役付部10bに接合されている。
このように構成された本実施例は、第2の半導体素子1
6で発生した熱は熱伝導の良い銅箔17を通ってパッケ
ージ10に放熱される。これにより第2の半導体素子1
6の温度上昇を抑え、素子が破壊されるのを防止するこ
とができる。 ゛・。
6で発生した熱は熱伝導の良い銅箔17を通ってパッケ
ージ10に放熱される。これにより第2の半導体素子1
6の温度上昇を抑え、素子が破壊されるのを防止するこ
とができる。 ゛・。
次に本発明の半導体素子の製造方法を第2図により説明
する。同図において第1図と同一部分は同一符号を符し
て示した。
する。同図において第1図と同一部分は同一符号を符し
て示した。
本発明方法は、先ず(a)図に示す如き凹部10a及び
段付部10bが形成され、予め該凹部の素子搭載部及び
役付部にメタライズ11が施され、且つリード12を有
するパッケージ10の該凹部10aに、(b)図の如く
第1の半導体素子13をAu −3i共晶合金で接合し
、さらに該第1の半導体素子13の電極とリード12と
の間をワイヤ14で配線する。
段付部10bが形成され、予め該凹部の素子搭載部及び
役付部にメタライズ11が施され、且つリード12を有
するパッケージ10の該凹部10aに、(b)図の如く
第1の半導体素子13をAu −3i共晶合金で接合し
、さらに該第1の半導体素子13の電極とリード12と
の間をワイヤ14で配線する。
次いで第1の半導体素子13の上に第2の半導体素子1
6(該素子の背面には予めAu蒸着被膜を形成しておく
)をそれぞれに形成された半田バンプ15’ 、 15
”を対向させて載置する。またこの第2の半導体素子1
6の背面及びパッケージ10の役付部10bに接する銅
箔17(予めAu被膜が形成されている)を半田ペース
トを介して載置する。次にこれを加熱炉等で加熱するこ
とにより(C)図の如く銅箔17を第2の半導体素子1
6の背面及びパッケージ100役付部10bに接合する
と共に、第1の半導体素子13と第2の半導体素子を接
合する。この後キャップ18でパッケージ10を封止す
ることにより第1図に示した半導体装置とすることがで
きる。
6(該素子の背面には予めAu蒸着被膜を形成しておく
)をそれぞれに形成された半田バンプ15’ 、 15
”を対向させて載置する。またこの第2の半導体素子1
6の背面及びパッケージ10の役付部10bに接する銅
箔17(予めAu被膜が形成されている)を半田ペース
トを介して載置する。次にこれを加熱炉等で加熱するこ
とにより(C)図の如く銅箔17を第2の半導体素子1
6の背面及びパッケージ100役付部10bに接合する
と共に、第1の半導体素子13と第2の半導体素子を接
合する。この後キャップ18でパッケージ10を封止す
ることにより第1図に示した半導体装置とすることがで
きる。
以上の本発明方法によればアナログ素子とロジック素子
、或いはメモリー素子とロジック素子等の複合回路を比
較的容易に形成することができる。
、或いはメモリー素子とロジック素子等の複合回路を比
較的容易に形成することができる。
以上説明した様に、本発明によれば、2種類以上の半導
体素子で複合回路を構成した半導体装置の放熱性を向上
し、且つ該半導体装置を比較的容易に作成することがで
きる。
体素子で複合回路を構成した半導体装置の放熱性を向上
し、且つ該半導体装置を比較的容易に作成することがで
きる。
第1図は本発明の半導体装置の実施例を示す図、第2図
は本発明の半導体装置の製造方法を説明するための図、 第3図は従来の半導体装置を示す図である。 図において、 10はパッケージ、 11はメタライズ、 12はリード、 13は第1の半導体素子、 14はワイヤ、 15・15’ 、 15″は半田バンプ、16は第2
の半導体素子、 17は銅箔、 18はキャップ を示す。 本発明の半導体装置の実施例を示す図 10・・・パッケージ 12・・・リード 13・・・第1の半導体素子 14・・・ワイヤ 15・・・半田バンプ 16・・・第2の半導体素子 17・・・銅箔 18・・・キャップ 本発明の半導体装置の製造方法を説明するための図従来
の半導体装置を示す図 第3図
は本発明の半導体装置の製造方法を説明するための図、 第3図は従来の半導体装置を示す図である。 図において、 10はパッケージ、 11はメタライズ、 12はリード、 13は第1の半導体素子、 14はワイヤ、 15・15’ 、 15″は半田バンプ、16は第2
の半導体素子、 17は銅箔、 18はキャップ を示す。 本発明の半導体装置の実施例を示す図 10・・・パッケージ 12・・・リード 13・・・第1の半導体素子 14・・・ワイヤ 15・・・半田バンプ 16・・・第2の半導体素子 17・・・銅箔 18・・・キャップ 本発明の半導体装置の製造方法を説明するための図従来
の半導体装置を示す図 第3図
Claims (1)
- 【特許請求の範囲】 1、凹部(10a)を有するパッケージ(10)と、該
パッケージ(10)の凹部(10a)に収容され接合さ
れた第1の半導体素子(13)と、 該第1の半導体素子(13)に半田バンプ(15)を介
して接合された第2の半導体素子(16)と、該第2の
半導体素子(16)の背面に接合されると共にパッケー
ジ(10)にも接合され、第2の半導体素子(16)の
発生した熱をパッケージ(10)に放熱する銅箔(17
)とを少なくとも具備したことを特徴とする半導体装置
。 2、凹部(10a)を有するパッケージ(10)の該凹
部(10)に第1の半導体素子(13)を収容し、Au
Si共晶合金で接合した後、該第1の半導体素子(13
)の電極とパッケージ(10)のリード(12)間をワ
イヤ(14)で配線する工程と、 第1の半導体素子(13)と第2の半導体素子(16)
をそれぞれに設けられた半田バンプ(15′、15″)
を対向させて載置すると共に、第2の半導体素子16の
背面及びパッケージ(10)の段付部(10b)に接す
る銅箔(17)を半田ペーストを介して載置した後、加
熱して該銅箔(17)を第2の半導体素子(16)の背
面及びパッケージ(10)の段付部10bに半田接合す
ると共に、第1の半導体素子(13)と第2の半導体素
子(16)を半田バンプ(15′、15″)により接合
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2155391A JPH0448768A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2155391A JPH0448768A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0448768A true JPH0448768A (ja) | 1992-02-18 |
Family
ID=15604930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2155391A Pending JPH0448768A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0448768A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0812015A1 (en) * | 1996-06-04 | 1997-12-10 | MAGNETI MARELLI S.p.A. | A heat dissipator for integrated circuits |
US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1990
- 1990-06-15 JP JP2155391A patent/JPH0448768A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0812015A1 (en) * | 1996-06-04 | 1997-12-10 | MAGNETI MARELLI S.p.A. | A heat dissipator for integrated circuits |
US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
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