CN115691639A - 非易失性存储器件及其检测字线缺陷的方法 - Google Patents

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Abstract

一种非易失性存储器件，包括存储器单元阵列、电压发生器、电压路径电路和字线缺陷检测电路。存储器单元阵列包括存储器单元和连接到存储器单元的字线。电压发生器生成施加到字线的字线电压。电压发生器和存储器单元阵列之间的电压路径电路向字线传送字线电压。字线缺陷检测电路连接到电压发生器和电压路径电路之间的测量节点。字线缺陷检测电路基于测量节点的测量电压来测量电压路径电路的路径漏电流，以在补偿模式中生成与路径漏电流相对应的偏移值，并且在缺陷检测模式中基于偏移值和测量电压来确定字线中的每条字线的缺陷。

Description

非易失性存储器件及其检测字线缺陷的方法
相关申请的交叉引用
本申请要求于2021年7月22日向韩国知识产权局(KIPO)递交的韩国专利申请No.10-2021-0096319的优先权，其全部公开内容通过引用合并于此。
技术领域
示例实施例总体涉及半导体集成电路，并且更具体地涉及非易失性存储器件和/或检测非易失性存储器件的字线缺陷的方法。
背景技术
即使电源关闭，非易失性存储器件也可以保持所存储的数据。虽然易失性存储器件可以用作各种装置的主存储器，但非易失性存储器件可以用于在各种电子设备(例如，计算机、移动设备等)中存储程序代码和/或数据。
近来，已经开发出诸如竖直NAND存储器件之类的具有三维结构的非易失性存储器件，以提高非易失性存储器件的集成度和存储容量。随着集成度和存储容量的提高，可能引起各种类型的缺陷(例如，与相邻布线的非期望连接相对应的桥接缺陷)，并且可能降低非易失性存储器件的性能和产量。
发明内容
一些示例实施例可以提供非易失性存储器件以及能够有效地检测字线缺陷的相关联的方法。
根据一些示例实施例，非易失性存储器件包括存储器单元阵列、电压发生器、电压路径电路和字线缺陷检测电路。存储器单元阵列包括多个单元串和多条字线。多个单元串中的每一个单元串包括存储器单元。多条字线中的每一条字线连接到存储器单元中的至少一个存储器单元。多个单元串中的每一个单元串共同连接在多条位线中的一条位线和源极线之间。电压发生器生成施加到多条字线的字线电压。电压路径电路连接在电压发生器和存储器单元阵列之间。电压路径电路向多条字线传送字线电压。字线缺陷检测电路连接到电压发生器和电压路径电路之间的测量节点。字线缺陷检测电路在补偿模式中基于测量节点的测量电压来测量电压路径电路的路径漏电流，以生成与路径漏电流相对应的偏移值，并且在缺陷检测模式中，基于偏移值和测量电压来确定多条字线中的每条字线的缺陷。
根据一些示例实施例，非易失性存储器件包括：多个第一金属焊盘，在单元区中；多个第二金属焊盘，在单元区下方的外围区中，其中，外围区通过第一金属焊盘和第二金属焊盘竖直连接到单元区；存储器单元阵列，在单元区中，并且包括存储器单元和连接到存储器单元的多条字线；电压发生器，在外围区中，并且被配置为生成施加到多条字线的字线电压；电压路径电路，在外围区中，连接在电压发生器和存储器单元阵列之间，并且被配置为向多条字线传送字线电压；以及字线缺陷检测电路，在外围区中，连接到电压发生器和电压路径电路之间的测量节点。字线缺陷检测电路在补偿模式中基于测量节点的测量电压来测量电压路径电路的路径漏电流，以生成与路径漏电流相对应的偏移值，并且在缺陷检测模式中，基于偏移值和测量电压来确定多条字线中的每条字线的缺陷。
根据一些示例实施例，检测非易失性存储器件的字线缺陷的方法包括：在补偿模式中，测量电压路径电路的路径漏电流，以生成与路径漏电流相对应的偏移值；在缺陷检测模式中，电压路径电路向多条字线提供由电压发生器生成的字线电压，并且基于偏移值确定多条字线中的每条字线的缺陷。
根据一些示例实施例的非易失性存储器件和检测字线缺陷的方法可以通过测量电压路径电路的路径漏电流，以及根据测量出的路径漏电流确定字线缺陷的标准，来有效地筛选有缺陷的字线，并提高非易失性存储器件的缺陷检测能力和产量。
另外，根据一些示例实施例的非易失性存储器件和检测字线缺陷的方法可以通过独立于其他漏电流来检测路径漏电流以准确地识别缺陷源，来有效地改进非易失性存储器件的设计和制造工艺。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的示例实施例。
图1是示出了根据一些示例实施例的非易失性存储器件的图。
图2是示出了根据一些示例实施例的检测非易失性存储器件中的字线缺陷的方法的流程图。
图3是示出了根据一些示例实施例的存储器系统的框图。
图4是示出了根据一些示例实施例的非易失性存储器件的框图。
图5是示出了包括在图4的非易失性存储器件中的存储器单元阵列的框图。
图6是示出了图5的多个存储器块中的一个存储器块的等效电路的图。
图7是示出了根据一些示例实施例的非易失性存储器件的图。
图8是示出了根据一些示例实施例的非易失性存储器件在补偿模式中的操作的示例实施例的时序图。
图9是示出了根据一些示例实施例的非易失性存储器件在缺陷检测模式中的操作的示例实施例的时序图。
图10是示出了根据一些示例实施例的包括在字线缺陷检测电路中的补偿电路的示例实施例的图。
图11是示出了包括图10的补偿电路的非易失性存储器件的操作的示例实施例的时序图。
图12是示出了从图10的补偿电路提供的路径漏电流、计数值和偏移值之间的关系的图。
图13是示出了偏移值和字线发展时间之间的关系的图。
图14和图15是示出了根据一些示例实施例的非易失性存储器件的图。
图16是示出了根据一些示例实施例的非易失性存储器件的截面图。
图17是示出了根据一些示例实施例的堆叠半导体器件的制造的概念图。
图18是示出了根据一些示例实施例的测试系统的框图。
图19是示出了根据一些示例实施例的存储设备的框图。
具体实施方式
下面将参考附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。在附图中，相同的附图标记始终指代相同的元件。可以省略重复的描述。
图1是根据一些示例实施例的非易失性存储器件，并且图2是示出了根据一些示例实施例的检测非易失性存储器件中的字线缺陷的方法的流程图。
参照图1，非易失性存储器件10可以包括存储器单元阵列100、电压发生器VGEN、电压路径电路VPTH、字线缺陷检测电路WDDC 200、测试控制器TCON 300、电压开关SWV、多个字线开关SWW1～SWW3和模式开关SWM。图1仅示出了用于描述示例实施例的元件，并且还将参照图3至图6描述非易失性存储器件10的配置和操作。在一些示例实施例中，电压开关SWV、多个字线开关SWW1～SWW3可以包括在电压路径电路VPTH中，和/或模式开关SWM可以包括在字线缺陷检测电路200中，和/或测试控制器300可以包括在图4所示的控制电路450中。
存储器单元阵列100可以包括存储器单元和连接到存储器单元的多条字线WL1～WL3。为了便于说明和描述，图1中省略了存储器单元并示出了三条字线，并且共同连接到电压路径电路VPTH的字线数可以通过各种方法来确定。如下面将参照图6和图16描述的，非易失性存储器件10可以是竖直NAND闪存器件，其中，存储器单元包括在内并在垂直方向上堆叠在多个单元串中的每一个单元串中，多个单元串共同连接在多条位线和源极线之间。
电压发生器VGEN可以生成施加到多条字线WL1～WL3的字线电压。下面将参照图4描述由电压发生器VGEN生成的字线电压。
电压路径电路VPTH可以连接在电压发生器VGEN和存储器单元阵列100之间，并且被配置为向多条字线WL1～WL3传送字线电压。电压路径电路VPTH可以包括布线、开关、电压放大器等，以控制非易失性存储器件10的操作。图1中示出了电压路径电路VPTH的路径漏电流Ip。路径漏电流Ip可以根据非易失性存储器件10的制造工艺条件和/或操作条件而变化。
字线缺陷检测电路200可以连接到电压发生器VGEN和电压路径电路VPTH之间的测量节点NM。如下面将描述的，可以使用字线缺陷检测电路200执行补偿模式和缺陷检测模式。
参照图1和图2，字线缺陷检测电路200可以在补偿模式中，基于测量节点NM的测量电压VMS来测量电压路径电路VPTH的路径漏电流Ip，以生成与路径漏电流Ip相对应的偏移值OFS(S100)。字线缺陷检测电路200可以连接到测量节点NM，以测量测量电压VMS。
另外，字线缺陷检测电路200可以在缺陷检测模式中，针对字线WL1～WL3中的每一条字线，基于偏移值OFS和测量电压VMS来确定是否存在缺陷(S200)。在一些示例实施例中，字线缺陷检测电路200可以在缺陷检测模式中，基于偏移值OFS和测量电压VMS来确多条字线WL1～WL3的多个字线漏电流Iw1～Iw3，并且基于多个字线漏电流Iw1～Iw3中的每一个字线漏电流来确定每条字线的缺陷。如下面将描述的，偏移值OFS可以被提供给测试控制器300，并且测试控制器300可以生成在根据偏移值OFS变化的锁存时间点处激活的锁存信号SLAT。字线缺陷检测电路200可以生成指示每个字线漏电流是否是可接受的通过失败信号SPF。
电压开关SWV可以基于电压开关信号SVS将电压发生器VGEN电连接到测量节点NM。多个字线开关SWW1～SWW3可以基于多个字线选择信号WSEL1～WSEL3中的每个字线选择信号将电压路径电路VPTH电连接到多条字线WL1～WL3中的每条字线。模式开关SWM可以基于模式信号SMD将字线缺陷检测电路200电连接到测量节点NM。电压开关信号SVS、多个字线选择信号WSEL1～WSEL3和模式信号SMD可以由测试控制器300生成，或者由在测试控制器300的控制下的另一逻辑电路生成。
在如下面将参照图8描述的补偿模式中，非易失性存储器件10可以去激活多个字线选择信号WSEL1～WSEL3中的所有字线选择信号，以关断多个字线开关SWW1～SWW3中的所有字线开关。在该情况下，无论多条字线WL1～WL3的多个字线漏电流Iw1～Iw3如何，测量电压VMS都可以被路径漏电流Ip减小。
在如下面将参照图9描述的缺陷检测模式中，非易失性存储器件10可以激活多个字线选择信号WSEL1～WSEL3中的一个字线选择信号并去激活其他字线选择信号，以导通多个字线开关SWW1～SWW3中的一个字线开关并关断其他字线开关。在该情况下，测量电压VMS可以被路径漏电流Ip和与被导通的一个字线开关相对应的一个字线的一个字线漏电流二者减小。
如下面将参照图8和图9描述的，非易失性存储器件10可以在补偿模式和缺陷检测模式中激活模式信号SMD，以导通模式开关SWM。相反，非易失性存储器件10可以在非易失性存储器件10的正常操作模式(例如，读取操作模式、写入操作模式等)中去激活模式信号SMD，以关断模式开关SWM。
随着竖直NAND闪存器件的密度增加，用于沟道孔的蚀刻工艺的难度级别增加，并且由于与字线相邻的结构而导致的缺陷增加。传统上，确定字线缺陷的筛选测试是基于预定的固定条件执行的，而不管与字线相邻的结构的特性如何。即使路径漏电流Ip根据制造工艺条件的改变而变化，传统方案也可以基于固定条件来筛选被确定为有缺陷的字线。另外，传统的筛选测试是在同时测量字线漏电流和路径漏电流的情况下执行的。在这样的方案中，非易失性存储器件的筛选级别和产量可以根据制造工艺而变化。
相反，可以定量地测量与寄生泄漏分量相对应的电压路径电路VPTH的路径漏电流Ip，并且可以使用测量出的寄生泄漏分量来补偿电路偏差。
这样，根据一些示例实施例的非易失性存储器件和检测字线缺陷的方法可以通过测量电压路径电路的路径漏电流，以及根据测量出的路径漏电流确定字线缺陷的标准来有效地筛选有缺陷的字线，并提高非易失性存储器件的缺陷检测能力和产量。
另外，根据一些示例实施例的非易失性存储器件和检测字线缺陷的方法可以通过独立于其他漏电流来检测路径漏电流以准确地识别缺陷源，来有效地改进非易失性存储器件的设计和制造工艺。
图3是示出了根据一些示例实施例的存储器系统的框图。
参照图3，存储器系统10可以包括存储器控制器20和至少一个存储器件30。
存储器件30可以是如本文所述的非易失性存储器件。存储器系统10可以包括基于闪存的数据存储介质，例如，存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
非易失性存储器件30可以在存储器控制器20的控制下执行读取操作、擦除操作、编程操作或写入操作。非易失性存储器件30通过输入/输出线从存储器控制器20接收命令信号CMD、地址信号ADDR和数据DATA以执行这些操作。另外，非易失性存储器件30通过控制线从存储器控制器20接收控制信号CTRL。另外，非易失性存储器件30通过电源线从存储器控制器20接收电力PWR。
根据一些示例实施例，非易失性存储器件30可以包括字线缺陷检测电路WDDC200。如上所述，字线缺陷检测电路200可以在补偿模式中基于测量节点的测量电压来测量电压路径电路的路径漏电流，以生成与路径漏电流相对应的偏移值，并且在缺陷检测模式中，基于偏移值和测量电压来确定多条字线中的每条字线的缺陷。
图4是示出了根据一些示例实施例的非易失性存储器件的框图。
参照图4，非易失性存储器件30包括存储器单元阵列100、页缓冲器电路410、数据输入/输出电路420、地址解码器430、控制电路450、电压发生器460、字线缺陷检测电路WDDC200和测试控制器TCON 300。
存储器单元阵列100可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接导地址解码器430。另外，存储器单元阵列100可以通过多条位线BL耦接到页缓冲器电路410。
存储器单元阵列100可以包括耦接到多条字线WL和多条位线BL的多个存储器单元。在一些示例实施例中，存储器单元阵列100可以是以三维结构(或竖直结构)形成在衬底上的三维存储器单元阵列。在这种情况下，存储器单元阵列100可以包括竖直取向的多个NAND串，使得至少一个存储器单元位于另一存储器单元上方。
控制电路450可以从存储器控制器20接收命令信号CMD和地址信号ADDR。控制电路450可以基于命令信号CMD和地址信号ADDR来控制非易失性存储器件30的擦除、编程和读取操作。擦除操作可以包括执行一系列擦除循环，并且编程操作可以包括执行一系列编程循环。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常的读取操作和数据恢复读取操作。
例如，控制电路450可以生成用于控制电压发生器460的控制信号CTL，可以基于命令信号CMD生成用于控制页缓冲器电路410的页缓冲器控制信号PBC，并且可以基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路450可以向地址解码器430提供行地址R_ADDR，并向数据输入/输出电路420提供列地址C_ADDR。
地址解码器430可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接到存储器单元阵列100。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR，将多条字线WL中的一条字线确定为选择的字线，并将多条字线WL中除选择的字线之外的其余字线确定为未选择的字线。
另外，在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR，将多条串选择线SSL中的一条串选择线确定为选择的串选择线，并将多条串选择线SSL中除选择的串选择线之外的其余串选择线确定为未选择的串选择线。
电压发生器460可以基于控制信号CTL生成用于非易失性存储器件30的存储器单元阵列100的操作的字线电压VWL。电压发生器460可以从存储器控制器20接收电力PWR。字线电压VWL可以通过地址解码器430施加到多条字线WL。
例如，在编程操作期间，电压发生器460可以将编程电压施加到选择的字线，并将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压发生器460可以将编程验证电压施加到选择的字线，并将验证通过电压施加到未选择的字线。另外，在正常读取操作期间，电压发生器460可以将读取电压施加到选择的字线，并将读取通过电压施加到未选择的字线。
页缓冲器电路410可以通过多条位线BL耦接到存储器单元阵列100。页缓冲器电路410可以包括多个缓冲器。在一些示例实施例中，每个缓冲器可以连接到一条位线。在一些示例实施例中，每个缓冲器可以连接到两条或更多条位线。页缓冲器电路410可以临时存储要在存储器单元阵列100的选择的页中编程的数据或从存储器单元阵列100的选择的页中读出的数据。
数据输入/输出电路420可以通过数据线DL耦接到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可以从存储器控制器20接收编程数据DATA，并基于从控制电路450接收的列地址C_ADDR向页缓冲器电路410提供编程数据DATA。在读取操作期间，数据输入/输出电路420可以基于从控制电路450接收的列地址C_ADDR，向存储器控制器20提供已从存储器单元阵列100读取并存储在页缓冲器电路410中的读取数据DATA。
如上所述，字线缺陷检测电路200可以在补偿模式中基于测量节点的测量电压来测量电压路径电路的路径漏电流，以生成与路径漏电流相对应的偏移值，并且在缺陷检测模式中，基于偏移值和测量电压来确定多条字线中的每条字线的缺陷。
测试控制器300可以生成控制信号，以控制字线缺陷检测电路200的补偿模式和缺陷检测模式。例如，测试控制器300可以生成如上所述的电压开关信号、字线选择信号和模式信号。另外，测试控制器300可以从字线缺陷检测电路200接收偏移值，并基于偏移值控制锁存信号的激活时序。
如图4所示，测试控制器300可以包括在控制电路450中。根据一些示例实施例，测试控制器300可以是设置在控制电路之外或设置在诸如存储器控制器、测试器设备等的外部设备中的不同电路。
在下文中，第三方向D3指示垂直于半导体衬底的上表面的方向，并且第一方向D1和第二方向D2指示平行于半导体衬底的上表面的两个方向。例如，第一方向D1和第二方向D2可以彼此垂直。第三方向D3可以被称为竖直方向，第一方向D1可以被称为行方向，并且第二方向D2可以被称为列方向。附图中箭头指示的方向和相反的方向可以被认为是相同的方向。
图5是示出了包括在图4的非易失性存储器件中的存储器单元阵列的框图，并且图6是示出了图5的多个存储器块中的一个存储器块的等效电路的图。
参照图5，存储器单元阵列100可以包括多个存储器块BLK1至BLKz，其中，z是自然数。在示例实施例中，存储器块BLK1至BLKz由图4中的地址解码器430选择。例如，地址解码器430可以选择存储器块BLK1至BLKz中的与块地址相对应的特定存储器块BLK。
可以与图5的存储器块BLK1至BLKz中的一个存储器块相对应的图6的存储器块BLKi可以以三维结构(或竖直结构)形成在衬底上。例如，包括在存储器块BLKi中的NAND串或单元串可以形成在垂直于衬底的上表面的第三方向D3上。
参照图6，存储器块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33。NAND串NS11至NS33中的每个NAND串可以包括串选择晶体管SST、存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST。在图6中，NAND串NS11至NS33中的每一个NAND串被示为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。例如，在一些示例实施例中，NAND串NS11至NS33中的每一个NAND串可以包括任何数量的存储器单元。
每个串选择晶体管SST可以连接到对应的串选择线(SSL1至SSL3中的一条)。存储器单元MC1至MC8可以分别连接到对应的栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8。栅极线GTL1至GTL8可以是字线，并且栅极线GTL1至GTL8中的一些可以是虚设字线。每个地选择晶体管GST可以连接到对应的地选择线(GSL1、GSL2和GSL3中的一条)。每个串选择晶体管SST可以连接到对应的位线(例如，BL1、BL2和BL3中的一条)，并且每个地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。在图6中，存储器块BLKi被示为耦接到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施例不限于此。例如，在一些示例实施例中，存储器单元阵列中的每个存储器块可以耦接到任何数量的字线和任何数量的位线。
在图6中，每个单元串包括一个串选择晶体管SST和一个地选择晶体管GST。然而，示例实施例不限于此。例如，在一些示例实施例中，每个单元串可以包括两个或更多个串选择晶体管SST和两个或更多个地选择晶体管GST。
图7是示出了根据一些示例实施例的非易失性存储器件的图。在下文中，将省略与图1重复的描述。
参照图7，非易失性存储器件10可以包括存储器单元阵列100、电压发生器VGEN、电压路径电路VPTH、字线缺陷检测电路WDDC200、测试控制器TCON 300、电压开关SWV、多个字线开关SWW1～SWW3和模式开关SWM。
存储器单元阵列100可以包括存储器单元和连接到存储器单元的多条字线WL1～WL3。电压发生器VGEN可以生成施加到多条字线WL1～WL3的字线电压。电压路径电路VPTH可以连接在电压发生器VGEN和存储器单元阵列100之间，并且被配置为向多条字线WL1～WL3传送字线电压。
字线缺陷检测电路200可以包括比较电路200、补偿电路CMPS 240和缺陷确定电路DDET 260。
在补偿模式中，比较电路220可以基于参考电压VREF和由路径漏电流Ip减小的测量电压VMS来生成比较结果信号SCR。另外，在缺陷检测模式中，比较电路220可以基于参考电压VREF以及由路径漏电流Ip和每个字线漏电流Iwi(i＝1，2，3)二者减小的测量电压VMS来生成比较结果信号SCR。
在一些示例实施例中，如图7所示，比较电路220可以包括连接在测量节点NM和检测节点ND之间的第一电容器C1、连接在检测节点ND和接地电压之间的第二电容器C2、以及比较器COM。比较器COM可以将检测节点ND的检测电压VDET与参考电压VREF进行比较，以生成比较结果信号SCR。
在一些示例实施例中，比较器COM可以在正输入端子(+)处接收检测电压VDET，并且在负输入端子(-)处接收参考电压VREF。在该情况下，当检测电压VDET高于参考电压VREF时，比较结果信号SCR可以具有逻辑高电平，并且当检测电压VDET低于参考电压VREF时，比较结果信号SCR可以具有逻辑低电平。
第一电容器C1和第二电容器C2可以用作电容分压电路。检测节点ND的检测电压VDET和测量节点NM的测量电压VMS可以与第一电容器C1和第二电容器C2的电容比成线性比例。
在一些示例实施例中，比较电路220还可以包括初始化开关SWI。初始化开关SWI可以基于初始化信号SINT，将检测节点ND的检测电压VDET复位为初始化电压VINT。通过用初始化电压VINT复位检测节点ND，可以消除检测节点ND的电压电平的不确定性，并且可以防止操作错误。
在补偿模式中，补偿电路240可以基于比较结果信号SCR的转变时序来生成偏移值OFS。下面将参照图10和图11来描述补偿电路240的示例实施例。
在缺陷检测模式中，缺陷确定电路260可以在基于偏移值OFS确定的锁存时间点处，基于比较结果信号SCR的逻辑电平来生成指示每条字线的缺陷的通过失败信号SPF。
在一些示例实施例中，缺陷确定电路260可以包括锁存电路。锁存电路可以基于在锁存时间点处被激活的锁存信号SLAT来锁存比较结果信号SCR的逻辑电平，以输出通过失败信号SPF。
电压开关SWV可以基于电压开关信号SVS将电压发生器VGEN电连接到测量节点NM。多个字线开关SWW1～SWW3可以基于多个字线选择信号WSEL1～WSEL3中的每个字线选择信号将电压路径电路VPTH电连接到多条字线WL1～WL3中的每条字线。模式开关SWM可以基于模式信号SMD将字线缺陷检测电路200电连接到测量节点NM。电压开关信号SVS、多个字线选择信号WSEL1～WSEL3和模式信号SMD可以由测试控制器300生成，或者由在测试控制器300的控制下的另一逻辑电路生成。
图8是示出了根据一些示例实施例的非易失性存储器件在补偿模式中的操作的示例实施例的时序图。
图8示出了在用于测量路径漏电流Ip的补偿时段PCPS中的模式信号SMD、多个字线选择信号WSEL1～WSEL3的波形或转变时序、电压开关信号SVS和检测电压VDET。补偿时段PCPS可以包括时间点T1～T4之间的复位时段PRST、预充电时段PPCH和发展时段PDEV。
参照图7和图8，非易失性存储器件10可以在执行补偿模式的补偿时段PCPS中激活模式信号SMD，以导通模式开关SWM。另外，非易失性存储器件10可以去激活多个字线选择信号WSEL1～WSEL3中的所有字线选择信号，以关断多个字线开关SWW1～SWW3中的所有字线开关。例如，模式信号SMD和多个字线选择信号WSEL1～WSEL3在逻辑高电平H被激活，并且在逻辑低电平L被去激活，但是示例实施例不限于特定的逻辑电平。
在复位时段PRST中，非易失性存储器件10可以初始化非易失性存储器件10的操作状态。
在预充电时段PPCH中，非易失性存储器件10可以激活电压开关信号SVS，以导通电压开关SWV。通过导通电压开关SWV，测量节点NM的测量电压VMS可以用由电压发生器VGEN生成的字线电压来充电，并且检测节点ND的检测电压VDET可以用与测量电压VMS成比例的预充电电压VPCH来充电。
在电压开关信号SVS被去激活时的路径发展开始时间点T3处，测量电压VMS开始由路径漏电流Ip减小，并且因此与测量电压VMS成比例的检测电压VDET开始减小。
在发展时段PDEV中，多个字线开关SWW1～SWW3中的所有字线开关都处于关断状态，并且测量电压VMS可以由路径漏电流Ip减小，而不管多个字线漏电流Iw1～Iw3如何。检测电压VDET可以以与路径漏电流Ip相对应的斜率减小。在检测电压VDET从预充电电压VPCH减小ΔVp时的时间点T3和Ta之间的时间可以被称为泄漏时间Δtp。补偿电路240可以测量直到检测电压VDET变为等于参考电压VREF所经过的泄漏时间Δtp，并生成上述偏移值OFS，使得偏移值OFS可以与泄漏时间Δtp成比例。还将参照图12和图13描述基于泄漏时间Δtp来生成偏移值OFS。
因此，字线缺陷检测电路200的补偿电路240可以在补偿模式中基于测量电压VMS和参考电压VREF来测量与路径漏电流Ip成反比的泄漏时间Δtp，并生成与泄漏时间Δtp成比例的偏移值OFS。
图9是示出了根据一些示例实施例的非易失性存储器件在缺陷检测模式中的操作的示例实施例的时序图。
图9示出了用于确定第一字线WL1的缺陷的第一缺陷确定时段PWDD1、用于确定第二字线WL2的缺陷的第二缺陷确定时段PWDD2和用于确定第三字线WL3的缺陷的第三缺陷确定时段PWDD3中的模式信号SMD、多个字线选择信号WSEL1～WSEL3的波形或转变时序、电压开关信号SVS、检测电压VDET和锁存信号SLAT。第一缺陷确定时段至第三缺陷确定时段PWDD1～PWDD3中的每一个缺陷确定时段可以包括时间点T11～T20之间的复位时段PRST、预充电时段PPCH和发展时段PDEV。
参照图7和图9，非易失性存储器件10可以在执行缺陷检测模式的第一缺陷确定时段至第三缺陷确定时段PWDD1～PWDD3中激活模式信号SMD，以导通模式开关SWM。另外，非易失性存储器件10可以激活多个字线选择信号WSEL1～WSEL3中的一个字线选择信号并去激活其他字线选择信号，以导通多个字线开关中的一个字线开关并关断其他字线开关。换言之，如图9所示，在第一缺陷确定时段PWDD1中，可以仅激活第一字线选择信号WSEL1，并且可以去激活第二字线选择信号WSEL2和第三字线选择信号WSEL3，在第二缺陷确定时段PWDD2中，可以仅激活第二字线选择信号WSEL2，并且可以去激活第一字线选择信号WSEL1和第三字线选择信号WSEL3，并且在第三缺陷确定时段PWDD3中，可以仅激活第三字线选择信号WSEL3，并且可以去激活第一字线选择信号WSEL1和第二字线选择信号WSEL2。
在复位时段PRST中，非易失性存储器件10可以初始化非易失性存储器件10的操作状态。
在预充电时段PPCH中，非易失性存储器件10可以激活电压开关信号SVS，以导通电压开关SWV。通过导通电压开关SWV，测量节点NM的测量电压VMS可以用由电压发生器VGEN生成的字线电压来充电，并且检测节点ND的检测电压VDET可以用与测量电压VMS成比例的预充电电压VPCH来充电。
在第一缺陷确定时段PWDD1中的路径发展开始时间点T13处，测量电压VMS开始由路径漏电流Ip和第一字线漏电流Iw1减小，并且因此与测量电压VMS成比例的检测电压VDET开始减小。在第二缺陷确定时段PWDD2中的路径发展开始时间点T16处，测量电压VMS开始由路径漏电流Ip和第二字线漏电流Iw2减小，并且因此检测电压VDET开始减小。在第三缺陷确定时段PWDD3中的路径发展开始时间点T19处，测量电压VMS开始由路径漏电流Ip和第三字线漏电流Iw3减小，并且因此检测电压VDET开始减小。因此，测量电压VMS和与测量电压VMS成比例的检测电压VDET可以由路径漏电流Ip和每个字线漏电流减小。
在第一缺陷确定时段PWDD1的发展时段PDEV中，检测电压VDET可以以与路径漏电流Ip和第一字线漏电流Iw1之和相对应的斜率减小。在第二缺陷确定时段PWDD2的发展时段PDEV中，检测电压VDET可以以与路径漏电流Ip和第二字线漏电流Iw2之和相对应的斜率减小。在第三缺陷确定时段PWDD3的发展时段PDEV中，检测电压VDET可以以与路径漏电流Ip和第三字线漏电流Iw3之和相对应的斜率减小。
在缺陷检测模式中，字线缺陷检测电路200的缺陷确定电路260可以基于在锁存时间点TL1、TL2和TL3中的每一个锁存时间点处的测量电压VMS和参考电压VREF来确定每条字线的每个字线漏电流是否超过阈值，锁存时间点TL1、TL2和TL3是基于偏移值OFS确定的。缺陷确定电路260可以基于确定每个字线漏电流是否超过阈值的结果来确定每条字线的缺陷，并生成指示每条字线是否有缺陷的通过失败信号SPF。例如，通过失败信号SPF的第一逻辑电平可以指示对应的字线是正常的，并且通过失败信号SPF的第二逻辑电平可以指示对应的字线是有缺陷的。
例如，如图9所示，因为与测量电压VMS成比例的检测电压VDET在第一缺陷确定时段PWDD1和第三缺陷确定时段PWDD3的锁存时间点TL1和TL3处高于参考电压VREF，所以确定第一字线漏电流Iw1和第三字线漏电流Iw3没有超过阈值。相反，因为与测量电压VMS成比例的检测电压VDET在第二缺陷确定时段PWDD2的锁存时间点TL2处低于参考电压VREF，所以确定第二字线漏电流Iw2超过阈值。因此，第一字线WL1和第三字线WL3可以被确定为是正常的，并且第二字线WL2可以被确定为是有缺陷的。
图9示出了每个字线发展开始时间点T13、T16和T19与锁存时间点TL1、TL2和TL3中的每一个锁存时间点之间的字线发展时间tDEV。如将在下面参照图12和图13所描述的，图1中的测试控制器300可以控制锁存信号SLAT的转变时序，使得发展时间tDEV可以与偏移值OFS成比例。
图10是示出了根据一些示例实施例的包括在字线缺陷检测电路中的补偿电路的示例实施例的图。
参照图10，补偿电路240可以包括计数器输入开关SWC、计数器242、寄存器244和计算电路ALU 246。
计数器输入开关SWC可以连接到提供比较结果信号SCR的比较电路220的输出节点。计数器输入开关SWC可以基于计数开始信号SCST而被导通，以生成计数使能信号SCEN。计数开始信号SCST可以由测试控制器300生成。
计数器242可以在计数使能信号SCEN的激活持续时间期间对时钟信号CLK的时钟数进行计数，以提供指示与路径漏电流Ip成反比的泄漏时间Δtp的计数值CNT。
寄存器244可以存储从计数器242提供的计数值CNT。
计算电路246可以从存储在寄存器244中的计数值CNT中减去默认计数值CNT_D，以提供偏移值OFS。
图11是示出了包括图10的补偿电路的非易失性存储器件的操作的示例实施例的时序图。在下文中，将省略与图8重复的描述。
图11示出了在用于测量路径漏电流Ip的补偿时段PCPS中的模式信号SMD、多个字线选择信号WSEL1～WSEL3的波形和转变时序、电压开关信号SVS、初始化信号SINT、检测电压VDET、计数开始信号SCST、比较结果信号SCR和计数使能信号SCEN。补偿时段PCPS可以包括时间点T1～T4之间的复位时段PRST、预充电时段PPCH和发展时段PDEV。
参照图7、图10和图11，非易失性存储器件10可以在执行补偿模式的补偿时段PCPS中激活模式信号SMD，以导通模式开关SWM。另外，非易失性存储器件10可以去激活多个字线选择信号WSEL1～WSEL3中的所有字线选择信号，以关断多个字线开关SWW1～SWW3中的所有字线开关。
在复位时段PRST中，非易失性存储器件10可以初始化非易失性存储器件10的操作状态。
在预充电时段PPCH中，非易失性存储器件10可以激活电压开关信号SVS，以导通电压开关SWV。另外，初始化信号SINT可以在电压开关信号SVS的激活持续时间的至少一部分期间被激活，以导通初始化开关SWI。
在电压开关信号SVS被去激活时的路径发展开始时间点T3处，测量电压VMS开始由路径漏电流Ip减小，并且因此与测量电压VMS成比例的检测电压VDET开始减小。
计数开始信号SCST可以在路径发展开始时间点T3处被激活，并且计数器输入开关SWC可以被导通。在路径发展开始时间点T3处，比较结果信号SCR具有逻辑高电平H，并且因此计数使能信号SCEN转变为逻辑高电平H。在检测电压VDET变为等于参考电压VREF的时间点Ta处，比较结果信号SCR转变为逻辑低电平L，并且因此计数使能信号SCEN转变为逻辑低电平L。
因此，计数使能信号SCEN可以在测量节点NM被字线电压充电之后，在测量电压VMS开始减小的路径发展开始时间点T3处被激活，并且计数使能信号SCEN可以在与测量电压VMS成比例的检测电压VDET变为等于参考电压VREF的时间点Ta处被去激活。
计数器242可以在与计数使能信号SCEN的激活持续时间相对应的泄漏时间Δtp期间对时钟信号CLK的时钟数进行计数，以提供指示与路径漏电流Ip成反比的泄漏时间Δtp的计数值CNT。泄漏时间Δtp可以与计数值CNT和时钟信号CLK的循环周期的乘积相对应。
图12是示出了从图10的补偿电路提供的路径漏电流、计数值和偏移值之间的关系的图，并且图13是示出了偏移值和字线发展时间之间的关系的图。
参照图12，计数值CNT可以与路径漏电流Ip成反比，补偿电路240的计算电路246通过从测量出的计数值CNT中减去默认计数值CNT_D来提供偏移值OFS。默认计数值CNT_D与默认路径漏电流Ip_D相对应。例如，当路径漏电流Ip是低于默认路径漏电流Ip_D的第一电流Ip1时，计数值CNT是大于默认计数值CNT_D的第一计数值CNT1，并且偏移值OFS是与正值相对应的第一偏移值OFS1。相反，当路径漏电流Ip是高于默认路径漏电流Ip_D的第二电流Ip2时，计数值CNT是小于默认计数值CNT_D的第二计数值CNT2，并且偏移值OFS是与负值相对应的第二偏移值-OFS2。
参照图13，测试控制器300可以控制字线发展时间tDEV，使得字线发展时间tDEV可以与偏移值OFS成比例。例如，当偏移值OFS是与负值相对应的第二偏移值-OFS2时，测试控制器300可以将字线发展时间tDEV确定为比默认字线发展时间tDEV_D短的第二字线发展时间tDEV2。相反，当偏移值OFS是与正值相对应的第一偏移值OFS1时，测试控制器300可以将字线发展时间tDEV确定为比默认字线发展时间tDEV_D长的第一字线发展时间tDEV1。
因此，随着路径漏电流Ip减小，字线发展时间tDEV可以增加以加强针对字线缺陷的标准，从而提高确定有缺陷的字线的准确度。相反，随着路径漏电流Ip增加，字线发展时间tDEV可以减小以减轻针对字线缺陷的标准，从而提高非易失性存储器件的产量。
图14和图15是示出了根据一些示例实施例的非易失性存储器件的图。
参照图14和图15，非易失性存储器件11和12可以包括多个存储器块BLK1～BLK3。为了便于说明和描述，图14和图15中示出了三个存储器块，并且可以通过各种方法确定包括在非易失性存储器件的存储器单元阵列中的存储器块的数量。第一存储器块至第三存储器块BLK1～BLK3中的每一个存储器块可以包括多条字线。用于连接第一电压路径电路至第三电压路径电路VPTH1～VPTH3中的每一个电压路径电路的多个字线开关SWW可以设置在第一电压路径电路至第三电压路径电路VPTH1～VPTH3中的每一个电压路径电路和第一存储器块至第三存储器块BLK1～BLK3中的每一个存储器块之间。
由电压发生器VGEN生成的字线电压可以通过电压开关SWV和第一块开关至第三块开关SWB1～SWB3中的每一个块开关施加到第一电压路径电路至第三电压路径电路VPTH1～VPTH3中的每一个电压路径电路，其中，电压开关SWV基于电压开关信号SVS而被导通，并且第一块开关至第三块开关SWB1～SWB3中的每一个块开关基于第一块选择信号至第三块选择信号BSEL1～BSEL3中的每一个块选择信号而被导通。
在一些示例实施例中，如图14所示，可以将一个字线缺陷检测电路分配给多个存储器块中的每个存储器块。
第一字线缺陷检测电路WDDC1可以通过第一模式开关SWM1连接到第一块开关SWB1和第一电压路径电路VPTH1之间的第一测量节点NM1。第二字线缺陷检测电路WDDC2可以通过第二模式开关SWM2连接到第二块开关SWB2和第二电压路径电路VPTH2之间的第二测量节点NM2。第三字线缺陷检测电路WDDC3可以通过第三模式开关SWM3连接到第三块开关SWB3和第三电压路径电路VPTH3之间的第三测量节点NM3。
第一字线缺陷检测电路WDDC1可以测量第一电压路径电路VPTH1的第一路径漏电流Ip1，并提供与第一路径漏电流Ip1相对应的第一偏移值。第二字线缺陷检测电路WDDC2可以测量第二电压路径电路VPTH2的第二路径漏电流Ip2，并提供与第二路径漏电流Ip2相对应的第二偏移值。第三字线缺陷检测电路WDDC3可以测量第三电压路径电路VPTH3的第三路径漏电流Ip3，并提供与第三路径漏电流Ip3相对应的第三偏移值。
在一些示例实施例中，如图15所示，字线缺陷检测电路WDDC可以由多个存储器块共享。
字线缺陷检测电路WDDC可以通过模式开关SWM连接到电压开关SWV和块开关SWB1～SWB3之间的测量节点NM。
字线缺陷检测电路WDDC可以测量第一电压路径电路至第三电压路径电路VPTH1～VPTH3的第一路径漏电流至第三路径漏电流Ip1～Ip3中的至少一个路径漏电流，以提供共同施加到第一路径漏电流至第三路径漏电流Ip1～Ip3的偏移值OFS。
图16是示出了根据一些示例实施例的非易失性存储器件的截面图。
参照图16，非易失性存储器件2000可以具有芯片到芯片(C2C)结构。这里，术语“C2C结构”表示上芯片包括第一晶片上的存储器单元区(例如，单元区CREG)并且下芯片包括第二晶片上的外围电路区(例如，外围区PREG)的结构，其中，上芯片和下芯片在接合表面I-I′处接合(或安装)在一起。在这方面，接合工艺可以包括电连接形成在上芯片的最上金属层上的接合金属和形成在下芯片的最上金属层上的接合金属的方法。例如，当接合金属包括铜(Cu)时，可以使用Cu到Cu接合。然而，示例实施例不限于此。例如，接合金属还可以由铝(Al)或钨(W)形成。
非易失性存储器件2000的外围区PREG和单元区CREG中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围区PREG可以包括第一衬底2210、层间绝缘层2215、形成在第一衬底2210上的电路元件2220a、2220b和2220c、分别连接到电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c、以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在一些示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻率的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的电阻率的铜形成。
在一些示例实施例(例如，图16的示例实施例)中，虽然仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但示例实施例不限于此。例如，在一些示例实施例中，一个或多个附加金属层还可以形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个附加金属层的至少一部分可以由例如电阻率低于形成第二金属层2240a、2240b和2240c的铜的电阻率的铝等形成。
层间绝缘层2215可以设置在第一衬底2210上，并覆盖电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括绝缘材料，例如，氧化硅、氮化硅等。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围区PREG中的下接合金属2271b和2272b可以电接合到单元区CREG的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由例如铝、铜、钨等形成。单元区CREG中的上接合金属2371b和2372b可以被称为第一金属焊盘，并且外围区PREG中的下接合金属2271b和2272b可以被称为第二金属焊盘。
单元区CREG可以包括至少一个存储器块。单元区CREG可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，字线2331、2332、2333、2334、2335、2336、2337和2338(统称为2330)可以垂直于第二衬底2310的上表面竖直堆叠(在方向D3或Z轴上)。至少一条串选择线和至少一条地选择线可以分别布置在字线2330之上和之下，并且字线2330可以设置在至少一条串选择线和至少一条地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以垂直于第二衬底2310的上表面竖直延伸，并且穿过字线2330、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括例如数据存储层、沟道层、掩埋绝缘层等。沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触部，并且第二金属层2360c可以是位线。在示例实施例中，位线(第二金属层2360c)可以沿平行于第二衬底2310的上表面的第二水平方向D2(例如，Y轴方向)延伸。
在图16所示的示例中，设置有沟道结构CH、位线(第二金属层2360c)等的区域可以被定义为位线接合区域BLBA。重申一下，位线接合区域BLBA可以包括沟道结构CH、位线等。在位线接合区域BLBA中，位线(第二金属层2360c)可以电连接到在外围区PREG中提供页缓冲器2393的电路元件2220c。位线(第二金属层2360c)可以连接到单元区CREG中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到下接合金属2271c和2272c，其中下接合金属2271c和2272c连接到页缓冲器2393的电路元件2220c。
在字线接合区域WLBA中，字线2330可以沿平行于第二衬底2310的上表面并且垂直于第二水平方向D2的第一水平方向D1(例如，X轴方向)延伸，并且可以连接到单元接触插塞2341、2342、2343、2344、2345、2346和2347(统称为2340)。字线2330和单元接触插塞2340可以在焊盘中彼此连接，该焊盘由沿第一水平方向D1以不同长度延伸的字线2330的至少一部分提供。第一金属层2350b和第二金属层2360b可以顺序地连接到与字线2330连接的单元接触插塞2340的上部。单元接触插塞2340可以通过单元区CREG的上接合金属2371b和2372b以及字线接合区域WLBA中的外围区PREG的下接合金属2271b和2272b连接到外围区PREG。
单元接触插塞2340可以电连接到在外围区PREG中形成行解码器2394的电路元件2220b。在示例实施例中，形成行解码器2394的电路元件2220b的操作电压可以与形成页缓冲器2393的电路元件2220c的操作电压不同。例如，形成页缓冲器2393的电路元件2220c的操作电压可以大于形成行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞2380可以由例如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380的上部上。例如，设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域PA。
I/O焊盘2205和2305可以设置在外部焊盘接合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210下方，并且第一I/O焊盘2205可以形成在下绝缘膜2201上。第一I/O焊盘2205可以通过第一I/O接触插塞2203连接到设置在外围区PREG中的电路元件2220a、2220b和2220c中的至少一个电路元件，并且可以通过下绝缘膜2201与第一衬底2210分离。另外，侧绝缘膜可以设置在第一I/O接触插塞2203和第一衬底2210之间，以电分离第一I/O接触插塞2203和第一衬底2210。
覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，并且第二I/O焊盘2305可以设置在上绝缘膜2301上。第二I/O焊盘2305可以通过第二I/O接触插塞2303连接到设置在外围区PREG中的电路元件2220a、2220b和2220c中的至少一个电路元件。在一些示例实施例中，第二I/O焊盘2305电连接到电路元件2220a。
在一些示例实施例中，第二衬底2310和公共源极线2320不设置在设置有第二I/O接触插塞2303的区域中。此外，在一些示例实施例中，第二I/O焊盘2305在竖直方向D3(例如，Z轴方向)上不与字线2330重叠。第二I/O接触插塞2303可以在平行于第二衬底310的上表面的方向上与第二衬底2310分离，并且可以穿过单元区CREG的层间绝缘层2315连接到第二I/O焊盘2305。
根据一些示例实施例，可以选择性地形成第一I/O焊盘2205和第二I/O焊盘2305。例如，在一些示例实施例中，非易失性存储器件2000可以仅包括设置在第一衬底2210上的第一I/O焊盘2205或设置在第二衬底2310上的第二I/O焊盘2305。备选地，在一些示例实施例中，存储器件2000可以包括第一I/O焊盘2205和第二I/O焊盘2305二者。
设置在最上金属层上的金属图案可以设置为虚设图案，或者最上金属层可以不存在于分别包括在单元区CREG和外围区PREG中的外部焊盘接合区域PA和位线接合区域BLBA中的每一个区域中。
在外部焊盘接合区域PA中，非易失性存储器件2000可以包括下金属图案2273a，其与形成在单元区CREG的最上金属层中的上金属图案2372a相对应，并且具有与单元区CREG的上金属图案2372a相同的截面形状，以便在外围区PREG的最上金属层中彼此连接。在一些示例实施例中，在外围区PREG中，形成在外围区PREG的最上金属层中的下金属图案2273a不连接到接触部。以类似的方式，在外部焊盘接合区域PA中，与形成在外围区PREG的最上金属层中的下金属图案2273a相对应并且具有与外围区PREG的下金属图案2273a相同的形状的上金属图案2372a可以形成在单元区CREG的最上金属层中。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围区PREG的下接合金属2271b和2272b可以通过例如Cu到Cu接合电连接到单元区CREG的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，与形成在外围区PREG的最上金属层中的下金属图案2252相对应并且具有与外围区PREG的下金属图案2252相同的截面形状的上金属图案2392可以形成在单元区CREG的最上金属层中。在一些示例实施例中，形成在单元区CREG的最上金属层中的上金属图案2392上不形成接触部。
如上所述的诸如电压发生器、电压路径电路、字线缺陷检测电路、电压开关、字线开关和模式开关之类的外围电路可以形成在外围区PREG中。
图17是示出了根据一些示例实施例的堆叠半导体器件的制造的概念图。
参照图17，相应的集成电路可以形成在第一晶片WF1和第二晶片WF2上。存储器单元阵列可以形成在第一晶片WF1中，并且如上所述的诸如电压发生器、电压路径电路、字线缺陷检测电路、电压开关、字线开关和模式开关之类的外围电路可以形成在第二晶片WF2中。
在各种集成电路分别形成在第一晶片WF1和第二晶片WF2上之后，可以将第一晶片WF1和第二晶片WF2接合在一起。然后可以将接合的晶片WF1和WF2切割(或划分)成单独的芯片，其中，每个芯片与例如非易失性存储器件2000的半导体器件相对应，单独的芯片包括竖直堆叠的第一半导体管芯SD1和第二半导体管芯SD2(例如，第一半导体管芯SD1堆叠在第二半导体管芯SD2上等)。第一晶片WF1的每个切割部分与第一半导体管芯SD1相对应，并且第二晶片WF2的每个切割部分与第二半导体管芯SD2相对应。
图18是示出了根据一些示例实施例的测试系统的框图。
参照图18，测试系统4000可以包括测试器设备4100和被测设备DUT 4200。
被测设备4200可以是非易失性存储器件，或包括非易失性存储器件的设备或系统。被测设备4200可以是在非易失性存储器件2000从如参照图17所描述的晶片切割之前的晶片，或包括切割的非易失性存储器件2000的存储器封装。
被测设备4200可以包括如上所述的字线缺陷检测电路WDDC。测试器设备4100可以向被测设备4200传送控制信号CTRL，以控制字线缺陷检测电路WDDC。被测设备4200可以向测试器设备4100提供可以使用字线缺陷检测电路WDDC获得的缺陷信息DINF。如上所述，缺陷信息DINF可以包括计数值CNT、偏移值OFS和/或字线的通过失败信息。
根据一些示例实施例，字线缺陷检测电路WDDC的至少一部分可以在测试器设备4100中实现。例如，上述计算电路246可以设置在测试器设备4100中。在该情况下，被测设备4200可以向测试器设备4100提供计数值CNT，并且测试器设备4100可以计算与计数值CNT相对应的偏移值OFS，以及用于控制与被测设备4200的偏移值OFS相对应的字线发展时间tDEV的控制信号CTRL。
图19是示出了根据一些示例实施例的存储设备的框图。
参照图19，存储设备5000可以是固态驱动器(SSD)5000。SSD通常可以包括非易失性存储器件5100和SSD控制器5200。
非易失性存储器件5100可以(可选地)被配置为接收高电压VPP。根据上述本发明构思的一些示例实施例，一个或多个非易失性存储器件5100可以被提供为存储器件。因此，非易失性存储器件5100可以测量路径漏电流，并通过反映测量出的路径漏电流来自适应地确定字线缺陷。
SSD控制器5200经由多个通道CH1、CH2、CH3、...、CHi连接到非易失性存储器件5100，其中，i是自然数。SSD控制器5200包括一个或多个处理器5210、缓冲存储器5220、纠错码(ECC)电路5230、主机接口5250和非易失性存储器接口5260。缓冲存储器5220存储用于驱动SSD控制器5200的数据。缓冲存储器5220包括多条存储器线，每条存储器线存储数据或命令。ECC电路5230计算写入操作时要被编程的数据的纠错码值，并在读取操作时使用纠错码值来对读取数据进行纠错。在数据恢复操作中，ECC电路5230对从非易失性存储器件5100恢复的数据进行纠错。
附加地，存储器控制器20、存储器件30、测试器设备4100、控制器5200和/或其中包括的组件可以包括：处理电路，例如，包括逻辑电路的硬件；硬件/软件组合，例如，执行软件的处理器；或它们的组合。例如，处理电路可以包括但不限于中央处理单元(CPU)、存储器控制器、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
如上所述，根据一些示例实施例的非易失性存储器件和检测字线缺陷的方法可以通过测量电压路径电路的路径漏电流，以及根据测量出的路径漏电流确定字线缺陷的标准来有效地筛选有缺陷的字线，并提高非易失性存储器件的缺陷检测能力和产量。
另外，根据一些示例实施例的非易失性存储器件和检测字线缺陷的方法可以通过独立于其他漏电流来检测路径漏电流以准确地识别缺陷源，来有效地改进非易失性存储器件的设计和制造工艺。
示例实施例可以应用于包括非易失性存储器件的任何电子设备和系统。例如，示例实施例可以应用于诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统、可穿戴设备、物联网(IoT)设备、万物互联网(IoE)设备、电子书、虚拟现实(VR)设备、增强现实(AR)设备等系统。
前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易地理解，在不实质上脱离本发明构思的情况下，可以在示例实施例中进行多种修改。

Claims (20)

1.一种非易失性存储器件，包括：
存储器单元阵列，包括多个单元串和多条字线，所述多个单元串中的每一个单元串包括存储器单元，所述多条字线中的每一条字线连接到所述存储器单元中的至少一个存储器单元，所述多个单元串连接在多条位线和源极线之间；
电压发生器，被配置为生成施加到所述多条字线的字线电压；
电压路径电路，连接在所述电压发生器和所述存储器单元阵列之间，并且被配置为向所述多条字线传送所述字线电压；以及
字线缺陷检测电路，连接到所述电压发生器和所述电压路径电路之间的测量节点，并且被配置为：
在补偿模式中，基于所述测量节点的测量电压来测量所述电压路径电路的路径漏电流，以生成与所述路径漏电流相对应的偏移值，并且
在缺陷检测模式中，针对所述多条字线中的每一条字线，基于所述偏移值和所述测量电压来确定是否存在缺陷。
2.根据权利要求1所述的非易失性存储器件，还包括：
电压开关，被配置为基于电压开关信号将所述电压发生器电连接到所述测量节点；
多个字线开关，被配置为基于多个字线选择信号中的每一个字线选择信号将所述电压路径电路电连接到所述多条字线中的每一条字线；
模式开关，被配置为基于模式信号将所述字线缺陷检测电路电连接到所述测量节点；以及
控制器，被配置为生成所述电压开关信号、所述多个字线选择信号和所述模式信号。
3.根据权利要求2所述的非易失性存储器件，其中，所述控制器还被配置为：在所述补偿模式中，去激活所述多个字线选择信号中的所有字线选择信号以关断所述多个字线开关中的所有字线开关，使得所述测量电压独立于所述多条字线的多个字线漏电流而被所述路径漏电流减小。
4.根据权利要求3所述的非易失性存储器件，其中，所述控制器还被配置为：在所述缺陷检测模式中，激活所述多个字线选择信号中的一个字线选择信号并去激活其他字线选择信号，以导通所述多个字线开关中的一个字线开关并关断其他字线开关，使得所述测量电压被所述路径漏电流和与被导通的所述一个字线开关相对应的一个字线的一个字线漏电流二者减小。
5.根据权利要求2所述的非易失性存储器件，其中，所述控制器还被配置为：
在所述补偿模式和所述缺陷检测模式中，激活所述模式信号以导通所述模式开关，并且
在所述非易失性存储器件的正常操作模式中，去激活所述模式信号以关断所述模式开关。
6.根据权利要求1所述的非易失性存储器件，其中，所述字线缺陷检测电路还被配置为：在所述补偿模式中，
基于所述测量电压和参考电压来测量与所述路径漏电流成反比的泄漏时间，并且
生成与所述泄漏时间成比例的所述偏移值。
7.根据权利要求6所述的非易失性存储器件，其中，所述字线缺陷检测电路还被配置为：在所述缺陷检测模式中，
基于在锁存时间点处的所述测量电压和所述参考电压，确定每条字线的每个字线漏电流是否超过阈值，所述锁存时间点是基于所述偏移值确定的，并且
针对所述多条字线中的每一条字线，基于确定每个字线漏电流是否超过所述阈值的结果来确定是否存在缺陷。
8.根据权利要求7所述的非易失性存储器件，其中，字线发展开始时间点和所述锁存时间点之间的字线发展时间与所述偏移值成比例，并且其中，在所述测量节点被所述字线电压充电之后，所述测量电压在所述字线发展开始时间点处开始减小。
9.根据权利要求1所述的非易失性存储器件，其中，所述字线缺陷检测电路包括：
比较电路，被配置为：在所述补偿模式中，基于参考电压和由所述路径漏电流减小的所述测量电压来生成比较结果信号，并且在所述缺陷检测模式中，基于所述参考电压和由所述路径漏电流和每个字线漏电流二者减小的所述测量电压来生成所述比较结果信号；
补偿电路，被配置为：在所述补偿模式中，基于所述比较结果信号的转变时序生成所述偏移值；以及
缺陷确定电路，被配置为：在所述缺陷检测模式中，基于在锁存时间点处的所述比较结果信号的逻辑电平，生成指示每条字线中是否存在缺陷的通过失败信号，所述锁存时间点是基于所述偏移值确定的。
10.根据权利要求9所述的非易失性存储器件，其中，所述比较电路包括：
第一电容器，连接在所述测量节点和检测节点之间；
第二电容器，连接在所述检测节点和接地电压之间；以及
比较器，被配置为将所述检测节点的检测电压与所述参考电压进行比较，以生成所述比较结果信号。
11.根据权利要求10所述的非易失性存储器件，其中，所述比较电路还包括：
初始化开关，被配置为基于初始化信号将所述检测电压复位为初始化电压。
12.根据权利要求9所述的非易失性存储器件，其中，所述补偿电路包括：
计数器输入开关，连接到提供所述比较结果信号的所述比较电路的输出节点，并且被配置为基于计数开始信号而被导通，以生成计数使能信号；
计数器，被配置为：在所述计数使能信号的激活持续时间期间，对时钟信号的时钟数进行计数，以提供指示与所述路径漏电流成反比的泄漏时间的计数值；以及
寄存器，被配置为存储从所述计数器提供的所述计数值。
13.根据权利要求12所述的非易失性存储器件，还包括控制器，被配置为：在所述测量节点被所述字线电压充电之后，在所述测量电压开始减小的路径发展开始时间点处，激活所述计数使能信号，并且在与所述测量电压成比例的检测电压等于所述参考电压的时间点处，去激活所述计数使能信号。
14.根据权利要求12所述的非易失性存储器件，其中，所述补偿电路还包括：
计算电路，被配置为从存储在所述寄存器中的所述计数值中减去默认计数值，以提供所述偏移值。
15.根据权利要求9所述的非易失性存储器件，其中，所述缺陷确定电路包括：
锁存电路，被配置为：基于在所述锁存时间点处被激活的锁存信号来锁存所述比较结果信号的逻辑电平，以输出所述通过失败信号。
16.根据权利要求1所述的非易失性存储器件，其中，所述非易失性存储器件是每个单元串中的所述存储器单元在竖直方向上堆叠的竖直NAND闪存器件。
17.根据权利要求1所述的非易失性存储器件，其中，所述存储器单元阵列包括多个存储器块，并且所述字线缺陷检测电路被分配给所述多个存储器块中的每个存储器块。
18.根据权利要求1所述的非易失性存储器件，其中，所述存储器单元阵列包括多个存储器块，并且所述字线缺陷检测电路由所述多个存储器块共享。
19.一种非易失性存储器件，包括：
多个第一金属焊盘，在单元区中；
多个第二金属焊盘，在设置在所述单元区下方的外围区中，其中，所述外围区通过所述第一金属焊盘和所述第二金属焊盘竖直地连接到所述单元区；
存储器单元阵列，在所述单元区中，并包括存储器单元和连接到所述存储器单元的多条字线；
电压发生器，在所述外围区中，并被配置为生成施加到所述多条字线的字线电压；
电压路径电路，在所述外围区中，连接在所述电压发生器和所述存储器单元阵列之间，并被配置为向所述多条字线传送所述字线电压；以及
字线缺陷检测电路，在所述外围区中，连接到所述电压发生器和所述电压路径电路之间的测量节点，并被配置为：
在补偿模式中，基于所述测量节点的测量电压来测量所述电压路径电路的路径漏电流，以生成与所述路径漏电流相对应的偏移值，并且
在缺陷检测模式中，针对所述多条字线中的每条字线，基于所述偏移值和所述测量电压来确定是否存在缺陷。
20.一种检测非易失性存储器件的字线缺陷的方法，包括：
在补偿模式中，测量电压路径电路的路径漏电流，以生成与所述路径漏电流相对应的偏移值，所述电压路径电路向多条字线提供由电压发生器生成的字线电压；以及
在缺陷检测模式中，针对所述多条字线中的每条字线，基于所述偏移值来确定是否存在缺陷。
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