CN115331725A - 测试非易失性存储设备的方法 - Google Patents

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Abstract

在测试包括第一半导体层和先于第二半导体层而形成的第二半导体层的非易失性存储设备的方法中，在第二半导体层中设置有包括页面缓冲电路的电路元件；通过在位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到页面缓冲电路的非易失性存储单元的导通状态，位线连接电路连接在页面缓冲电路的感测节点与位线节点之间；在模拟导通状态时，在页面缓冲电路中执行感测和锁存操作；以及基于感测和锁存操作的结果，确定页面缓冲电路是否正常工作。

Description

测试非易失性存储设备的方法
相关申请的交叉引用
本申请要求于2021年5月11日在韩国知识产权局提交的韩国专利申请No.10-2021-0060475的优先权，其公开内容通过引用整体并入本文。
技术领域
示例实施例通常涉及半导体存储设备，更具体地，涉及测试非易失性存储设备的方法。
背景技术
用于存储数据的半导体存储设备可以分为易失性存储设备和非易失性存储设备。易失性存储设备(诸如动态随机存取存储(DRAM)设备)通常被配置为通过对存储单元中的电容器进行充电或放电来存储数据，并且在断电时会丢失所存储的数据。非易失性存储设备(诸如闪存设备)即使断电也可以保持所存储的数据。易失性存储设备被广泛用作各种设备的主存储器，而非易失性存储设备被广泛用于在各种电子设备(诸如计算机、移动设备等)中存储程序代码和/或数据。
最近，已经开发了三维结构的非易失性存储设备(诸如垂直NAND存储设备)以增加非易失性存储设备的集成度和存储容量。在三维结构的非易失性存储设备中，外围电路和存储单元阵列被顺序地或单独地制造，并且需要在存储单元阵列堆叠在外围电路上的各种环境中测试外围电路。
发明内容
一些示例性实施例可以提供一种测试非易失性存储设备的方法，该方法能够在存储单元不连接到外围电路的情况下执行on-cell测试。
一些示例性实施例可以提供一种测试非易失性存储设备的方法，该方法能够在存储单元与外围电路的连接被切断的情况下执行on-cell测试。
根据一些示例性实施例，在测试包括第一半导体层和第二半导体层的非易失性存储设备的方法中，其中多个非易失性存储单元、多条字线和多条位线设置在所述第一半导体层中，并且所述第二半导体层先于所述第一半导体层而形成，通过在所述第二半导体层中形成半导体元件和用于对所述半导体元件进行导线连接的图案，在所述第二半导体层中提供包括页面缓冲电路的电路元件，通过在所述页面缓冲电路的位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到所述页面缓冲电路的非易失性存储单元的导通状态，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间，在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作，以及基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。
根据一些示例性实施例，在测试包括第一芯片和第二芯片的非易失性存储设备的方法中，其中所述第一芯片包括存储单元区域并且设置在第一晶片上，并且所述第二芯片包括具有页面缓冲电路的外围电路区域并且设置在与所述第一晶片不同的第二晶片上，通过在所述第二晶片上的第一衬底中形成半导体元件和用于对所述半导体元件进行导线连接的图案，提供包括所述页面缓冲电路的电路元件，通过在所述页面缓冲电路的位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到所述页面缓冲电路的存储单元的导通状态，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间，在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作，以及基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。
根据一些示例性实施例，在测试非易失性存储设备的方法中，所述非易失性存储设备包括存储单元阵列和通过多条位线耦接到所述存储单元阵列的页面缓冲电路，其中所述存储单元阵列包括多个NAND串，每个所述NAND串包括多个非易失性存储单元，关断所述多个NAND串中的至少一个NAND串的串选择晶体管，其中所述至少一个NAND串通过所述多条位线中的至少一条位线连接到所述页面缓冲电路,在位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间，所述位线节点耦接到所述至少一条位线，在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作，以及基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。
因此，通过模拟存储单元的导通状态对页面缓冲电路执行测试，该测试在将存储单元耦接到页面缓冲电路之前执行。因此，在存储单元未耦接的情况下，在off-cell环境和on-cell环境下对各种测试项目执行测试，因此可以增强非易失性存储设备上的测试覆盖率。
附图说明
通过以下结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的制造非易失性存储设备的方法的流程图。
图2是示出根据示例性实施例的对图1中的电路元件进行第一测试的操作的流程图。
图3是示出根据示例性实施例的在图2中执行感测和锁存操作的详细操作的流程图。
图4示出了根据示例性实施例的在图3中将内部节点连接到电压端子的示例性操作。
图5示出了根据示例性实施例的在图3中将内部节点连接到电压端子的示例性操作。
图6是根据示例性实施例的非易失性存储设备的框图。
图7是示出根据示例性实施例的包括图6的非易失性存储设备的存储系统的框图。
图8示意性地示出了根据示例性实施例的图6的非易失性存储设备的结构。
图9是示出根据示例性实施例的图6中的存储单元阵列的示例的框图。
图10是示出图9的存储块之一的电路图。
图11示出了图10的存储块中的单元串CS的结构的示例。
图12是示出根据示例性实施例的图6中的页面缓冲电路中的页面缓冲器之一的电路图。
图13是根据示例性实施例的测试期间页面缓冲器的操作的时序图。
图14是根据示例性实施例的图6中存储单元阵列与页面缓冲电路的连接的示意图。
图15详细示出了根据示例性实施例的页面缓冲器。
图16是示出根据示例性实施例的高速缓存单元的示例的电路图。
图17是示出根据示例性实施例的图8的非易失性存储设备中的第二半导体层的顶表面的俯视图。
图18是示出与图17的俯视图交叠的第一半导体层的顶表面的俯视图。
图19是根据示例性实施例的非易失性存储设备的横截面图。
图20是沿着图18的线VI-VI'截取的横截面图，示出了第一半导体层和第二半导体层的配置。
图21是根据示例性实施例的非易失性存储设备的横截面图。
图22是示出根据示例性实施例的制造非易失性存储设备的方法的流程图。
图23是示出根据示例性实施例的图22中的对第二芯片的第一测试的操作的流程图。
图24是示出根据示例性实施例的测试非易失性存储设备的方法的流程图。
图25是示出根据示例性实施例的在图24中执行感测和锁存操作的详细操作的流程图。
图26是示出根据示例性实施例的包括半导体设备的电子系统的框图。
图27是示出根据示例性实施例的包括半导体设备的电子系统的示意性透视图。
具体实施方式
在下文中，将参考示出了一些示例性实施例的附图更全面地描述各种示例性实施例。
图1是示出根据示例性实施例的制造非易失性存储设备的方法的流程图。
为了便于说明，将参考图1、图6和图8说明制造非易失性存储设备的方法。
参考图1、图6和图8，提供了一种制造包括第一半导体层L1和第二半导体层L2的非易失性存储设备10的方法。多个非易失性存储单元、多条字线WL和多条位线BL设置在第一半导体层L1中，并且第二半导体层L2先于第一半导体层L1而形成。
根据该方法，提供第二半导体层L2(操作S110)。
通过在第二半导体层L2的底部衬底上形成半导体元件和用于对半导体元件进行导线连接的图案，在第二半导体层L2中提供包括页面缓冲电路210的电路元件(操作S130)。对电路元件执行第一测试(操作S200)。
基于第一测试的结果确定第二半导体层L2是否通过第一测试(操作S260)。然后，当第二半导体层L2未通过第一测试(操作S260中为否)时，确定第二半导体层L2具有缺陷(操作S290)。
当第二半导体层L2通过第一测试(操作S260中为是)时，将第一半导体层L1堆叠在第二半导体层L2上(操作S270)。
在第一半导体层L1中设置多个非易失性存储单元、多条字线WL和多条位线BL(操作S300)。在设置了多个非易失性存储单元之后，设置在第一半导体层L1中的多条字线WL和多条位线BL中的至少一些连接到第二半导体层L2中的电路元件。
对多个非易失性存储单元、多条字线WL和多条位线BL执行第二测试(操作S320)。
基于第二测试的结果确定第一半导体层L1是否通过第二测试(操作S340)。然后，当第一半导体层L1通过第二测试(操作S340中为是)时，非易失性存储设备10被认为是好的产品(操作S360)。当第一半导体层L1未通过第二测试(操作S340中为否)时，修复非易失性存储设备10的缺陷(操作S380)，并且提供非易失性存储设备10，然后将其视为好的产品(操作S360)。
图2是示出根据示例性实施例的对图1中的电路元件进行第一测试的操作的流程图。
为了便于说明，将参考图2、图6和图12说明第一测试的操作。
参考图2、图6和图12，为了对电路元件执行第一测试(操作S200)，通过在位线连接电路435的内部节点NI1与接收第一电压V1电压端子437之间提供导电路径，模拟未连接到页面缓冲电路210的存储单元的导通状态(on state)(操作S210)。位线连接电路435连接在页面缓冲电路210(或页面缓冲器PBa)的感测节点SO与位线节点BN1之间。
在模拟导通状态时，在页面缓冲电路210中执行感测和锁存操作(操作S230)。基于感测和锁存操作的结果确定页面缓冲电路210是否正常工作(操作S250)。
在确定页面缓冲电路210正常工作之后，确定每个其他电路元件是否正常工作。
图3是示出根据示例性实施例的在图2中执行感测和锁存操作的详细操作的流程图。
为了便于说明，将参考图3和图12说明用于执行感测和锁存操作的操作。
参考图3和图12，为了执行感测和锁存操作(S230)，将感测节点SO预充电至电源电压VDD的电平(操作S232)。中断对感测节点SO的电流供应(操作S234)。将内部节点NI1连接到接收第一电压V1的电压端子437(操作S236)，使得on-cell耦接到位线节点BN1。第一电压V1可以对应于接地电压VSS和大于接地电压VSS的第二电压V2中的一者。第二电压V2可以为大约1.0[V]。当内部节点NI1连接到电压端子437时，可以在内部节点NI1与电压端子437之间提供导电路径。可以锁存感测节点SO的电压电平(操作S240)。
图4示出了根据示例性实施例的在图3中将内部节点连接到电压端子的示例性操作。
为了便于说明，将参考图12说明图4。
参考图4和图12，为了将内部节点连接到电压端子(操作S236a)，在第一时间间隔期间将内部节点NI1连接到接地电压VSS(操作S237)。
图5示出了根据示例性实施例的在图3中将内部节点连接到电压端子的示例性操作。
为了便于说明，将参考图12说明图5。
参考图5和图12，为了将内部节点连接到电压端子(操作S236b)，在第一时间间隔期间将内部节点NI1连接到大于接地电压VSS的第二电压V2(操作S239)。
参考图2至图5的测试方法可以同时对晶片上的多个第二半导体执行。
图6是根据示例性实施例的非易失性存储设备的框图。
参考图6，非易失性存储设备10可以包括存储单元阵列(MCA)100和外围电路200。外围电路200可以包括页面缓冲电路210、控制电路220、电压发生器230、地址译码器240和数据输入/输出(I/O)电路250。尽管在图6中未示出，但是外围电路200还可以包括I/O接口、列逻辑、预译码器、温度传感器、命令译码器等。
存储单元阵列100可以通过串选择线SSL、多条字线WL和接地选择线GSL耦接到地址译码器240。另外，存储单元阵列100可以通过多条位线BL耦接到页面缓冲电路210。存储单元阵列100可以包括耦接到多条字线WL和多条位线BL的多个非易失性存储单元。
存储单元阵列100可以包括多个存储块BLK1至BLKz，并且每个存储块BLK1至BLKz可以具有三维(3D)结构。存储单元阵列100可以包括多个垂直单元串，并且每个垂直单元串包括彼此堆叠的多个存储单元。
控制电路220可以从存储器控制器(图7中的20)接收命令CMD、地址ADDR和控制信号CTRL，并且可以控制非易失性存储设备(NVM)10的擦除循环、编程循环和读取操作。
在其他示例性实施例中，控制电路220可以基于命令CMD生成用于控制电压发生器230的控制信号CTL，可以生成用于控制页面缓冲电路210的页面缓冲控制信号PBCTL，以及基于地址ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路220可以向电压发生器230提供控制信号CTL，并且可以向页面缓冲电路210提供页面缓冲控制信号PBCTL。另外，控制电路220可以向地址译码器240提供行地址R_ADDR，并且向数据I/O电路250提供列地址C_ADDR。控制电路220可以包括状态发生器225，并且状态发生器225可以生成指示非易失性存储设备10的工作状态的状态信号RnB。由于状态信号RnB指示非易失性存储设备10的忙碌状态或就绪状态，因此状态信号RnB可以被称为就绪/忙碌信号。
地址译码器240可以通过串选择线SSL、多条字线WL和接地选择线GSL耦接到存储单元阵列100。在编程操作或读取操作期间，地址译码器240可以基于行地址R_ADDR选择多条字线WL中的一条字线作为选定字线，并且可以将多条字线WL中除选定字线之外的其余字线确定为未选字线。
电压发生器230可以基于来自控制电路220的控制信号CTL，使用从存储器控制器20提供的电力PWR生成与非易失性存储设备10的操作相关联的字线电压VWL。字线电压VWL可以包括编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。字线电压VWL可以通过地址译码器240施加到多条字线WL。
例如，在擦除操作期间，电压发生器230可以向选定存储块的阱施加擦除电压，并且可以向选定存储块的所有字线施加接地电压。在擦除验证操作期间，电压发生器230可以向选定存储块的所有字线施加擦除验证电压，或者可以基于字线向选定存储块的字线施加擦除验证电压。
例如，在编程操作期间，电压发生器230可以向选定字线施加编程电压，并且可以向未选字线施加编程通过电压。另外，在编程验证操作期间，电压发生器230可以向选定字线施加编程验证电压，并且可以向未选字线施加验证通过电压。另外，在读取操作期间，电压发生器230可以向选定字线施加读取电压，并且可以向未选字线施加读取通过电压。
页面缓冲电路210可以通过多条位线BL耦接到存储单元阵列100。页面缓冲电路210可以包括多个页面缓冲器PB。页面缓冲电路210可以临时存储要被编程到存储单元阵列100的选定页面中的数据或从存储单元阵列100的选定页面读取的数据。
在示例性实施例中，包括在多个页面缓冲器PB中的每一个页面缓冲器中的页面缓冲单元(例如，图14中的第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn)和包括在多个页面缓冲器PB中的每一个页面缓冲器中的高速缓存锁存器(例如，图14中的第一高速缓存锁存器CL0至第(n+1)高速缓存锁存器CLn)可以彼此分离，并且具有单独的结构。因此，可以改进页面缓冲单元上的布线自由度，并且可以降低布局的复杂性。另外，由于高速缓存锁存器与数据I/O线相邻，因此高速缓存锁存器与数据I/O线之间的距离可以减小，因此，可以提高数据I/O速度。
数据I/O电路250可以通过数据线DL耦接到页面缓冲电路210。在编程操作期间，数据I/O电路250可以从存储器控制器(图7中的20)接收编程数据DATA，并且基于从控制电路220接收的列地址C_ADDR将编程数据DATA提供给页面缓冲电路210。在读取操作期间，数据I/O电路250可以基于从控制电路220接收的列地址C_ADDR向存储器控制器20提供读取数据。
参考图1至图5所述的制造和测试方法可以应用于图6的非易失性存储设备10。外围电路200设置在第二半导体层(图8中的L2)中，并且在第二半导体层(图8中的L2)通过第一测试之后，存储单元阵列100堆叠在第二半导体层(图8中的L2)上。
另外，当在存储单元阵列100未连接到外围电路200时对外围电路200执行第一测试时，可以将第一测试的结果提供给外部测试设备。
图7是示出根据示例性实施例的包括图6的非易失性存储设备的存储系统的框图。
参考图7，存储系统30可以包括存储器控制器20和非易失性存储设备10。
存储器控制器20可以通过向非易失性存储设备10施加控制信号CTRL、命令CMD和地址ADDR来控制非易失性存储设备10的操作，并且可以与非易失性存储设备10交换数据。非易失性存储设备10可以提供指示非易失性存储设备10的操作状态的状态信号RnB。例如，当状态信号RnB具有逻辑高电平(导通状态)时，状态信号RnB指示非易失性存储设备10准备好接收来自存储器控制器40的命令。
图8示意性地示出了根据示例性实施例的图6的非易失性存储设备的结构。
参考图8，非易失性存储设备10可以包括第一半导体层L1和第二半导体层L2，并且第一半导体层L1可以相对于第二半导体层L2在垂直方向VD上堆叠。第二半导体层L2可以在垂直方向VD上位于第一半导体层L1之下，并且相应地，第二半导体层L2可以靠近衬底。
在示例性实施例中，图6中的存储单元阵列100可以形成(或设置)在第一半导体层L1上，并且图6中的外围电路200可以形成(或设置)在第二半导体层L2上。因此，非易失性存储设备10可以具有其中存储单元阵列100位于外围电路200上的结构，即，外围上单元(cellover periphery，COP)结构。COP结构可以有效地减小水平方向上的面积并提高非易失性存储设备10的集成度。
在示例性实施例中，第二半导体层L2可以包括衬底，并且通过在衬底上形成晶体管和用于对晶体管进行导线连接的金属图案，可以在第二半导体层L2中形成外围电路200。在第二半导体层L2上形成外围电路200之后，可以形成包括存储单元阵列100的第一半导体层L1，并且可以形成用于将存储单元阵列100的字线WL和位线BL连接到在第二半导体层L2中形成的外围电路200的金属图案。例如，位线BL可以在第一水平方向HD1上延伸，字线WL可以在第二水平方向HD2上延伸。
随着半导体工艺的发展，存储单元阵列100中存储单元的级数增加，即，随着堆叠字线WL的数目增加，存储单元阵列100的面积可以减小，因此，外围电路200的面积也可以减小。根据实施例，为了减小页面缓冲电路210占用的区域的面积，页面缓冲电路210可以具有页面缓冲单元和高速缓存锁存器彼此分离的结构，并且可以在组合感测节点中连接包括在每个页面缓冲单元中的感测节点。这将参考图14详细说明。
图9是示出根据示例性实施例的图6中的存储单元阵列的示例的框图。
参考图9，存储单元阵列100可以包括沿着多个方向HD1、HD2和VD延伸的多个存储块BLK1至BLKz。在实施例中，通过图6中的地址译码器240选择存储块BLK1至BLKz。例如，地址译码器240可以选择存储块BLK1至BLKz当中的与块地址相对应的存储块BLK。
图10是示出图9的存储块之一的电路图。
图10的存储块BLKi可以以三维结构(或垂直结构)形成在衬底SUB上。例如，包括在存储块BLKi中的多个存储单元串可以在垂直于衬底SUB的方向PD上形成。
参考图10，存储块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的存储单元串NS11至NS33。存储单元串NS11至NS33中的每一个存储单元串可以包括串选择晶体管SST、多个存储单元MC1至MC8和接地选择晶体管GST。在图10中，存储单元串NS11至NS33中的每一个存储单元串被示出为包括八个存储单元MC1至MC8。然而，本发明构思不限于此。在一些示例性实施例中，存储单元串NS11至NS33中的每一个存储单元串可以包括任意数目的存储单元。
串选择晶体管SST可以连接到相应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到相应的字线WL1至WL8。接地选择晶体管GST可以连接到相应的接地选择线GSL1至GSL3。串选择晶体管SST可以连接到相应的位线BL1、BL2和BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可以共同连接，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分开。
图11示出了图10的存储块中的单元串CS的结构的示例。
参考图10和图11，在衬底SUB上提供柱PL，使得柱PL在垂直于衬底SUB的方向上延伸以与衬底SUB接触。图11中示出的接地选择线GSL、字线WL1至WL8和串选择线SSL中的每一者可以由与衬底SUB平行的导电材料形成，例如，金属材料。柱PL可以穿过形成串选择线SSL、字线WL1至WL8和接地选择线GSL的导电材料与衬底SUB接触。
图11中还示出了沿着线A-A'截取的横截面图。在一些示例性实施例中，示出了对应于第一字线WL1的第一存储单元MC1的横截面图。柱PL可以包括圆柱形主体BD。在主体BD的内部可以定义气隙AG。
主体BD可以包括P型硅，并且可以是将要形成沟道的区域。柱PL还可以包括围绕主体BD的圆柱形隧道绝缘层TI和围绕隧道绝缘层TI的圆柱形电荷陷阱层CT。可以在第一字线WL1与柱PL之间提供阻挡绝缘层BI。主体BD、隧道绝缘层TI、电荷陷阱层CT、阻挡绝缘层BI以及第一字线WL1可以构成或被包括在电荷阱型晶体管中，该电荷阱型晶体管在垂直于衬底SUB或衬底SUB的上表面的方向上形成。串选择晶体管SST、接地选择晶体管GST以及其他存储单元可以具有与第一存储单元MC1相同的结构。
图12是示出根据示例性实施例的图6中的页面缓冲电路中的页面缓冲器之一的电路图。
参考图12，页面缓冲器PBa包括预充电电路430、位线连接电路435、感测和锁存电路440、电压控制器410和多路复用器420。
页面缓冲器PBa的预充电电路430、位线连接电路435、感测和锁存电路440以及电压控制器410可以响应于控制电路210的页面缓冲控制信号PBCTL而运行。页面缓冲控制信号PBCTL可以包括负载信号LOAD、位线设置信号BLSTP、位线关断信号BLSHF、位线选择信号BLSLT、刷新信号RFR、电压控制信号VCTL等。
预充电电路430可以向感测节点SO提供预充电电压(或电源电压)VDD。预充电电路430可以包括在预充电电压VDD与感测节点SO之间串联连接的第一p沟道金属氧化物半导体(PMOS)晶体管431和第二PMOS晶体管432。第一PMOS晶体管431响应于负载信号LOAD导通或断开，第二PMOS晶体管432响应于位线设置信号BLSTP导通或断开。
位线连接电路435可以包括第一至第三n沟道金属氧化物半导体(NMOS)晶体管M11、M12和M13。
第一NMOS晶体管M11耦接在内部节点NI1与感测节点SO之间，并且具有用于接收位线关断信号BLSHF的栅极。第二NMOS晶体管M12耦接在位线节点BN1与内部节点NI1之间，并且具有用于接收位线选择信号BLSLT的栅极。
第三NMOS晶体管M13耦接在内部节点NI1与接收第一电压V1的电压端子437之间，并且具有用于接收屏蔽信号SHLD的栅极。
当存储单元阵列100中的非易失性存储单元通过位线连接到位线节点BN1时，第三NMOS晶体管M13用于初始化位线的电压电平或对位线的电压电平进行放电。因此，当存储单元阵列100中的非易失性存储单元通过位线连接到位线节点BN1时，第三NMOS晶体管M13处于断开状态以确定非易失性存储单元的导通状态或断开状态。
当存储单元阵列100中的非易失性存储单元未通过位线连接到位线节点BN1时(即，当非易失性存储单元未堆叠在第二半导体层L2上时)，位线节点BN1处于浮置状态，这是具有断开状态的存储单元连接到位线节点BN1的相同状态。
根据参考图2至图5所述的非易失性存储设备的测试方法，当响应于屏蔽信号SHLD导通第三NMOS晶体管M13时，在内部节点NI1与接收第一电压V1的电压端子437之间提供导电路径，并且即使存储单元未连接到页面缓冲器PBa，也可以模拟存储单元的导通状态。也就是说，感测节点SO处的电压电平可以通过第一NMOS晶体管M11、内部节点NI1和第三NMOS晶体管M13被放电到电压端子437。
感测和锁存电路440可以检测感测节点SO的电压电平。可以根据感测节点SO的检测到的电压电平来锁存数据。感测和锁存电路440可以包括锁存器441和NMOS晶体管MT1～MT4。
锁存器441包括反相器INV11和INV12。NMOS晶体管MT1和MT3耦接在第一节点N11与接地电压之间，NMOS晶体管MT2和MT4耦接在第二节点N12与接地电压之间。
NMOS晶体管MT1包括接收设置信号SET的栅极，NMOS晶体管MT2包括接收复位信号RST的栅极，NMOS晶体管MT3包括接收刷新信号RFR的栅极，NMOS晶体管MT4包括耦接到感测节点SO的栅极。感测和锁存电路440可以响应于包括在页面缓冲控制信号PBC中的控制信号SET、RST和RFR而运行。
电压控制器410可以响应于电压控制信号VCTL生成选择信号SS1、大于接地电压VSS的第二电压V2和屏蔽信号SHLD。电压控制器410可以向多路复用器420的控制端子提供选择信号SS1，可以向多路复用器420的第一输入端子提供第二电压V2，并且可以向第三NMOS晶体管M13的栅极提供屏蔽信号SHLD。电压控制器410可以在第一时间间隔期间激活屏蔽信号SHLD，并且可以在第一时间间隔期间将激活的屏蔽信号SHLD提供给第三NMOS晶体管M13的栅极。电压控制器410可以调整第一时间间隔和屏蔽信号SHLD的激活电平中的至少一者。
多路复用器420可以包括用于接收第二电压V2的第一输入端子、连接到接地电压VSS的第二输入端子和用于接收选择信号SS1的控制端子，并且可以响应于选择信号SS1向电压端子437提供第二电压V2和接地电压VSS中的一者作为第一电压V1。
当对页面缓冲器PBa执行测试时响应于屏蔽信号SHLD而在第一时间间隔期间导通第三NMOS晶体管M13时，在第一时间间隔期间向内部节点NI1提供第一电压V1，并且页面缓冲器PBa可以如上所述模拟导通状态。
图13是根据示例性实施例的在测试期间页面缓冲器的操作的时序图。
图13可以对应于图3中的感测和锁存操作。
参考图12和图13，从时间点T0到时间点T1，可以执行预充电操作。作为预充电操作，对感测节点SO进行充电。当屏蔽信号SHLD被停用并且位线选择信号BLSLT、负载信号LOAD和位线设置信号BLSTP被激活时，感测节点SO被预充电至特定电平。
在时间点T1，当负载信号LOAD和位线设置信号BLSTP以高电平被停用时，预充电电路430中的PMOS晶体管431和432可以被断开，因此从电源电压VDD到感测节点SO的电流供应可以被中断。另外，当屏蔽信号SHLD在从时间点T1到时间点T2的第一时间间隔INT1期间被激活到高电平时，第一电压V1被提供给内部节点NI1。
感测节点SO的电压电平依据内部节点NI1的电压电平而变化，并且因为模拟了存储单元的导通状态，感测节点SO的电压电平可以快速下降，直到时间点T3。
如果屏蔽信号SHLD在从时间点T1到时间点T2的第一时间间隔INT1期间具有低电平，则位线节点BN1处于浮置状态，因此，感测节点SO的电压电平可以保持在特定电平，直到时间点T3。
位线关断信号BLSHF在时间点T1和T3之间保持在高电平，以将感测节点SO连接到内部节点NI1，并且在时间点T3和T4之间保持在低电平，以使感测节点SO的逻辑电平被锁存在锁存器441中。
可以对多个页面缓冲器(例如图12的页面缓冲器PBa)顺序地执行参考图2至图5的测试方法。
图14是根据示例性实施例的图6中存储单元阵列与页面缓冲电路的连接的示意图。
参考图14，存储单元阵列100可以包括第一NAND串NS0至第(n+1)NAND串NSn，第一NAND串NS0至第(n+1)NAND串NSn中的每一者可以包括连接到接地选择线GSL的接地选择晶体管GST、分别连接到第一字线WL0至第(m+1)字线WLm的多个存储单元MC、以及连接到串选择线SSL的串选择晶体管SST，并且接地选择晶体管GST、多个存储单元MC和串选择晶体管SST可以彼此串联连接。在这种情况下，m可以是正整数。
页面缓冲电路210可以包括第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn。第一页面缓冲单元PB0可以经由第一位线BL0连接到第一NAND串NS0，并且第(n+1)页面缓冲单元PBUn可以经由第(n+1)位线BLn连接到第(n+1)NAND串NSn。在这种情况下，n可以是正整数。例如，n可以是7，并且页面缓冲电路210可以具有其中八级的页面缓冲单元或者第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn位于一条线的结构。例如，第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn可以在第一位线BL0至第(n+1)位线BLn的延伸方向上位于一行中。
页面缓冲电路210还可以包括分别对应于第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn的第一高速缓存锁存器CL0至第(n+1)高速缓存锁存器CLn。例如，页面缓冲电路210可以具有其中八级的高速缓存锁存器或第一高速缓存锁存器CL0至第(n+1)高速缓存锁存器CLn位于一行的结构。例如，第一高速缓存锁存器CL0至第(n+1)高速缓存锁存器CLn可以在第一位线BL0至第(n+1)位线BLn的延伸方向上位于一行中。
第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn中的每一者的感测节点可以共同连接到组合感测节点SOC。另外，第一高速缓存锁存器CL0至第(n+1)高速缓存锁存器CLn可以共同连接到组合感测节点SOC。因此，第一页面缓冲单元PBU0至第(n+1)页面缓冲单元PBUn可以经由组合感测节点SOC连接到第一高速缓存锁存器CL0至第(n+1)高速缓存锁存器CLn。
尽管为了便于说明，在图14中存储单元阵列100被示为连接到页面缓冲电路210，然而在存储单元阵列100未连接到页面缓冲电路210时对页面缓冲电路210执行第一测试，并且在对页面缓冲电路210执行了第一测试之后，存储单元阵列100连接到页面缓冲电路210。
图15详细说明了根据示例性实施例的页面缓冲器。
参考图15，页面缓冲器PBb可以对应于图6中页面缓冲器PB的示例。页面缓冲器PBb可以包括页面缓冲单元PBU和高速缓存单元CU。由于高速缓存单元CU包括高速缓存锁存器(C-LATCH)CL，并且C-LATCH CL连接到数据输入/输出线，因此高速缓存单元CU可以与数据输入/输出线相邻。因此，页面缓冲单元PBU和高速缓存单元CU可以彼此分离，并且页面缓冲器PB可以具有页面缓冲单元PBU和高速缓存单元CU彼此分离的结构。
页面缓冲单元PBU可以包括主单元MU、NMOS晶体管NM7、电压控制器410a和多路复用器420a。主单元MU可以包括页面缓冲器PB中的主晶体管。页面缓冲单元PBU还可以包括位线选择晶体管TR_hv，其连接到位线节点BN1并由位线选择信号BLSLT驱动。位线选择晶体管TR_hv可以包括高压晶体管，因此，位线选择晶体管TR_hv可以位于与主单元MU不同的阱区中，即，在高压单元HVU中。
主单元MU可以包括感测锁存器(S-LATCH)SL、强制锁存器(F-LATCH)FL、高位锁存器(M-LATCH)ML和低位锁存器(L-LATCH)LL。根据实施例，S-LATCH SL、F-LATCH FL、M-LATCHML或L-LATCH LL可以被称为主锁存器。主单元MU还可以包括能够基于位线箝位控制信号BLCLAMP控制对位线BL或感测节点SO的预充电操作的预充电电路PC，并且还可以包括由位线设置信号BLSETUP驱动的晶体管PM'。
在读取操作或编程验证操作期间，S-LATCH SL可以存储存储在存储单元MC中的数据或存储单元MC的阈值电压的感测结果。另外，在编程操作期间，S-LATCH SL可以用于向位线BL施加编程位线电压或编程抑制电压。在编程操作期间，F-LATCH FL可以用于改善阈值电压分布。F-LATCH FL可以存储强制数据。在强制数据被初始化设置为“1”之后，当存储单元MC的阈值电压进入具有低于目标区域的电压的强制区域时，强制数据可以被转换为“0”。通过在编程执行操作期间利用强制数据，可以控制位线电压，并且可以使编程阈值电压分布更窄。
M-LATCH ML、L-LATCH LL和C-LATCH CL可以用于存储编程操作期间外部输入的数据，并且可以被称为数据锁存器。当在一个存储单元MC中对3位的数据进行编程时，该3位的数据可以分别被存储在M-LATCH ML、L-LATCH LL和C-LATCH CL中。在存储单元MC的编程完成之前，M-LATCH ML、L-LATCH LL和C-LATCH CL可以维护所存储的数据。另外，C-LATCH CL可以在从S-LATCH SL的读取操作期间接收从存储单元MC读取的数据，并且经由数据输入/输出线将接收到的数据输出到外部。
另外，主单元MU还可以包括第一晶体管NM1至第四晶体管NM4。第一晶体管NM1可以连接在感测节点SO与S-LATCH SL之间，并且可以由接地控制信号SOGND驱动。第二晶体管NM2可以连接在感测节点SO与F-LATCH FL之间，并且可以由强制监视信号MON_F驱动。第三晶体管NM3可以连接在感测节点SO与M-LATCH ML之间，并且可以由高位监视信号MON_M驱动。第四晶体管NM4可以连接在感测节点SO与L-LATCH LL之间，并且可以由低位监视信号MON_L驱动。
另外，主单元MU还可以包括在位线选择晶体管TV_hv与感测节点SO之间彼此串联的第五晶体管NM5和第六晶体管NM6。第五晶体管NM5可以由位线关断信号BLSHF驱动，第六晶体管NM6可以由位线连接控制信号CLBLK驱动。另外，主单元MU还可以包括预充电晶体管PM。预充电晶体管PM可以连接到感测节点SO，由负载信号LOAD驱动，并且在预充电操作周期中将感测节点SO预充电至预充电电平。
在实施例中，主单元MU还可以包括一对连接到感测节点SO的通过晶体管，或第一通过晶体管TR和第二通过晶体管TR'。根据实施例，第一通过晶体管TR和第二通过晶体管TR'也可以分别被称为第一感测节点连接晶体管和第二感测节点连接晶体管。第一通过晶体管TR和第二通过晶体管TR'可以响应于通过控制信号SO_PASS而被驱动。根据实施例，通过控制信号SO_PASS可以被称为感测节点连接控制信号。第一通过晶体管TR可以连接在第一端子SOC_U与感测节点SO之间，并且第二通过晶体管TR'可以连接在感测节点SO与第二端子SOC_D之间。
例如，当页面缓冲单元PBU对应于图14中的第二页面缓冲单元PBU1时，第一端子SOC_U可以连接到包括在第一页面缓冲单元PBU0中的通过晶体管的一端，第二端子SOC_D可以连接到包括在第三页面缓冲单元PBU2中的通过晶体管的一端。以这种方式，感测节点SO可以经由第三页面缓冲单元PBU2至第(n+1)页面缓冲单元PBUn中的每一者中包括的通过晶体管电连接到组合感测节点SOC。
在编程操作期间，页面缓冲器PB可以验证在连接到位线BL的NAND串中包括的存储单元MC当中选定的存储单元MC中编程是否完成。页面缓冲器PB可以在编程验证操作期间经由位线BL将感测到的数据存储在S-LATCH SL中。可以设置根据存储在S-LATCH SL中的感测数据而存储目标数据的M-LATCH ML和L-LATCH LL。例如，当感测数据指示编程已完成时，M-LATCH ML和L-LATCH LL可以在后续编程循环中切换到选定存储单元MC的编程抑制设置。C-LATCH CL可以临时存储从外部提供的输入数据。在编程操作期间，要被存储在C-LATCH CL中的目标数据可以被存储在M-LATCH ML和L-LATCH LL中。
电压控制器410a可以响应于电压控制信号VCTL，产生选择信号SS1、大于接地电压VSS的第二电压V2和屏蔽信号SHLD。电压控制器410a可以向多路复用器420a的控制端子提供选择信号SS1，可以向多路复用器420a的第一输入端子提供第二电压V2，并且可以向晶体管MN7的栅极提供屏蔽信号SHLD。电压控制器410a可以在第一时间间隔期间激活屏蔽信号SHLD，并且可以在第一时间间隔期间将激活的屏蔽信号SHLD提供给晶体管NM7的栅极。电压控制器410a可以调整第一时间间隔和屏蔽信号SHLD的激活电平中的至少一者。
多路复用器420a可以包括用于接收第二电压V2的第一输入端子、连接到接地电压VSS的第二输入端子和用于接收选择信号SS1的控制端子，并且可以响应于选择信号SS1向电压端子437a提供第二电压V2和接地电压VSS中的一者作为第一电压V1。
当对页面缓冲器PBb执行测试时，响应于屏蔽信号SHLD而在第一时间间隔期间导通晶体管NM7时，在第一时间间隔期间第一电压V1被提供给内部节点NI1，并且页面缓冲器PBb可以如上所述模拟导通状态。
在图15中，晶体管NM5可以被称为第一NMOS晶体管，晶体管TR_hv可以被称为第二NMOS晶体管，晶体管NM6可以被称为第三NMOS晶体管，晶体管NM7可以被称为第四NMOS晶体管。
可以对多个页面缓冲器(例如图15的页面缓冲器PBb)顺序执行参考图2至图5的测试方法。
图16是示出根据示例性实施例的高速缓存单元的示例的电路图。
参考图15和图16，高速缓存单元CU可以包括监视晶体管NM7和C-LATCH CL，C-LATCH CL可以包括第一反相器INV21和第二反相器INV22、转储晶体管132以及晶体管131、133至135。监视晶体管NM7可以基于高速缓存监视信号MON_C而驱动，并且可以控制耦接感测节点SOC与C-LATCH CL之间的连接。
第一反相器INV21可以连接在第一节点ND1与第二节点ND2之间，第二反相器INV22可以连接在第二节点ND2与第一节点ND1之间，因此，第一反相器INV21和第二反相器INV22可以形成锁存器。晶体管131可以包括连接到组合感测节点SOC的栅极。转储晶体管132可以由转储信号Dump_C驱动，并且可以将存储在C-LATCH CL中的数据发送到主锁存器，例如，页面缓冲单元PBU中的S-LATCHSL。晶体管133可以由数据信号DI驱动，晶体管134可以由数据反相信号nDI驱动，晶体管135可以由写入控制信号DIO_W驱动。当写入控制信号DIO_W被激活时，可以分别基于数据信号DI和数据反相信号nDI来确定第一节点ND1和第二节点ND2的电压电平。
高速缓存单元CU可以经由晶体管136和137连接到数据I/O线(或数据I/O端子)RDi。晶体管136可以包括连接到第二节点ND2的栅极，并且可以基于第二节点ND2的电压电平而导通或断开。晶体管137可以由读取控制信号DIO_R驱动。当读取控制信号DIO_R被激活并且晶体管137导通时，可以基于C-LATCH CL的状态将输入/输出端子RDi的电压电平确定为“1”或“0”。
图17是示出根据示例性实施例的图8的非易失性存储设备中的第二半导体层的顶表面的俯视图。图18是示出与图17的俯视图交叠的第一半导体层的顶表面的俯视图。
参考图17和图18，第一地址译码器241和第二地址译码器243可以在与字线WL延伸的方向垂直的方向上延伸。另外，第一页面缓冲电路211和第二页面缓冲电路213可以在垂直于位线BL的方向上延伸。
参考图17，第二半导体层L2可以被平行于字线WL的第二水平方向HD2上的第一虚设线X0-X0'和平行于位线BL的第一水平方向HD1上的第二虚设线Y0-Y0'划分为第一区域R1至第四区域R4。
例如，第一虚设线X0-X0'和第二虚设线Y0-Y0'可以在垂直方向VD上与位于第一半导体层L1上的存储单元阵列100交叠。换句话说，第一区域R1至第四区域R4中的每一者的至少一部分可以在垂直方向VD上与位于第一半导体层L1上的存储单元阵列100交叠。第一地址译码器241和第二地址译码器243可以分别位于第二区域R2和第三区域R3中，并且第一页面缓冲电路211和第二页面缓冲电路213可以分别位于第一区域R1和第四区域R4中。
参考图18，存储单元阵列100可以位于第一半导体层L1上，并且存储单元阵列100可以包括第一垂直结构VS1和第二垂直结构VS2。如图18所示，存储单元阵列100可以包括形成为第一垂直结构VS1和第二垂直结构VS2的多个存储块BLKa～BLKr。存储块BLK1～BLKr可以沿第二水平方向HD2布置。每个存储块BLKa～BLKr可以包括第一子块和第二子块。存储块BLKa包括第一子块SBa1和第二子块SBa2。存储块BLKi包括第一子块SBi1和第二子块SBi2。存储块BLKr包括第一子块SBr1和第二子块SBr2。
如图18所示，第一垂直结构VS1可以包括存储块BLKa～BLKr的多个第一子块和沿第二方向间隔开的多个第一通路区域EVA11、VA11、VA12和EVA12。另外，第二垂直结构VS2可以包括存储块BLKa～BLKr的多个第二子块和沿第二方向间隔开的多个第二通路区域EVA21、VA21、VA22和EVA22。第一子块可以布置在第一通路区域EVA11、VA11、VA12和EVA12之间，第二子块可以布置在第二通路区域EVA21、VA21、VA22和EVA22之间。
例如，在第一通路区域VA11和VA12中，可以形成一个或更多个第一通路，每个第一通路都穿过第一垂直结构VS1并连接到第一页面缓冲电路211。另外，在第二通路区域VA21和VA22中，可以形成一个或更多个第二通路，每个第二通路都穿过第二垂直结构VS2并连接到第二页面缓冲电路213。例如，在第一边缘通路区域EVA11和第二边缘通路区域EVA12中，可以形成一个或更多个边缘通路，每个边缘通路都穿过第一垂直结构VS1并连接到第二地址译码器243。另外，在第三边缘通路区域EVA21和第四边缘通路区域EVA22中，可以形成一个或更多个边缘通路，每个边缘通路都穿过第二垂直结构VS22并连接到第一地址译码器241。
图19是根据示例性实施例的非易失性存储设备的横截面图。例如，图19是沿着图18的线V-V'截取的横截面图，示出了第一半导体层和第二半导体层的配置。
参考图19，第二半导体层L2可以包括下衬底L_SUB，以及形成在下衬底L_SUB上的第二地址译码器243和第二页面缓冲电路213。另外，第二半导体层L2可以包括电连接到第二地址译码器243的多个第一下接触LMC1、电连接到多个第一下接触LMC1的第一下导电线PM1、以及覆盖多个第一下接触LMC1和第一下导电线PM1的下绝缘层IL1。
第二地址译码器243和第二页面缓冲电路213可以形成在下衬底L_SUB的一部分上。换句话说，第二地址译码器243和/或第二页面缓冲电路213可以通过在下衬底L_SUB上形成多个晶体管TR来形成。
第一半导体层L1可以包括第一上衬底U_SUB_1、第二上衬底U_SUB_2、位于第一上衬底U_SUB_1上的第一垂直结构VS1和位于第二上衬底U_SUB_2上的第二垂直结构VS2。另外，第一半导体层L1可以包括电连接到第一垂直结构VS1的多个第一上接触UMC1、多条第一位线BL_1、多个第一边缘接触EC1和多个第一上导电线UPM1。另外，第一半导体层L1可以包括电连接到第二垂直结构VS2的多个第二上接触UMC2、多条第二位线BL_2、多个第二边缘接触EC2和多个第二上导电线UPM2。另外，第一半导体层L1可以包括覆盖第一垂直结构VS1和第二垂直结构VS2以及各种导电线的上绝缘和钝化层IL2。
第一上衬底U_SUB_1和第二上衬底U_SUB_2可以是分别支撑第一栅极导电层GS_1和第二栅极导电层GS_2的支撑层。第一上衬底U_SUB_1和第二上衬底U_SUB_2例如可以是基底衬底。
第一垂直结构VS1可以包括位于第一上衬底U_SUB_1上的第一栅极导电层GS_1，以及穿过第一栅极导电层GS_1并在第一上衬底U_SUB_1的顶表面上沿第三方向延伸的多个柱P1。第一栅极导电层GS_1可以包括接地选择线GSL_1、字线WL1_1至WL4_1以及串选择线SSL_1。接地选择线GSL_1、字线WL1_1至WL4_1以及串选择线SSL_1可以顺序地形成在第一上衬底U_SUB_1上，并且绝缘层52可以位于每个第一栅极导电层GS_1之下或之上。由于第一垂直结构VS1和第二垂直结构VS2在沿着线V-V'截取的横截面图中具有相应的配置，因此与第一垂直结构VS1的元件相对应的第二垂直结构VS2的元件的重复说明作为冗余被省略。
第二垂直结构VS2可以包括穿过第二栅极导电层GS_2的多个柱P2。每个柱P2可以包括表面层S2和内部I2。第二栅极导电层GS_2可以包括接地选择线GSL_2、字线WL1_2至WL4_2以及串选择线SSL_2。绝缘层62可以位于每个第二栅极导电层GS_2之下或之上。
多个柱P1中的每一个柱可以包括表面层S1和内部I1。例如，每个柱P1的表面层S1可以包括掺杂有杂质的硅材料或未掺杂有杂质的硅材料。
例如，接地选择线GSL_1和表面层S1的与接地选择线GSL_1相邻的部分可以构成接地选择晶体管GST(参见图11)。另外，字线WL1_1至WL4_1以及表面层S1的与字线WL1_1至WL4_1相邻的部分可以构成存储单元晶体管MC1～MC8(参见图11)。另外，串选择线SSL_1和表面层S1的与串选择线SSL_1相邻的部分可以构成串选择晶体管SST(参见图11)。
漏极区DR1可以形成在柱P1上。漏极区DR2可以形成在柱P2上。例如，漏极区DR1可以包括掺杂有杂质的硅材料。蚀刻停止膜53可以形成在漏极区DR1的侧壁上。蚀刻停止膜63可以形成在漏极区DR2的侧壁上。
第一垂直结构VS1可以包括边缘区域EG1。第二垂直结构VS2可以包括边缘区域EG2。如图19所示，边缘区域EG1的横截面可以形成阶梯焊盘结构。阶梯焊盘结构可以被称为“字线焊盘”。多个第一边缘接触EC1可以连接到边缘区域EG1，并且电信号可以通过第一边缘接触EC1从诸如第二行译码器243的外围电路被施加。例如，穿过第一垂直结构VS_1、第一上衬底U_SUB_1以及第二半导体层L2的一部分的接触插塞MCP1的一侧连接到第一下导电线PM1，另一侧通过第一上导电线UPM1电连接到边缘区域EG1。
至少一些第一边缘接触EC1可以在第一上衬底U_SUB_1和第二上衬底U_SUB_2之间沿第三方向穿过第一半导体层L1的一部分和第二半导体层L2的一部分，并且可以具有与连接到下导电线(例如，PM1)的接触插塞电连接的一侧。
图20是沿着图18的线VI-VI'截取的横截面图，示出了第一半导体层和第二半导体层的配置。例如，图20可以是示出与第一部分块SB_1交叠的第二半导体层L2和设置在第一半导体层L1中的通路区域VA11和VA21的横截面图。对于图20，省略了与图19的相同元件的冗余说明。
参考图20，穿过第一垂直结构VS1、第一上衬底U_SUB_1以及第二半导体层L2的一部分的多个通孔通路THV1可以形成在第一通路区域VA11中。每个通孔通路THV1可以包括绝缘膜图案IP4和导电图案MP4。穿过第二垂直结构VS2、第二上衬底U_SUB_2以及第二半导体层L2的一部分的多个通孔通路THV2可以形成在第二通路区域VA21中。每个通孔通路THV2可以包括绝缘膜图案IP3和导电图案MP3。
如图20所示，每个通孔通路THV2可以电连接第二页面缓冲电路213和第二上接触UMC2，每个通孔通路THV1可以电连接第二地址译码器243和第一上接触UMC1。第一上接触UMC1可以连接到第一位线BL_1。第二上接触UMC2可以连接到第二位线BL_2。换句话说，第一位线BL_1可以通过形成在第一通路区域VA11中的多个通孔通路THV1电连接到形成在第二半导体层L2上的第二地址译码器243，第二位线BL_2可以通过形成在第二通路区域VA21中的多个通孔通路THV2电连接到形成在第二半导体层L2上的第二页面缓冲电路213。在示例性实施例中，可以在第一通路区域VA11的边缘区域EG_V1和第二通路区域VA21的边缘区域EG_V2处省略诸如接触的导电图案。
图21是根据示例性实施例的非易失性存储设备的横截面图。
参考图21，非易失性存储设备2000(非易失性存储设备2000也可以被称为存储设备)可以具有芯片对芯片(C2C)结构。C2C结构可以指：通过在第一晶片上制造包括存储单元区域或单元区域CELL的上芯片，在与第一晶片分开的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合(bonding)而形成的结构。这里，接合工艺可以包括电连接形成在上芯片的最上面金属层上的接合金属和形成在下芯片的最上面金属层上的接合金属的方法。例如，当接合金属包括铜(Cu)时，使用铜到铜接合。然而，示例性实施例可以不限于此。例如，接合金属也可以由铝(Al)或钨(W)形成。
存储设备2000的外围电路区域PERI和单元区域CELL中的每一者可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底2210、层间绝缘层2215、形成在第一衬底2210上的多个电路元件2220a、2220b和2220c、分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c、以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例性实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻率的钨形成，而第二金属层2240a、2240b和2240c可以由具有相对低的电阻率的铜形成。
在图21所示的示例性实施例中，尽管仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但示例性实施例不限于此，并且可以在第二金属层2240a、2240b和2240c上进一步形成一个或更多个额外金属层。在第二金属层2240a、2240b和2240c上形成的一个或更多个额外金属层的至少一部分可以由电阻率低于形成第二金属层2240a、2240b和2240c的铜的电阻率的铝等形成。
层间绝缘层2215可以设置在第一衬底2210上，并且覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括绝缘材料，例如氧化硅、氮化硅等。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属2271b和2272b可以电接合到单元区域CELL的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属2371b和2372b可以被称为第一金属焊盘，外围电路区域PERI中的下接合金属2271b和2272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，多条字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)可以在垂直于第二衬底2310的上表面的垂直方向VD(例如，Z轴方向)上堆叠。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线2330上和多条字线2330下，并且多条字线2330可以设置在至少一条串选择线和至少一条接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以沿垂直于第二衬底2310的上表面的垂直方向VD延伸，并且穿过多条字线2330、至少一条串选择线和至少一条接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触，第二金属层2360c可以是位线。在示例性实施例中，位线2360c可以沿平行于第二衬底2310的上表面的第二水平方向HD2(例如，Y轴方向)延伸。
在图21所示的示例性实施例中，其中设置有沟道结构CH、位线2360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线2360c可以电连接到在外围电路区域PERI中提供页面缓冲器2393的电路元件2220c。位线2360c可以连接到单元区域CELL中的上接合金属2371c和2372c，上接合金属2371c和2372c可以连接到下接合金属2271c和2272c，下接合金属2271c和2272c连接到页面缓冲器2393的电路元件2220c。
在字线接合区域WLBA中，多条字线2330可以沿平行于第二衬底2310的上表面并垂直于第二水平方向HD2的第一水平方向HD1(例如，X轴方向)延伸，并且可以连接到多个单元接触插塞2341、2342、2343、2344、2345、2346和2347(即，2340)。多条字线2330和多个单元接触插塞2340可以在由沿第一水平方向HD1以不同长度延伸的多条字线2330的至少一部分提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以顺序连接到与多条字线2330连接的多个单元接触插塞2340的上部。在字线接合区域WLBA中，多个单元接触插塞2340可以通过单元区域CELL的上接合金属2371b和2372b以及外围电路区域PERI的下接合金属2271b和2272b，连接到外围电路区域PERI。
多个单元接触插塞2340可以电连接到在外围电路区域PERI中形成地址译码器2394的电路元件2220b。在示例性实施例中，形成地址译码器2394的电路元件2220b的工作电压可以不同于形成页面缓冲电路2393的电路元件2220c的工作电压。例如，形成页面缓冲电路2393的电路元件2220c的工作电压可以大于形成地址译码器2394的电路元件2220b的工作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞2380可以由导电材料形成，例如金属、金属化合物、多晶硅等，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序堆叠在公共源极线接触插塞2380的上部。例如，其中设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域PA。
输入/输出焊盘2205和2305可以设置在外部焊盘接合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个电路元件，并且可以通过下绝缘膜2201与第一衬底2210分离。另外，侧绝缘膜可以设置在第一输入/输出接触插塞2203和第一衬底2210之间，以电分开第一输入/输出接触插塞2203和第一衬底2210。
覆盖第二衬底2310上表面的上绝缘膜2301可以形成在第二衬底2310上，并且第二输入/输出焊盘2305可以设置在上绝缘层2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个电路元件。在示例性实施例中，第二输入/输出焊盘2305电连接到电路元件2220a。
根据实施例，第二衬底2310和公共源极线2320可以不存在于设置有第二输入/输出接触插塞2303的区域中。而且，第二输入/输出焊盘2305可以在垂直方向HD上不与字线2330交叠。第二输入/输出接触插塞2303可以在平行于第二衬底2310的上表面的方向上与第二衬底2310分离，并且可以穿过单元区域CELL的层间绝缘层2315以连接到第二输入/输出焊盘2305。
根据实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储设备2000可以仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/输出焊盘2305。或者，存储设备200可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA二者中的每一者中，设置在最上面金属层上的金属图案可以被设置为虚设图案，或者最上面金属层可以不存在。
在外部焊盘接合区域PA中，存储设备2000可以在外围电路区域PERI的最上面金属层中包括与形成在单元区域CELL的最上面金属层中的上金属图案2372a相对应并且具有与单元区域CELL的上金属图案2372a相同的横截面形状以便彼此连接的下金属图案2273a。在外部焊盘接合区域PA中，存储设备2000可以包括连接到下金属图案2273a的下接合金属2271a和2271b。在外围电路区域PERI中，在外围电路区域PERI的最上面金属层中形成的下金属图案2273a可以不连接到接触。类似地，在外部焊盘接合区域PA中，与形成在外围电路区域PERI的最上面金属层中的下金属图案2273a相对应并且具有与外围电路区域PERI的下金属图案2273a相同的形状的上金属图案2372a可以形成在单元区域CELL的最上面金属层中。类似地，在外部焊盘接合区域PA中，可以形成上接合金属2371a，并且可以电连接到上金属图案2372a。
在字线接合区域WLBA中，下接合金属2271b和2272b可以形成第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可以通过铜到铜接合电连接到单元区域CELL的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上面金属层中的下金属图案2252相对应并且具有与外围电路区域PERI的下金属图案2252相同的横截面形状的上金属图案2392可以形成在单元区域CELL的最上面金属层中。接触可以在单元区域CELL的最上面金属层中形成的上金属图案2392上被省略。
在示例性实施例中，对应于在单元区域CELL和外围电路区域PERI中的一者的最上面金属层中形成的金属图案，具有与金属图案相同横截面形状的增强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一者的最上面金属层中。接触可以在增强金属图案上被省略。
字线电压可以通过外围电路区域PERI中的下接合金属2271b和2272b以及单元区域CELL的上接合金属2371b和2372b施加到单元区域CELL中的至少一个存储块上。另外，可以使用至少一些电路元件2220a、2220b和2220c在外围电路区域PERI中设置包括图12的页面缓冲器PBa的页面缓冲电路或包括图15的页面缓冲器PBb的页面缓冲电路。
图22是示出根据示例性实施例的制造非易失性存储设备的方法的流程图。
图22的制造方法可以应用于图21的非易失性存储设备的制造。
参考图21和图22，提供了一种制造包括第一芯片和第二芯片的非易失性存储设备2000的方法。第一芯片包括存储单元区域CELL，并且设置在第一晶片上，第二芯片包括具有页面缓冲电路的外围电路区域PERI，并且设置在与第一晶片不同的第二晶片上。
根据该方法，在第二晶片上形成(设置)包括具有页面缓冲电路的外围电路区域PERI的第二芯片(操作S510)。对第二芯片执行第一测试(操作S600)。基于第一测试的结果确定第二芯片是否通过第一测试(操作S660)。当第二芯片未通过第一测试(操作S660中为否)时，确定第二芯片具有缺陷(操作S680)。
与形成第二芯片和测试第二芯片分开，在第一晶片上形成(设置)包括存储单元区域CELL的第一芯片(操作S710)。对第一芯片执行第二测试(操作S730)。基于第二测试的结果确定第一芯片是否通过第二测试(操作S760)。当第一芯片未通过第二测试(操作S760中为否)时，确定第一芯片具有缺陷(操作S780)。
当第二芯片通过第一测试(操作S660中为是)并且第一芯片确实通过第二测试(操作S760中为是)时，将第一芯片和第二芯片接合(操作S790)，并且非易失性存储设备2000被视为可行产品(操作S800)。
图23是示出根据示例性实施例的图22中的对第二芯片的第一测试的操作的流程图。
为了便于说明，将参考图12、图21和图23说明第一测试的操作。
参考图12、图21和图23，为了对第二芯片执行第一测试(操作S600)，通过在位线连接电路435的内部节点NI1与接收第一电压V1的电压端子437之间提供导电路径，模拟未连接到页面缓冲电路210的存储单元的导通状态(操作S610)。位线连接电路435连接在页面缓冲电路210(或页面缓冲器PBa)的感测节点SO与位线节点BN1之间。
在模拟导通状态时，在页面缓冲电路210中执行感测和锁存操作(操作S630)。基于感测和锁存操作的结果，确定页面缓冲电路210是否正常工作(操作S650)。
在确定页面缓冲电路210正常工作之后，确定其他电路元件中的每一者是否正常工作。
由于可以使用至少一些电路元件2220a、2220b和2220c在外围电路区域PERI中提供包括图12的页面缓冲器PBa的页面缓冲电路或包括图15的页面缓冲器PBb的页面缓冲电路，因此参考图3、图4和图5描述的测试方法可以应用于图23。
图23的测试方法可以同时对第二晶片上的多个第二芯片执行。
图24是示出根据示例性实施例的测试非易失性存储设备的方法的流程图。
图24的测试方法可以应用于具有图8的COP结构的非易失性存储设备、具有图21的C2C结构的非易失性存储设备和具有垂直结构的非易失性存储设备。
参考图6、图10、图12和图24，提供了一种测试非易失性存储设备10的方法，该非易失性存储设备10包括存储单元阵列100和通过多条位线BL耦接到存储单元阵列100的页面缓冲电路210。存储单元阵列100包括多个非易失性存储单元。
根据该方法，关断至少一个NAND串的串选择晶体管SST，其中至少一个NAND串通过多条位线中的至少一条位线连接到页面缓冲电路210(操作S810)。
在位线连接电路435的内部节点与接收第一电压V1的电压端子437之间提供导电路径，从而在关断串选择晶体管SST时模拟on cell(操作S820)。位线连接电路425连接在页面缓冲电路210的感测节点SO与位线节点BN1之间，并且位线节点BN1耦接到至少一条位线。在模拟导通状态时，在页面缓冲电路210中执行感测和锁存操作(操作S830)。基于感测和锁存操作的结果，确定页面缓冲电路210是否正常工作(操作S850)。
当第一半导体层L1堆叠在第二半导体层L2上时，堆叠可能影响包括被设置在第二半导体层L2中的页面缓冲电路的电路元件。由于页面缓冲电路可能由于错误堆叠而异常运行，因此当通过图24的方法测试页面缓冲电路时，可以有效地测试页面缓冲电路。另外，当非易失性存储设备不采用图8的COP结构时，并且在关断串选择晶体管时当通过在位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，来模拟on cell时，在断开NAND串时测试页面缓冲电路，并且可以发现页面缓冲电路中的缺陷。
图25是示出根据示例性实施例的在图24中执行感测和锁存操作的详细操作的流程图。
为了便于说明，将参考图12和图25来说明用于执行感测和锁存操作的操作。
参考图12和图25，为了执行感测和锁存操作(S830)，将感测节点SO预充电至电源电压VDD的电平(操作S832)。中断对感测节点SO的电流供应(操作S834)。将内部节点NI1连接到接收第一电压V1的电压端子437(操作S836)，使得出现on cell耦接到位线节点BN1的情况。第一电压V1可以对应于接地电压VSS和大于接地电压VSS的第二电压V2中的一者。第二电压V2可以为大约1.0[V]。当内部节点NI1连接到电压端子437时，可以在内部节点NI1和电压端子437之间提供导电路径。
锁存感测节点SO的电压电平(操作S840)，并且确定页面缓冲电路210是否在模拟on cell时正常工作。
图26是示出根据示例性实施例的包括半导体设备的电子系统的框图。
参考图26，电子系统3000可以包括半导体设备3100和电连接到半导体设备3100的控制器3200。电子系统3000可以是包括一个或多个半导体设备3100的存储设备，或者是包括存储设备的电子设备。例如，电子系统3000可以是固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或可以包括一个或多个半导体设备3100的通信设备。
半导体设备3100可以是非易失性存储设备，例如，参考图6至图21示出的NAND闪存设备。半导体设备3100可以包括第一结构3100F和位于第一结构3100F上的第二结构3100S。第一结构3100F可以是包括译码器电路3110、页面缓冲电路3120和逻辑电路3130的外围电路结构。第二结构3100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2以及位于位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构3100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及位于下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以根据示例性实施例而变化。
在示例性实施例中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例性实施例中，下晶体管LT1和LT2可以包括可以彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以在擦除操作中使用，该擦除操作用于通过栅极诱导漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过第一结构3100F中的延伸到第二结构3110S的第一连接布线3115电连接到译码器电路3110。位线BL可以通过第一结构3100F中的延伸到第二结构3100S的第二连接布线3125电连接到页面缓冲电路(PBC)3120。
在第一结构3100F中，译码器电路3110和页面缓冲电路3120可以对多个存储单元晶体管MCT当中的至少一个选定存储单元晶体管执行控制操作。译码器电路3110和页面缓冲电路3120可以由逻辑电路3130控制。半导体设备3100可以通过电连接到逻辑电路3130的输入/输出焊盘3101与控制器3200通信。输入/输出焊盘3101可以通过第一结构3100F中的延伸到第二结构3100S的输入/输出连接布线3135电连接到逻辑电路3130。
控制器3200可以包括处理器3210、NAND控制器3220和主机接口(I/F)3230。电子系统3000可以包括多个半导体设备3100，并且在这种情况下，控制器3200可以控制多个半导体设备3100。
处理器3210可以控制包括控制器3200在内的电子系统3000的操作。处理器3210可以由固件运行，并且可以控制NAND控制器3220以访问半导体设备3100。NAND控制器3220可以包括用于与半导体设备3100通信的NAND接口(I/F)3221。通过NAND接口3221，可以传送用于控制半导体设备3100的控制命令、要写入到半导体设备3100的存储单元晶体管MCT的数据、要从半导体设备3100的存储单元晶体管MCT读取的数据等。主机接口3230可以提供电子系统3000与外部主机之间的通信。当通过主机接口3230从外部主机接收到控制命令时，处理器3210可以响应于该控制命令控制半导体设备3100。
图27是示出根据示例性实施例的包括半导体设备的电子系统的示意性透视图。
参考图27，电子系统4000可以包括主基板4001、安装在主基板4001上的控制器4002、至少一个半导体封装件4003和动态随机存取存储器(DRAM)设备4004。半导体封装件4003和DRAM设备4004可以通过主基板4001上的布线图案4005连接到控制器4002。
主基板4001可以包括具有连接到外部主机的多个引脚的连接器4006。连接器4006中的多个引脚的数目和布局可以依据电子系统4000与外部主机之间的通信接口而改变。在示例性实施例中，电子系统4000可以根据以下项中的一者与外部主机通信：USB、外围组件互连直通(PCI-Express)、串行先进技术附件(SATA)、通用闪存(UFS)的M-PHY等。在示例性实施例中，电子系统4000可以由通过连接器4006从外部主机提供的电力运行。电子系统4000还可以包括用于将从外部主机提供的电力分配到控制器4002和半导体封装件4003的电源管理集成电路(PMIC)。
控制器4002可以在半导体封装件4003中写入数据或从半导体封装件4003读取数据，并且可以提高电子系统4000的运行速度。
DRAM设备4004可以是缓冲存储器，用于减小用于存储数据的半导体封装件4003与外部主机之间的速度差。包括在电子系统4000中的DRAM设备4004可以用作高速缓存存储器，并且可以在半导体封装件4003的控制操作期间提供用于临时存储数据的空间。如果电子系统4000包括DRAM设备4004，则除了用于控制半导体封装件4003的NAND控制器之外，控制器4002还可以包括用于控制DRAM设备4004的DRAM控制器。
半导体封装件4003可以包括彼此间隔开的第一半导体封装件4003a和第二半导体封装件4003b。第一半导体封装件4003a和第二半导体封装件4003b可以是其中每个半导体封装件可以包括多个半导体芯片4200的半导体封装件。第一半导体封装件4003a和第二半导体封装件4003b中的每一者可以包括封装基板4100、半导体芯片4200、设置在半导体芯片4200下的接合层4300、用于电连接半导体芯片4200和封装基板4100的连接结构4400、以及覆盖封装基板4100上的半导体芯片4200和连接结构4400的模制层4500。
封装基板4100可以是包括封装上焊盘4130的印刷电路板(PCB)。每个半导体芯片4200可以包括输入/输出焊盘4210。输入/输出焊盘4210可以对应于图26的输入/输出焊盘3101。每个半导体芯片4200可以包括栅电极结构5210、延伸穿过栅电极结构5210的存储沟道结构5220和用于分割栅电极结构5210的分割结构5230。每个半导体芯片4200可以包括参考图6至图21所示的半导体设备。
在示例性实施例中，连接结构4400可以是用于电连接输入/输出焊盘4210和封装上焊盘4130的接合线。
根据示例性实施例的非易失性存储设备或存储设备可以使用各种封装类型或封装配置进行封装。
上述内容是示例性实施例的说明，不应被解释为对其的限制。尽管已经描述了一些示例性实施例，但本领域技术人员将容易理解，在不实质上背离本发明构思提供的新颖教导和优点的情况下，在示例性实施例中可以进行许多修改。因此，所有这些修改旨在包括在由所附权利要求所限定的发明构思的范围内。

Claims (20)

1.一种测试包括第一半导体层和第二半导体层的非易失性存储设备的方法，其中，多个非易失性存储单元、多条字线和多条位线设置在所述第一半导体层中，并且所述第二半导体层先于所述第一半导体层而形成，所述方法包括：
通过在所述第二半导体层中形成半导体元件和用于对所述半导体元件进行导线连接的图案，在所述第二半导体层中提供包括页面缓冲电路的电路元件；
通过在所述页面缓冲电路的位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到所述页面缓冲电路的非易失性存储单元的导通状态，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间；
在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作；以及
基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。
2.根据权利要求1所述的方法，其中，执行所述感测和锁存操作包括：
将所述感测节点预充电至电源电压的电平；
中断对所述感测节点的电流供应；
将所述内部节点连接到所述电压端子；以及
锁存所述感测节点的电压电平。
3.根据权利要求2所述的方法，其中，将所述内部节点连接到所述电压端子包括：
在第一时间间隔期间将所述内部节点连接到接地电压。
4.根据权利要求2所述的方法，其中，将所述内部节点连接到所述电压端子包括：
在第一时间间隔期间将所述内部节点连接到大于接地电压的第二电压。
5.根据权利要求1所述的方法，其中，所述页面缓冲电路包括多个页面缓冲器，并且
其中，所述多个页面缓冲器中的每一个页面缓冲器包括：
所述位线连接电路；
预充电电路，所述预充电电路连接在电源电压与所述感测节点之间，并且被配置为对所述感测节点进行预充电；
电压控制器，所述电压控制器被配置为产生选择信号、屏蔽信号和大于接地电压的第二电压；以及
多路复用器，所述多路复用器被配置为响应于所述选择信号向所述电压端子提供所述接地电压和所述第二电压中的一者作为所述第一电压。
6.根据权利要求5所述的方法，其中，所述位线连接电路包括：
第一NMOS晶体管，所述NMOS即n沟道金属氧化物半导体，所述第一NMOS晶体管耦接在所述内部节点与所述感测节点之间，并且具有用于接收位线关断信号的栅极；
第二NMOS晶体管，所述第二NMOS晶体管耦接在所述位线节点与所述内部节点之间，并且具有用于接收位线选择信号的栅极；以及
第三NMOS晶体管，所述第三NMOS晶体管耦接在所述内部节点与接收所述第一电压的所述电压端子之间，并且具有用于接收所述屏蔽信号的栅极。
7.根据权利要求6所述的方法，其中，模拟所述非易失性存储单元的导通状态包括：
在第一时间间隔期间激活所述屏蔽信号，以将激活的屏蔽信号施加于所述第三NMOS晶体管的所述栅极。
8.根据权利要求7所述的方法，所述方法还包括：
通过所述电压控制器调整所述第一时间间隔和所述屏蔽信号的激活电平中的至少一者。
9.根据权利要求5所述的方法，所述方法还包括：
在第一时间间隔期间顺序地在所述多个页面缓冲器中的每一个页面缓冲器中激活所述屏蔽信号；以及
基于所述感测和锁存操作的结果，确定所述多个页面缓冲器中的每一个页面缓冲器是否正常工作。
10.根据权利要求1所述的方法，其中，所述页面缓冲电路包括：
多个页面缓冲单元，所述多个页面缓冲单元沿第一水平方向设置；以及
多个高速缓存锁存器，所述多个高速缓存锁存器在所述第一水平方向上与所述多个页面缓冲单元间隔开，并且
其中，所述感测节点是组合感测节点，所述多个高速缓存锁存器分别对应于所述多个页面缓冲单元并且共同连接到所述组合感测节点，所述多个页面缓冲单元中的每一个页面缓冲单元包括通过晶体管，所述通过晶体管响应于通过控制信号被驱动，并且该页面缓冲单元通过所述通过晶体管连接到所述组合感测节点。
11.根据权利要求10所述的方法，其中，所述多个页面缓冲单元中的每一个页面缓冲单元包括：
第一NMOS晶体管，所述NMOS即n沟道金属氧化物半导体，所述第一NMOS晶体管耦接到所述内部节点，并且具有用于接收位线关断信号的栅极；
第二NMOS晶体管，所述第二NMOS晶体管耦接在所述位线节点与所述内部节点之间，并且具有用于接收位线选择信号的栅极；
第三NMOS晶体管，所述第三NMOS晶体管耦接在所述感测节点与所述第一NMOS晶体管之间，并且具有用于接收连接控制信号的栅极；以及
第四NMOS晶体管，所述第四NMOS晶体管耦接在所述内部节点与接收所述第一电压的所述电压端子之间，并且具有用于接收所述屏蔽信号的栅极。
12.根据权利要求11所述的方法，其中，模拟所述非易失性存储单元的导通状态包括：
在第一时间间隔期间激活所述屏蔽信号，以将激活的屏蔽信号施加于所述第四NMOS晶体管的栅极。
13.根据权利要求12所述的方法，其中，
所述多个页面缓冲单元中的每一个页面缓冲单元还包括电压控制器，并且
所述方法还包括：通过所述电压控制器调整所述第一时间间隔和所述屏蔽信号的激活电平中的至少一者。
14.一种测试包括第一芯片和第二芯片的非易失性存储设备的方法，其中，所述第一芯片包括存储单元区域并且设置在第一晶片上，并且所述第二芯片包括具有页面缓冲电路的外围电路区域并且设置在与所述第一晶片不同的第二晶片上，所述方法包括：
通过在所述第二晶片上的第一衬底中形成半导体元件和用于对所述半导体元件进行导线连接的图案，提供包括所述页面缓冲电路的电路元件；
通过在所述页面缓冲电路的位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到所述页面缓冲电路的存储单元的导通状态，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间；
在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作；以及
基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。
15.根据权利要求14所述的方法，其中，执行所述感测和锁存操作包括：
将所述感测节点预充电至电源电压的电平；
中断对所述感测节点的电流供应；
将所述内部节点连接到所述电压端子；以及
锁存所述感测节点的电压电平。
16.根据权利要求14所述的方法，其中，所述页面缓冲电路包括多个页面缓冲器，
其中，所述多个页面缓冲器中的每一个页面缓冲器包括：
所述位线连接电路；
预充电电路，所述预充电电路连接在电源电压和所述感测节点之间，并且被配置为对所述感测节点进行预充电；
电压控制器，所述电压控制器被配置为产生选择信号、屏蔽信号和大于接地电压的第二电压；以及
多路复用器，所述多路复用器被配置为响应于所述选择信号向所述电压端子提供所述接地电压和所述第二电压中的一者作为所述第一电压，并且
其中，所述位线连接电路包括：
第一NMOS晶体管，所述NMOS即n沟道金属氧化物半导体，所述第一NMOS晶体管耦接在所述内部节点与所述感测节点之间，并且具有用于接收位线关断信号的栅极；
第二NMOS晶体管，所述第二NMOS晶体管耦接在所述位线节点与所述内部节点之间，并且具有用于接收位线选择信号的栅极；以及
第三NMOS晶体管，所述第三NMOS晶体管耦接在所述内部节点与接收所述第一电压的所述电压端子之间，并且具有用于接收所述屏蔽信号的栅极。
17.根据权利要求16所述的方法，其中，模拟所述存储单元的导通状态包括：
在第一时间间隔期间激活所述屏蔽信号，以将激活的屏蔽信号施加于所述第三NMOS晶体管的所述栅极。
18.根据权利要求14所述的方法，其中，所述页面缓冲电路包括：
多个页面缓冲单元，所述多个页面缓冲单元沿第一水平方向设置；以及
多个高速缓存锁存器，所述多个高速缓存锁存器在所述第一水平方向上与所述多个页面缓冲单元间隔开，并且
其中，所述感测节点是组合感测节点，所述多个高速缓存锁存器分别对应于所述多个页面缓冲单元并且共同连接到所述组合感测节点，所述多个页面缓冲单元中的每一个页面缓冲单元包括通过晶体管，所述通过晶体管响应于通过控制信号被驱动，并且该页面缓冲单元通过所述通过晶体管连接到所述组合感测节点，并且
其中，所述多个页面缓冲单元中的每一个页面缓冲单元包括：
第一NMOS晶体管，所述NMOS即n沟道金属氧化物半导体，所述第一NMOS晶体管耦接到所述内部节点，并且具有用于接收位线关断信号的栅极；
第二NMOS晶体管，所述第二NMOS晶体管耦接在所述位线节点与所述内部节点之间，并且具有用于接收位线选择信号的栅极；
第三NMOS晶体管，所述第三NMOS晶体管耦接在所述感测节点与所述第一NMOS晶体管之间，并且具有用于接收连接控制信号的栅极；以及
第四NMOS晶体管，所述第四NMOS晶体管耦接在所述内部节点与接收所述第一电压的所述电压端子之间，并且具有用于接收所述屏蔽信号的栅极。
19.一种测试非易失性存储设备的方法，所述非易失性存储设备包括存储单元阵列和通过多条位线耦接到所述存储单元阵列的页面缓冲电路，其中，所述存储单元阵列包括多个NAND串，每个所述NAND串包括多个非易失性存储单元，所述方法包括：
关断所述多个NAND串中的至少一个NAND串的串选择晶体管，其中，所述至少一个NAND串通过所述多条位线中的至少一条位线连接到所述页面缓冲电路；
在位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间，所述位线节点耦接到所述至少一条位线；
在所述页面缓冲电路中执行感测和锁存操作；以及
基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。
20.根据权利要求19所述的方法，其中，执行所述感测和锁存操作包括：
将所述感测节点预充电至电源电压的电平；
中断对所述感测节点的电流供应；
将所述内部节点连接到所述电压端子；以及
锁存所述感测节点的电压电平。
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