TW202226335A - 儲存晶圓及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種可使晶圓上之合格晶片之比例增加之儲存晶圓及其製造方法。 一實施形態之儲存晶圓具備：第1半導體(71W)；第1元件層(72W)，其設置於第1半導體之上表面上；第1墊(11a)，其設置於第1元件層之第1區域之上表面上；第2墊(11a)，其設置於第1元件層之與第1區域不同之第2區域之上表面上；接著膜(73)，其設置於包含第2墊之第1元件層之第2區域之上表面上；第2半導體(74)，其設置於接著膜之上表面上；第2元件層(75)，其設置於第2半導體之上表面上；及第3墊(11b)，其設置於第2元件層之上表面上。第1元件層包含：第1記憶體晶片單元(100-g)，其電性連接於第1墊；及第2記憶體晶片單元(100-b)，其電性連接於第2墊；且第2元件層包含電性連接於第3墊且與第1墊及第2墊電性絕緣之元件(100’-g)。

Description

儲存晶圓及其製造方法
實施形態係關於一種儲存晶圓及其製造方法。
業已知悉設置有複數個作為半導體記憶體之NAND快閃記憶體之晶圓、及使該晶圓上之墊電極與探針電極接觸之探針台。
實施形態提供一種可使晶圓上之合格晶片之比例增加之儲存晶圓及其製造方法。
實施形態之儲存系統具備：第1半導體；第1元件層，其設置於上述第1半導體之上表面上；第1墊，其設置於上述第1元件層之第1區域之上表面上；第2墊，其設置於上述第1元件層之與上述第1區域不同之第2區域之上表面上；接著膜，其設置於包含上述第2墊之上述第1元件層之上述第2區域之上表面上；第2半導體，其設置於上述接著膜之上表面上；第2元件層，其設置於上述第2半導體之上表面上；及第3墊，其設置於上述第2元件層之上表面上。上述第1元件層包含：第1記憶體晶片單元，其電性連接於上述第1墊；及第2記憶體晶片單元，其電性連接於上述第2墊。上述第2元件層包含電性連接於上述第3墊且與上述第1墊及上述第2墊電性絕緣之元件。
以下，參照圖式，針對實施形態進行說明。此外，於以下之說明中，針對具有同一功能及構成之構成要素，賦予共通之參考符號。又，於區別具有共通之參考符號之複數個構成要素之情形下，對該共通之參考符號賦予尾標而進行區別。此外，於針對複數個構成要素，無須特別區別之情形下，對該複數個構成要素僅賦予共通之參考符號，不賦予尾標。
1.第1實施形態 針對第1實施形態之儲存系統進行說明。以下，針對具備儲存晶圓及探針台之儲存系統進行說明，且前述儲存晶圓具備複數個NAND晶片單元(作為NAND快閃記憶體之記憶體器件)，前述探針台包含安裝有複數個NAND控制器晶片之探針卡，且構成為使儲存晶圓及探針卡物理性接觸且電性連接。
1.1 構成 針對第1實施形態之儲存系統之構成進行說明。
1.1.1 儲存系統之構成 首先，針對第1實施形態之儲存系統之構成之概要，利用圖1進行說明。如圖1所示，儲存系統1例如基於來自主機器2之指示而動作。儲存系統1具備探針台3、晶圓搬送機4、及晶圓儲料器5。
探針台3具備探針卡20及控制部30，且供設置儲存晶圓10或清潔晶圓10c。儲存晶圓10係未被切割之晶圓、或對未被切割之晶圓施以再配線後之晶圓，包含以晶片單位設置之複數個NAND快閃記憶體(以下稱為「NAND晶片單元」，且未圖示)，且於表面上設置有複數個墊電極11。清潔晶圓10c被用於在設置於探針卡20之複數個探針電極21劣化時改善該複數個探針電極21之電氣特性之清潔處理。
探針卡20包含複數個探針電極21。複數個探針電極21各者與安裝於探針卡20上之晶片單位之記憶體控制器(以下稱為「NAND控制器晶片」，且未圖示)電性連接。
控制部30例如包含溫度控制系統31、驅動控制系統32、及介面控制系統33，控制探針台3之動作整體。
溫度控制系統31控制探針卡20及儲存晶圓10或清潔晶圓10c在探針台3內曝露之溫度環境。於本實施形態中，例如，溫度控制系統31以探針卡20、及儲存晶圓10或清潔晶圓10c之溫度不會自特定溫度變化之方式進行控制。
驅動控制系統32具有可使儲存晶圓10相對於探針卡20三維地自如變位之機構。而且，驅動控制系統32具有藉由控制該機構而使儲存晶圓10上之複數個墊電極11與對應之探針卡20上之複數個探針電極21接觸之功能。
介面控制系統33控制主機器2與探針卡20之間之通訊。又，介面控制系統33基於該通訊之控制結果，控制溫度控制系統31及驅動控制系統32、以及晶圓搬送機4等。
晶圓搬送機4具有於探針台3與晶圓儲料器5之間搬送儲存晶圓10或清潔晶圓10c之功能。
晶圓儲料器5存放未設置於探針台3之複數個儲存晶圓10及清潔晶圓10c。
1.1.2 探針台之構成 其次，針對第1實施形態之儲存系統之探針台之構成，利用圖2進行說明。
圖2係示意性顯示設置有儲存晶圓10之狀態之探針台3之構成之側視圖。以下，將儲存晶圓10之相對於探針台3之設置面設為XY平面，將垂直於XY平面且自儲存晶圓10朝向探針卡20之方向設為Z方向(或上方向)。而且，儲存晶圓10中與探針卡20對向之面亦稱為儲存晶圓10之「表面」或「上表面」。
如圖2所示，探針台3具備：基座41、複數個載台42(42-1、42-2、及42-3)、晶圓卡盤43、頭載台44、補強板(Stiffener)45、卡保持具46、固定具47、及支柱48。
於基座41之上表面介隔著X變位機構(未圖示)設置載台42-1。載台42-1藉由X變位機構，相對於基座41可於X方向自如移動而構成。於載台42-1之上表面介隔著Y變位機構(未圖示)設置載台42-2。載台42-2藉由Y變位機構，相對於載台42-1可於Y方向自如移動而構成。於載台42-2之上表面介隔著Zθ變位機構(未圖示)設置載台42-3。載台42-3藉由Zθ變位機構，相對於載台42-2可於Z方向自如移動、且可於XY平面上自如旋轉而構成。載台42-1～42-3係包含於驅動控制系統32，可使儲存晶圓10相對於探針卡20自如變位之機構之一部分。
晶圓卡盤43設置於載台42-3之上表面上，保持儲存晶圓10。於晶圓卡盤43內例如包含溫度感測器、以及可控制儲存晶圓10之溫度之加熱器及冷卻器(均未圖示)。溫度控制系統31基於來自該溫度感測器之資訊控制加熱器及冷卻器，且經由晶圓卡盤43控制儲存晶圓10之溫度。該溫度感測器、以及加熱器及冷卻器包含溫度控制系統31。
頭載台44例如具有環形狀，由支柱48被支持於晶圓卡盤43之上方。於頭載台44之環之內側之空間中，如由頭載台44支持般，設置各自為環形狀之補強板45及卡保持具46。補強板45設置於探針卡20之上部，在與卡保持具46之間夾入探針卡20。卡保持具46於卡保持具46之環之內側之空間中支持探針卡20。探針卡20藉由固定具47而固定於補強板45及卡保持具46，藉此相對於晶圓卡盤43(及晶圓卡盤43上之儲存晶圓10)之位置被固定，且抑制因熱膨脹等引起之變位。
此外，可於頭載台44設置用於檢測儲存晶圓10(或清潔晶圓10c)上之代表位置(例如，晶圓之外緣、或設置於晶圓上之對準標記等)之相機(未圖示)。驅動控制系統32可基於來自該相機之資訊更正確辨識出基準位置，可進行精密之定位。
圖3係固定於探針台3內之探針卡20之俯視圖。
如圖3所示，探針卡20藉由環形狀之補強板45將外周部分固定，於探針卡20之中央部分設置複數個NAND控制器晶片200。此外，於本實施形態之儲存系統1中，探針台3內由溫度控制系統31保持為大致一定之溫度，而不被賦予大的溫度變化。藉此，因探針卡20之熱膨脹等引起之變位量被抑制為少量。因此，補強板45作為對該變位之對應，只要將探針卡20之外周部分固定便足矣，可省略將探針卡20之中央部分固定之構成。藉此，可於探針卡20上安裝更多個晶片。
圖4係由晶圓卡盤43保持之儲存晶圓10之俯視圖。
如圖4所示，儲存晶圓10包含複數個NAND晶片單元100及至少1個NAND晶片單元100’。NAND晶片單元100及100’具有互為同等之構成及功能，各者作為可基於來自NAND控制器晶片200之控制信號進行控制之最小單位之記憶體器件發揮功能。又，於儲存晶圓10上之未設置NAND晶片單元100及100’之區域設置複數個對準標記12。
複數個NAND晶片單元100於俯視下在儲存晶圓10之上表面上矩陣狀配置。另一方面，1個NAND晶片單元100’設置於矩陣狀配置之複數個NAND晶片單元100中之1個NAND晶片單元100之上表面上。NAND晶片單元100’被選擇性地設置於被判定為於儲存晶圓10之製造時為不合格之晶片單元之NAND晶片單元100之上表面上。因此，設置於儲存晶圓10之NAND晶片單元100’之數量、及位置可就每一儲存晶圓10而異。
針對包含NAND晶片單元100及100’之儲存晶圓10之部分之剖面構造，利用圖5進一步說明。圖5係沿圖4之V-V線之儲存晶圓10之剖視圖。
如圖5所示，儲存晶圓10包含半導體基板71W、元件層72W、接著膜(DAF：Die attach film，晶片黏結薄膜)73、半導體層74、及元件層75。
半導體基板71W係複數個NAND晶片單元100之母材，包含例如矽(Si)。於半導體基板71W之上表面上設置元件層72W。於半導體基板71W及元件層72W，例如形成作為NAND快閃記憶體發揮功能之各種電路。如此，藉由作為連續膜之元件層72W，跨及儲存晶圓10之上表面上形成矩陣狀配置之複數個NAND晶片單元100。於複數個NAND晶片單元100各者之上表面上形成複數個墊電極11a。藉此，複數個NAND晶片單元100各者經由探針電極21可與探針卡20通訊而構成。
於複數個NAND晶片單元100中被判定為不合格之NAND晶片單元100之上表面上，設置依序積層有接著膜73、半導體層74、及元件層75之構造體。亦即，設置於被判定為不合格之NAND晶片單元100之上表面上之複數個墊電極11a由接著膜73密封(seal)。
接著膜73具有使元件層72W與半導體層74一體地接合之功能。接著膜73藉由具有非導電性，而可使元件層72W上之墊電極11a與半導體層74電性絕緣。
半導體層74係NAND晶片單元100’之母材，包含例如矽(Si)。於半導體層74之上表面上設置元件層75。於半導體層74及元件層75，例如形成作為NAND快閃記憶體發揮功能之各種電路。半導體層74及元件層75具有與半導體基板71W及元件層72W中作為1個NAND晶片單元100發揮功能之部分同等之構成。亦即，由半導體層74及元件層75形成1個NAND晶片單元100’。
於NAND晶片單元100’之上表面上形成複數個墊電極11b。藉此，NAND晶片單元100’取代NAND晶片單元100’之正下方之NAND晶片單元100’，經由探針電極21可與探針卡20通訊而構成。
此外，NAND晶片單元100’例如與形成於半導體基板71W上之複數個NAND晶片單元100同樣，自與半導體基板71W不同之半導體基板(未圖示)切出而形成。於以下之說明中，將供形成複數個NAND晶片單元100之半導體基板71W稱為「第1晶圓」，將供形成複數個NAND晶片單元100’之與半導體基板71W不同之半導體基板稱為「第2晶圓」，根據需要而進行區別。
1.1.3 探針台及儲存晶圓之通訊功能構成
其次，針對第1實施形態之探針台與儲存晶圓之間之通訊功能之構成，利用圖6所示之方塊圖進行說明。於圖6中顯示藉由驅動控制系統32而探針卡20與儲存晶圓10接觸且相互電性連接時之連接關係之一例。
如圖6所示，介面控制系統33藉由主匯流排而連接於主機器2。主機器2為例如個人電腦等，主匯流排為例如依照PCIe(PCI EXPRESS TM(Peripheral component interconnect express，快捷外設互聯標準))之匯流排。
介面控制系統33例如具備主介面電路331、CPU(Central processing unit，中央處理單元)332、ROM(Read only memory，唯讀記憶體)333、及RAM(Random access memory，隨機存取記憶體)334。此外，以下所說明之介面控制系統33之各部331-334之功能可以硬體構成、或硬體資源與韌體之組合構成之任一者實現。
主介面電路331經由主匯流排與主機器2連接，將自主機器2接收到之命令及資料相應於來自CPU 332之指示傳送至複數個NAND控制器晶片200之任一者。又，應答於CPU 332之命令，向主機器2傳送來自NAND控制器晶片200之資料。
CPU 332主要控制與探針台3內之資料傳送相關之介面。例如，CPU 332於自主機器2接收到寫入命令時，應答於其，決定控制寫入處理之NAND控制器晶片200，將寫入資料DAT傳送至該決定之NAND控制器晶片200。讀出處理及抹除處理時亦同樣。又，CPU 332執行對於探針台3內之其他控制系統(溫度控制系統31及驅動控制系統32)之各種控制。
ROM 333保存用於控制溫度控制系統31及驅動控制系統32、以及複數個NAND控制器晶片200之韌體。
RAM 334為例如DRAM(Dynamic random access memory，動態隨機存取記憶體)及SRAM(Static random access memory，靜態隨機存取記憶體)，暫時保存寫入資料DAT及讀出資料DAT。又，RAM 334作為CPU 332之作業區域而使用，保存各種管理表等。作為管理表之例，可舉出對與探針電極21對於儲存晶圓10上之墊電極11被拆裝了幾次相關之資訊予以管理之探針管理表等。
探針卡20上之複數個NAND控制器晶片200各者與儲存晶圓10內之複數個NAND晶片單元100之組電性連接。
於圖6之例中，k個NAND晶片單元100_1～100_k並聯連接於1個NAND控制器晶片200。各自連接於k個NAND晶片單元100_1～100_k之複數個NAND控制器晶片200基於來自介面控制系統33主指示，並聯地控制k個NAND晶片單元100_1～100_k。
此外，連接於NAND控制器晶片200之k個NAND晶片單元100_1～100_k中若干個可由NAND晶片單元100’替代。於圖6之例中，顯示在所圖示之2個NAND控制器晶片200中之一個NAND控制器晶片200中，k個NAND晶片單元100_1～100_k中任一者均未由NAND晶片單元100’替代之情形。又，顯示在所圖示之2個NAND控制器晶片200中另一NAND控制器晶片200中，k個NAND晶片單元中之NAND晶片單元100_2由NAND晶片單元100’_2替代之情形。該情形下，由NAND晶片單元100’_2替代之NAND晶片單元100_2未連接於NAND控制器晶片200。
NAND控制器晶片200例如為具有FPGA(Field programmable gate array，場域可程式閘陣列)功能之SoC(System-on-a-chip，單晶片系統)，具備CPU 210、ROM 220、RAM 230、ECC電路240、及NAND介面電路250。此外，以下所說明之NAND控制器晶片200之各部210-250之功能可以硬體構成、或硬體資源與韌體之組合構成之任一者實現。
CPU 210控制NAND控制器晶片200整體之動作。例如，CPU 210於經由介面控制系統33自主機器2接收到寫入命令時，應答於，對NAND介面電路250發行寫入命令。讀出處理及抹除處理時亦同樣。又，CPU 210執行用於控制NAND晶片單元100及100’之各種處理。
ROM 220保存用於控制NAND晶片單元100及100’之韌體等。
RAM 230例如為DRAM，暫時保存寫入資料及讀出資料DAT。又，RAM 230亦作為CPU 210之作業區域而使用，保存各種管理表等。
ECC電路240進行與記憶於NAND晶片單元100及100’之資料相關之錯誤檢測及錯誤校正處理。亦即，ECC電路240於資料之寫入處理時產生錯誤校正碼，並將其賦予給寫入資料DAT，於資料之讀出處理時將其解碼，檢測有無錯誤位元。而後，於檢測出錯誤位元時，特定出該錯誤位元之位置，並校正錯誤。錯誤校正之方法例如包含硬式判定解碼(Hard bit decoding，硬位元解碼)及軟式判定解碼(Soft bit decoding，軟位元解碼)。作為硬式判定解碼所利用之硬式判定解碼用碼，例如可利用BCH(Bose - Chaudhuri - Hocquenghem，玻色－喬杜裡－霍昆格姆)碼或RS(Reed- Solomon，雷德-所羅門)碼等，作為軟式判定解碼所利用之軟式判定解碼用碼，例如可利用LDPC(Low Density Parity Check，低密度同位元檢查)碼等。
NAND介面電路250經由NAND匯流排與NAND晶片單元100及100’連接，管理與NAND晶片單元100及100’之通訊。而且，基於自CPU 210接收到之命令，向NAND晶片單元100及100’輸出各種信號。又，於寫入處理時，將由CPU 210發行之寫入指令、及RAM 230內之寫入資料DAT作為輸入輸出信號向NAND晶片單元100及100’傳送。進而，於讀出處理時，將由CPU 210發行之讀出指令作為輸入輸出信號向NAND晶片單元100及100’傳送，進而接收自NAND晶片單元100及100’讀出之資料DAT作為輸入輸出信號，並將其向RAM 230傳送。
藉由如以上之構成，而可並聯地控制設置於儲存晶圓10內之所有NAND晶片單元100及100’。
1.1.4 NAND晶片單元之構成 其次，針對第1實施形態之NAND晶片單元之構成進行說明。
圖7係顯示第1實施形態之NAND晶片單元之功能構成之方塊圖。於圖7中顯示圖6中1個NAND控制器晶片200與1個NAND晶片單元100或100’之間之連接關係之細節。此外，針對圖7所示之連接關係，未對由NAND晶片單元100’替代且與NAND控制器晶片200成為非連接之NAND晶片單元100應用。
如圖7所示，NAND晶片單元100及100’與探針卡20內之NAND控制器晶片200藉由NAND匯流排而連接。NAND匯流排係進行依照NAND介面之信號之收發之傳送路，包含探針電極21及墊電極11。
NAND介面之信號之具體例為晶片啟用信號CEn、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號WEn、讀出啟用信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。此外，於以後之說明中，於對信號名賦予「n」作為後綴之情形下，該信號為負邏輯。亦即，該信號表示於「L(Low，低)」位準時確立之信號。
信號CEn係用於將NAND晶片單元100及100’設為啟用之信號，於「L」位準時確立。信號CLE及ALE係對NAND晶片單元100及100’通知向NAND晶片單元100及100’之輸入信號I/O分別為指令CMD及位址ADD之信號。信號WEn係於「L」位準時確立，用於使輸入信號I/O擷取至NAND晶片單元100及100’之信號。信號REn亦係於「L」位準時確立，用於自NAND晶片單元100及100’讀出輸出信號I/O之信號。就緒/忙碌信號RBn係表示NAND晶片單元100及100’為就緒狀態(例如，可接收來自NAND控制器晶片200之命令之狀態)、或者忙碌狀態(例如，無法接收來自NAND控制器晶片200之命令之狀態)之信號，「L」位準表示忙碌狀態。輸入輸出信號I/O係例如8位元之信號。而且，輸入輸出信號I/O係在NAND晶片單元100及100’與NAND控制器晶片200之間收發之資料之本體，且係指令CMD、位址ADD、以及寫入資料及讀出資料等資料DAT。
又，NAND晶片單元100及100’例如自NAND控制器晶片200經由探針電極21及墊電極11間之連接供給電壓VCC及VSS。電壓VCC及VSS分別為NAND晶片單元100及100’之電源電壓及接地電壓。
NAND晶片單元100及100’具備記憶體單元陣列110及周邊電路120。
記憶體單元陣列110具備複數個區塊BLK，該等複數個區塊BLK分別包含與列及行建立對應關係之複數個非揮發性之記憶體單元。區塊BLK為例如資料之抹除單位，於圖7中，作為一例，圖示4個區塊BLK0～BLK3。而且，記憶體單元陣列110記憶自NAND控制器晶片200賦予之資料。
周邊電路120具備：I/F電路121、指令暫存器126、位址暫存器127、資料暫存器128、驅動器129、列解碼器130、感測放大器模組131、及定序器132。
I/F電路121係於NAND晶片單元100及100’之內部，主要管理墊電極11與其他周邊電路120之間之介面之電路群，具備輸入輸出電路122、邏輯控制電路123、時序調整電路124、及ECC電路125。
輸入輸出電路122與NAND控制器晶片200收發信號I/O。於自NAND控制器晶片200接收到信號I/O之情形下，輸入輸出電路122基於來自邏輯控制電路123之資訊，將信號I/O分配至指令CMD、位址ADD、及資料DAT。輸入輸出電路122將指令CMD傳送至指令暫存器126，將位址ADD傳送至位址暫存器127。又，輸入輸出電路122在與資料暫存器128之間收發寫入資料及讀出資料DAT。
邏輯控制電路123自NAND控制器晶片200接收信號CEn、CLE、ALE、WEn、及REn，將用於辨識信號I/O內之指令CMD、位址ADD、及資料DAT之資訊送出至輸入輸出電路122。又，邏輯控制電路123將信號RBn傳送至NAND控制器晶片200，對NAND控制器晶片200通知NAND晶片單元100及100’之狀態。
時序調整電路124例如為鎖存電路，設置於墊電極11與輸入輸出電路122及邏輯控制電路123之間，調整各種信號之時序。
ECC電路125例如設置於輸入輸出電路122與指令暫存器126、位址暫存器127、及資料暫存器128之間，進行與記憶於NAND晶片單元100及100’之資料相關之錯誤檢測及錯誤校正處理。ECC電路125具有與ECC電路240同等之構成，可將由ECC電路240編碼化之資料解碼而構成。亦即，於資料之寫入處理時，將由ECC電路240賦予錯誤校正碼後之寫入資料DAT解碼，並檢測有無錯誤位元。而後，於檢測出錯誤位元時，特定出該錯誤位元之位置，並校正錯誤。又，於資料之讀出處理時，將由ECC電路240賦予錯誤校正碼之讀出資料DAT解碼，並檢測有無錯誤位元。而後，於檢測出錯誤位元時，特定出該錯誤位元之位置，於對進行錯誤進行校正之後，再次將讀出資料DAT編碼化，並送出至NAND控制器晶片200。
指令暫存器126保存自NAND控制器晶片200接收到之指令CMD。位址暫存器127保存自NAND控制器晶片200接收到之位址ADD。於該位址ADD中包含區塊位址BA及頁位址PA。資料暫存器128保存自NAND控制器晶片200接收到之寫入資料DAT、或自感測放大器模組131接收到之讀出資料DAT。
驅動器129對所選擇之區塊BLK，基於位址暫存器127內之頁位址PA，朝列解碼器130供給電壓。
列解碼器130基於位址暫存器127內之區塊位址BA選擇區塊BLK0～BLK3之任一者，進一步於所選擇之區塊BLK中選擇字元線。
感測放大器模組131於資料之讀出時，藉由感測記憶體單元陣列110內之記憶體單元電晶體之臨限值電壓，而讀出資料。而後，將該讀出資料DAT經由資料暫存器128輸出至NAND控制器晶片200。於資料之寫入時，將自NAND控制器晶片200經由資料暫存器128接收到之寫入資料DAT傳送至記憶體單元陣列110。
定序器132基於由指令暫存器126保存之指令CMD，控制NAND晶片單元100及100’整體之動作。
1.1.5 記憶體單元陣列之構成 其次，針對上述記憶體單元陣列110之構成進行說明。
圖8係記憶體單元陣列110之任一區塊BLK之電路圖。
如圖8所示，區塊BLK例如包含4個串單元SU(SU0～SU3)。而且，各個串單元SU包含複數個NAND串NS。記憶體單元陣列110內之區塊數及區塊BLK內之串單元數為任意。
NAND串NS各者包含例如8個記憶體單元電晶體MT(MT0～MT7)以及選擇電晶體ST1及ST2。記憶體單元電晶體MT具備控制閘極與電荷蓄積膜，非揮發保存資料。而且，記憶體單元電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0～SU3各者之複數個NAND串NS中所含之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。針對於此，串單元SU0～SU3各者之複數個NAND串NS中所含之選擇電晶體ST2之閘極共通連接於例如選擇閘極線SGS。或，串單元SU0～SU3各者之複數個NAND串NS中所含之選擇電晶體ST2之閘極可就每一串單元連接於不同之選擇閘極線SGS0～SGS3。又，位於同一區塊BLK內之複數個NAND串NS中所含之記憶體單元電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。
又，在記憶體單元陣列110內，複數個區塊BLK中所含之位於同一行之NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL(BL0～BLm，其中m為2以上之自然數)。亦即，位元線BL將在複數個區塊BLK間位於同一行之NAND串NS共通連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。
即，串單元SU係連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串NS之集合體。亦將串單元SU中共通連接於同一字元線WL之記憶體單元電晶體MT之集合體稱為胞單元CU(或記憶體單元群組)。又，區塊BLK係將字元線WL設為共通之複數個串單元SU之集合體。而且，記憶體單元陣列110係將位元線BL設為共通之複數個區塊BLK之集合體。
圖9係區塊BLK之剖視圖，圖示沿Y方向排列之8個NAND串NS。8個NAND串NS中包含各自沿Y方向排列之2個NAND串NS之4個組分別對應於串單元SU0、SU1、SU2、及SU3。
如圖9所示，於作為源極線SL發揮功能之導電體51之上方形成有複數個NAND串NS。亦即，於導電體51之上方依次積層作為選擇閘極線SGS發揮功能之導電體52、作為字元線WL0～WL7發揮功能之8層之導電體53～60、及作為選擇閘極線SGD發揮功能之導電體61。於經積層之導電體間形成未圖示之絕緣體。導電體52～61於區塊BLK間由未圖示之絕緣體SLT分斷。且，導電體61於串單元SU間由未圖示之絕緣體SHE分斷。如此，導電體61較導電體52～60沿Y方向更短。
而且，形成通過該等導電體61～52到達導電體51之柱狀之導電體64。於導電體64之側面依次形成穿隧絕緣膜65、電荷蓄積膜66、及阻擋絕緣膜67，藉由其等形成記憶體單元電晶體MT、以及選擇電晶體ST1及ST2。導電體64包含例如多晶矽，作為NAND串NS之電流路徑發揮功能，成為形成各電晶體之通道之區域。穿隧絕緣膜65及阻擋絕緣膜67包含例如氧化矽(SiO 2)，電荷蓄積膜66包含例如氮化矽(SiN)。而且，於導電體64之上方設置作為位元線BL發揮功能之導電體63。導電體64及導電體63例如經由作為接觸插塞發揮功能之導電體62電性連接。於圖9之例中顯示沿Y方向排列之8個NAND串NS中與串單元SU0～SU3各者逐個對應之4個NAND串NS、與1個導電體63電性連接之例。
以上之構成於X方向排列有複數個，藉由在X方向排列之複數個NAND串NS之集合形成區塊BLK。而且，藉由該區塊BLK於Y方向排列複數個，而形成記憶體單元陣列110。
1.2 製造方法 其次，針對第1實施形態之儲存晶圓之製造方法進行說明。
1.2.1 流程圖 圖10係顯示第1實施形態之儲存晶圓之製造方法之流程圖。於圖10中顯示利用形成複數個NAND晶片單元100之預定之第1晶圓、及形成複數個NAND晶片單元100’之預定之第2晶圓製造儲存晶圓10之方法。
如圖10所示，於步驟ST10中，針對第1晶圓及第2晶圓各者，形成複數個晶片單元。具體而言，於第1晶圓形成複數個NAND晶片單元100，於第2晶圓形成複數個NAND晶片單元100’。
於步驟ST20中，藉由對所形成之複數個晶片單元各者，執行例如探測處理等，而針對第1晶圓及第2晶圓各者，檢測出不合格之晶片單元。藉此，特定出第1晶圓上之複數個NAND晶片單元100中應裝配合格之NAND晶片單元100’之NAND晶片單元100。此外，NAND晶片單元是否為合格品例如可根據可正常執行寫入及讀出之記憶體之容量是否為臨限值以上等特定條件來判定。
於步驟ST30中，執行第2晶圓之切割處理，將複數個NAND晶片單元100’個別地分離。擷取經個別地分離之複數個NAND晶片單元100’中在步驟ST20中被判定為合格品之NAND晶片單元100’，並於後續之步驟中使用。
於步驟ST40中，將自第2晶圓切割出之合格之NAND晶片單元100’裝配於形成於第1晶圓之複數個晶片單元100中不合格之NAND晶片單元100之上表面上。
根據以上步驟，儲存晶圓10之製造結束。
1.2.2 切割處理 其次，針對第1實施形態之儲存晶圓之製造方法中之切割處理，利用圖11～圖14進行說明。圖11～圖14係製造第1實施形態之儲存晶圓時之第2晶圓之切割處理之第2晶圓之剖視圖。第2晶圓例如係以包含矽(Si)之半導體基板74W為母材之晶圓。而且，於圖10之步驟ST10中，藉由在該半導體基板74W上設置元件層75W，而形成複數個NAND晶片單元100’。此外，於圖5等中上述之半導體層74及元件層75分別係半導體基板74W及元件層75W之部分。
如圖11所示，跨及元件層75W之上表面上貼附保護膜76W。藉此，露出於上部之複數個墊電極11b由保護膜76覆蓋，而複數個NAND晶片單元100’受保護。之後，研削半導體基板74W之背面。藉此，半導體基板74W保持平坦性且薄膜化。
進而，如圖12所示，跨及半導體基板74W之背面貼附接著膜73W。接著膜73W之於圖5等中上述之接著膜73係接著膜73W之部分。
繼而，如圖13所示，使接著膜73W之背面黏著於環形膠帶RT之上表面上，將第2晶圓相對於環形膠帶RT固定。環形膠帶RT包含基材77及貼附於該基材77上之黏著膜78。基材77係例如薄膜之塑膠，由未圖示之環形框架支持外周。黏著膜78具有下述性質，即：可將第2晶圓固定為藉由後續之第2晶圓之切割處理而被個別地分離之NAND晶片單元100’不飛散之程度，且可容易使於後續之拾取處理中經切割之NAND晶片單元100’剝離。
繼而，如圖14所示，第2晶圓由切割板79切割，接著膜73W、半導體基板74W、及元件層75W分別被分離成包含接著膜73、半導體層74、及元件層75之NAND晶片單元100’單位之構造體。之後，拾取NAND晶片單元100’單位之該構造體，將其自黏著膜78剝離。
根據以上步驟，第2晶圓之切割處理結束。
此外，自黏著膜78剝離之接著膜73之背面接著於另行準備之第1晶圓之不合格之NAND晶片單元100之上表面上。藉此，製造圖5所示之儲存晶圓10。
1.3 本實施形態之效果 根據第1實施形態，可使晶圓上之合格晶片之比例增加。針對本效果，以下利用圖15進行說明。
圖15係用於說明第1實施形態之NAND晶片單元之裝配處理之示意圖。如圖15之左部所示，元件層72W跨及半導體基板71W之上表面上之全面由同一工序形成。藉此，藉由同一工序形成複數個NAND晶片單元100。因此，可能因製造偏差等，於不特定位置形成合格之NAND晶片單元100-g、及不合格之NAND晶片單元100-b。
於將複數個NAND晶片單元100以晶片單位個別地分離而使用之情形下，可分選不合格之NAND晶片單元100-b並去除。然而，第1實施形態之儲存晶圓10由於以晶圓單位使用，故無法自合格之NAND晶片單元100-g去除不合格之NAND晶片單元100-b而使用。因此，實際上可作為記憶體而使用之合格之NAND晶片單元100之數量有可能相對於形成於同一晶圓上之NAND晶片單元100之總數變少，並不令人滿意。
根據第1實施形態，於形成於半導體基板71W上之複數個NAND晶片單元100中之不合格之NAND晶片單元100-b之上表面上，裝配形成於另一半導體基板74W上之複數個NAND晶片單元100’中之合格之NAND晶片單元100’-g。藉此，如圖15之右部所示，可使合格之NAND晶片單元100’取代不合格之NAND晶片單元100存取於探針電極21。因此，可虛擬地抑制儲存晶圓10之成品率之降低。因此，可使晶圓上之合格晶片之比例增加。
2.第2實施形態 其次，針對第2實施形態之儲存系統進行說明。 於第1實施形態中，針對將NAND晶片單元100’裝配於不合格之NAND晶片單元100之上表面上之情形進行了說明。第2實施形態就於去除不合格之NAND晶片單元100後之區域之上表面上裝配NAND晶片單元100’之點與第1實施形態不同。於以下之說明中，針對與第1實施形態同等之構成及製造方法省略說明，主要針對與第1實施形態不同之構成及製造方法進行說明。
2.1 儲存晶圓之構成 圖16係用於說明第2實施形態之儲存晶圓之構成之剖視圖，對應於第1實施形態之圖5。
如圖16所示，半導體基板71W包含第1區域、及與第1區域不同之第2區域。第2區域之上表面之高度較第1區域之上表面沿Z方向為低。於半導體基板71W之第1區域之上表面上設置元件層72W。於半導體基板71W之第1區域及元件層72W形成複數個NAND晶片單元100(於圖16中顯示複數個NAND晶片單元100中之1個)。於複數個NAND晶片單元100各者之上表面上形成複數個墊電極11a。
於半導體基板71W之第2區域之上表面上設置依序積層有接著膜73、半導體層74、及元件層75之構造體。接著膜73具有使半導體基板71W之第2區域之上表面與半導體層74一體地接合之功能。此外，於圖16中，顯示接著膜73作為絕緣體，但可未必具有非導電性。
於半導體層74及元件層75形成NAND晶片單元100’。於元件層75之上表面上形成複數個墊電極11b。半導體層74、元件層75、及墊電極11b之構成與圖5之半導體層74、元件層75、及墊電極11b之構成同等。
此外，較理想為元件層72W之上表面之墊電極11a之沿Z方向之高度、與元件層75之上表面之墊電極11b之沿Z方向之高度之差較小，更理想為差為「0」(亦即，墊電極11a及11b形成於同一面內)。
2.2 儲存晶圓之製造方法 其次，針對第2實施形態之儲存晶圓之製造方法進行說明。
圖17係顯示第2實施形態之儲存晶圓之製造方法之流程圖，對應於第1實施形態之圖10。於圖17中，於圖10之步驟ST20與步驟ST30之間追加步驟ST25，且包含步驟ST40A取代步驟ST40。
如圖17所示，步驟ST10及ST20由於與圖10同等，故省略說明。
於步驟ST25中，形成於第1晶圓之複數個NAND晶片單元100中之不合格之NAND晶片單元100藉由照射例如雷射，而自第1晶圓選擇性地去除。藉此，去除第1晶圓上之形成有不合格之NAND晶片單元100之區域(第2區域)之複數個墊電極11a、元件層72W之部分、及半導體基板71W之部分。因此，第1晶圓之第2區域之上表面之高度低於第1區域之上表面之高度。
於步驟ST30中，執行第2晶圓之切割處理，將複數個NAND晶片單元100’個別地分離。擷取經個別地分離之複數個NAND晶片單元100’中在步驟ST20中被判定為合格品之NAND晶片單元100’，並於後續之步驟中使用。
於步驟ST40A中，將自第2晶圓切割出之合格之NAND晶片單元100’裝配於第1晶圓之第2區域之上表面上。
根據以上步驟，儲存晶圓10之製造結束。
2.3 本實施形態之效果 根據第2實施形態，形成於半導體基板71W上之複數個NAND晶片單元100中不合格之NAND晶片單元100自半導體基板71W選擇性去除。而後，將自半導體基板74W切割出之合格之NAND晶片單元100’裝配於選擇性去除不合格之NAND晶片單元100後之半導體基板71W之第2區域之上表面上。藉此，去除不與連接於探針卡20之探針電極21進行存取之NAND晶片單元100，可使儲存晶圓10上之複數個NAND晶片單元100及100’之沿Z方向之高度對齊。因此，可避免在與探針卡20之探測處理時，與探針電極21之距離在NAND晶片單元100與NAND晶片單元100’不同之情形，可降低探測處理之探針卡20之負載。
3.第3實施形態 其次，針對第3實施形態之儲存系統進行說明。 第3實施形態就於不合格之NAND晶片單元100之上表面上裝配具有與NAND晶片單元不同之功能之合格之晶片單元之點，與第1實施形態及第2實施形態不同。於以下之說明中，針對與第1實施形態同等之構成及製造方法省略說明，主要針對與第1實施形態不同之構成及製造方法進行說明。
3.1 儲存晶圓之構成 圖18係用於說明第3實施形態之儲存晶圓之構成之俯視圖，對應於第1實施形態之圖4。
如圖18所示，儲存晶圓10包含複數個NAND晶片單元100及至少1個晶片單元100”。NAND晶片單元100及晶片單元100”具有互不相同之構成及功能。
具體而言，例如，晶片單元100”係DRAM或SRAM等NAND快閃記憶體以外之記憶體器件，與NAND晶片單元100同樣地可基於來自NAND控制器晶片200之控制信號進行控制而構成。又，例如，晶片單元100”可為經由探針卡20控制NAND晶片單元100之NAND控制器晶片200。此外，晶片單元100”可包含使用於儲存系統1之控制之FPGA、PCIe開關、繼電器電路、運算電路、ECC電路、及電容器等可對NAND快閃記憶體之功能進行插補之任意之電路。
複數個NAND晶片單元100於俯視下在儲存晶圓10之上表面上矩陣狀配置。又，1個晶片單元100”設置於矩陣狀配置之複數個NAND晶片單元100中特定位置之NAND晶片單元100之上表面上。形成於供設置晶片單元100”之特定位置之NAND晶片單元100無論是合格品、或不合格品均可預先決定。因此，設置於儲存晶圓10之晶片單元100”之數量、及位置不會因儲存晶圓10而變化。藉此，晶片單元100”於儲存晶圓10單體中與其他之NAND晶片單元100電性絕緣，但藉由經由探針卡20，而可與包含該特定位置之特定區域R內之複數個NAND晶片單元100進行存取。
3.2 儲存晶圓之製造方法 其次，針對第3實施形態之儲存晶圓之製造方法進行說明。
圖19係顯示第3實施形態之儲存晶圓之製造方法之流程圖，對應於第1實施形態之圖10。於圖19中，包含步驟ST10B及ST40B取代圖10之步驟ST10及ST40。
如圖19所示，於步驟ST10B中，於第1晶圓上形成複數個第1晶片單元，於第2晶圓上形成與第1晶片單元不同之第2晶片單元。具體而言，於第1晶圓形成複數個NAND晶片單元100，於第2晶圓形成複數個晶片單元100”。
於步驟ST20中，例如，藉由對於所形成之複數個晶片單元各者，執行探測等，而針對第1晶圓及第2晶圓各者，檢測出不合格之晶片單元。
於步驟ST30中，執行第2晶圓之切割處理，將複數個晶片單元100”個別地分離。擷取經個別地分離之複數個晶片單元100”中在步驟ST20中被判定為合格品之晶片單元100”，並於後續之步驟中使用。
於步驟ST40B中，將自第2晶圓切割出之合格之晶片單元100”裝配於形成於第1晶圓之複數個晶片單元100中之特定位置之NAND晶片單元100之上表面上。
根據以上步驟，儲存晶圓10之製造結束。
3.3 本實施形態之效果 根據第3實施形態，於形成於半導體基板71W上之NAND晶片單元100之上表面上裝配具有與NAND晶片單元100不同之功能之晶片單元100”。藉此，可經由探針卡20，對於NAND晶片單元100存取具有NAND晶片單元100所不具有之功能之晶片單元100”。因此，可降低儲存晶圓10之NAND晶片單元100之控制負載。
又，晶片單元100”裝配於複數個NAND晶片單元100中形成於特定位置之NAND晶片單元100之上表面上。藉此，於將儲存晶圓10更換為晶圓儲料器5內之其他儲存晶圓10時，亦可於不變更探針卡20及探針電極21之配置及構成下，對NAND晶片單元100賦予晶片單元100”之功能。
此外，於上述之例中，與第1實施形態同樣地，針對在NAND晶片單元100之上表面上裝配晶片單元100”之情形進行了說明，但不限定於此。例如，即便與第2實施形態同樣地於經去除NAND晶片單元100之區域裝配晶片單元100”，亦可發揮與上述之效果同等之效果。
4.第4實施形態 其次，針對第4實施形態之儲存系統進行說明。
於第1實施形態至第3實施形態中，針對在形成有複數個NAND晶片單元100之半導體基板71W之部分區域之上表面上裝配晶片單元之情形進行了說明。第4實施形態就將儲存晶圓10中所含之所有晶片單元裝配於同一支持體之互不相同之區域之上表面上之點，與第1實施形態至第3實施形態不同。於以下之說明中，針對與第1實施形態同等之構成及製造方法省略說明，主要針對與第1實施形態不同之構成及製造方法進行說明。
4.1 儲存晶圓之構成 圖20係用於說明第4實施形態之儲存晶圓之構成之剖視圖，對應於第1實施形態之圖5。
如圖20所示，儲存晶圓10包含：支持體81W、複數個接著膜70及73、複數個半導體層71及74、及複數個元件層72及75。
支持體81W係用於支持複數個NAND晶片單元100之基板，可應用矽晶圓、玻璃基板、及環形膠帶等任意之支持體。又，支持體81W可為圓板狀之形狀，亦可具有矩形狀。
於支持體81W之互不相同之複數個區域之上表面上分別設置複數個第1構造體及複數個第2構造體(於圖20中，第1構造體及第2構造體各顯示1個)。
複數個第1構造體各者包含依序積層之接著膜70、半導體層71、及元件層72。複數個第2構造體各者包含依序積層之接著膜73、半導體層74、及元件層75。
複數個接著膜70及73各者相互分離地設置。此外，於圖20中，複數個接著膜70及73各者顯示為絕緣體，但未必具有非導電性。
於半導體層71及元件層72形成NAND晶片單元100。於半導體層74及元件層75形成NAND晶片單元100’。NAND晶片單元100及100’之構成與圖5之NAND晶片單元100及100’之構成同等。
於複數個元件層72各者之上表面上形成複數個墊電極11a。於複數個元件層75各者之上表面上形成複數個墊電極11b。此外，更理想為支持體81W上之複數個墊電極11a及11b之沿Z方向之高度為同程度。
4.2 儲存晶圓之製造方法 其次，針對第4實施形態之儲存晶圓之製造方法進行說明。
圖21係顯示第4實施形態之儲存晶圓之製造方法之流程圖，對應於第1實施形態之圖10。於圖21中，包含步驟ST30C及ST40C取代圖10之步驟ST30及步驟ST40。
如圖21所示，步驟ST10及ST20由於與圖10同等，故省略說明。
於步驟ST30C中，針對第1晶圓及第2晶圓各者執行切割處理，將複數個NAND晶片單元100及100’個別地分離。擷取經個別地分離之複數個NAND晶片單元100及100’中在步驟ST20中被判定為合格品之NAND晶片單元100及100’，並於後續之步驟中使用。
於步驟ST40C中，將自第1晶圓及第2晶圓分別切割出之合格之NAND晶片單元100及100’裝配於支持體81W之互不相同之區域之上表面上。
根據以上步驟，儲存晶圓10之製造結束。
4.3 本實施形態之效果 根據第4實施形態，複數個NAND晶片單元100分別經由互不相同之接著膜70裝配於同一支持體81W上。又，複數個NAND晶片單元100’分別經由互不相同之接著膜73裝配於同一支持體81W上。藉此，可從由複數個晶圓製造之複數個NAND晶片單元100及100’中自由地選擇裝配於支持體81W之特定數之NAND晶片單元。因此，例如，可僅選擇合格之NAND晶片單元100及100’中記憶體容量特別多(例如，壞塊較少)之NAND晶片單元100及100’，來製造儲存晶圓10。
此外，於上述之例中，與第1實施形態同樣地，針對AND晶片單元100與NAND晶片單元100’裝配於同一支持體81W上之情形進行了說明，但不限定於此。例如，與第3實施形態同樣地，可將NAND晶片單元100、與具有與NAND晶片單元不同之功能之晶片單元100”裝配於同一支持體81W上。根據該構成，由於無須使用晶片單元100”取代合格之NAND晶片單元100，故可更高效率地使用晶圓上之空間。
5.變化例等 上述之第1實施形態至第4實施形態不限定於上述之例，可進行各種變化。
5.1 第1變化例 例如，於上述之第1實施形態至第4實施形態中，針對探針電極21對於複數個墊電極11a及複數個墊電極11b直接接觸之情形進行了說明，但不限定於此。例如，複數個墊電極11a及複數個墊電極11b可藉由再配線而於儲存晶圓10上再配置墊。而且，可構成為探針電極21對於再配置之墊接觸。於以下之說明中，針對與第1實施形態同等之構成及製造方法省略說明，主要針對與第1實施形態不同之構成及製造方法進行說明。
圖22係用於說明第1變化例之儲存晶圓之構成之剖視圖。
如圖22所示，於元件層72W及75之上表面上設置例如絕緣體層82W。絕緣體層82W例如包含聚醯亞胺，設置為上表面之高度於NAND晶片單元100之上方與NAND晶片單元100’之上方對齊。
於絕緣體層82W內設置複數個接點83，該等複數個接點83各自沿Z方向延伸，且與對應之墊電極11a之上表面接觸。於複數個接點83各者之上表面上設置導電體層84。導電體層84例如沿Y方向延伸，作為再配線發揮功能。於複數個導電體層84各者之上表面上設置露出於絕緣體層82W之上方之墊電極11ar。
同樣，於絕緣體層82W內設置複數個接點85，該等複數個接點85各自沿Z方向延伸，且與對應之墊電極11b之上表面接觸。於複數個接點85各者之上表面上設置導電體層86。導電體層86例如沿Y方向延伸，作為再配線發揮功能。於複數個導電體層86各者之上表面上設置露出於絕緣體層82W之上方之墊電極11br。
墊電極11ar及11br分別係供對應之墊電極11a及11b再配置於儲存晶圓10上之墊，於圖22之例中，為便於說明，將墊電極11ar及11br各圖式1個。
藉由如以上般構成，而可將自探針卡20側觀察到之墊電極11ar及11br之位置再配置於與儲存晶圓10上之NAND晶片單元100及100’之位置無關之任意之位置。
又，藉由將絕緣體層82W之上表面之高度跨及全面設為均一，而可使再配置之墊電極11ar及11br與探針電極21之距離一致。藉此，可降低探測處理之負載。
5.2 第2變化例 又，於上述之第1變化例中，針對對於複數個墊電極11a各者再配置個別之墊電極11ar，對於複數個墊電極11b各者再配置個別之墊電極11br之情形進行了說明，但不限定於此。例如，再配置之墊可於複數個NAND晶片單元間共有。於以下之說明中，針對與第1變化例同等之構成及製造方法省略說明，主要針對與第1變化例不同之構成及製造方法進行說明。
圖23係用於說明第2變化例之儲存晶圓之構成之剖視圖，對應於第1變化例之圖22。
如圖23所示，於複數個導電體層84各者之上表面上設置沿Z方向延伸之接點87。又，於複數個導電體層86各者之上表面上設置沿Z方向延伸之接點88。
以與對應之接點87及88各者之上表面上相接之方式，設置導電體層89。導電體層89例如沿X方向延伸，作為第2再配線層發揮功能。於導電體層89之上表面上設置露出於絕緣體層82W之上方之墊電極11abr。
藉由如以上般構成，而可於複數個NAND晶片單元100及100’間，將墊電極11abr共有而使用。藉此，於在複數個NAND晶片單元100及100’間使用共通之信號或電源電壓之情形下，可減少所使用之墊之數量。因此，可減少探針電極21之數量，可降低探測處理之負載。
5.3 第3變化例 又，於上述之第1實施形態至第4實施形態、以及第1變化例及第2變化例中，顯示了在儲存晶圓之製造時裝配晶片單元之情形，但裝配晶片單元之時序不限定於儲存晶圓之製造時。例如，晶片單元可根據儲存晶圓之使用，在合格之晶片單元不合格化時再次裝配(重新裝配)。於以下之說明中，針對對於第1實施形態之儲存晶圓執行重新裝配處理之情形進行說明。
圖24係用於說明第3變化例之儲存晶圓之重新裝配處理之流程圖。
如圖24所示，於步驟ST50中，例如，使用藉由圖10等所示之製造方法而製造之儲存晶圓10。儲存晶圓10因持續使用而劣化，合格之NAND晶片單元100或100’可能不合格化。
於步驟ST60中，藉由執行例如探測處理等，而判定於形成於儲存晶圓10之NAND晶片單元100及所裝配之NAND晶片單元100’內是否存在不合格化之NAND晶片單元100或100’。於檢測出不合格化之NAND晶片單元100或100’時(步驟ST60；是)，處理前進至步驟ST70，於未檢測出不合格化之NAND晶片單元100或100’時(步驟ST60；否)，重新裝配處理結束。
於步驟ST70中，判定是否自儲存晶圓10去除不合格化之NAND晶片單元100或100’。
於自儲存晶圓10去除不合格化之NAND晶片單元100或100’時(步驟ST70；是)，處理前進至步驟ST80。於步驟ST80中，於不合格化之NAND晶片單元100或100’之上表面上重新裝配合格之NAND晶片單元100’。
另一方面，於未自儲存晶圓10去除不合格化之NAND晶片單元100或100’時(步驟ST70；否)，處理前進至步驟ST90。於步驟ST90中，不合格化之NAND晶片單元100或100’係藉由例如照射雷射而選擇性去除。此外，於不合格化之NAND晶片單元如NAND晶片單元100’般經由接著膜73接著之情形下，不限定於藉由照射雷射而進行蝕刻之方法，可於實體上將NAND晶片單元100’剝離。
於步驟ST100中，於去除NAND晶片單元100或100’後之區域之上表面上重新裝配合格之NAND晶片單元100’。
藉由如以上般動作，而於去除不合格化之NAND晶片單元100或100’之情形與不去除其之情形之任一情形下，均可將自探針卡20觀察到之儲存晶圓10上之NAND晶片單元100及100’全部設為合格品。藉此，即便於NAND晶片單元100或100’因儲存晶圓10之使用而劣化之情形下，亦可藉由重新裝配合格之NAND晶片單元100’，而將晶圓上之合格晶片之比例維持為高水準。
5.4 其他 說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等實施形態可以其他實施形態實施，可於不脫離本發明之要旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化係與包含於發明之範圍及要旨內同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。
1:儲存系統 2:主機器 3:探針台 4:晶圓搬送機 5:晶圓儲料器 10:儲存晶圓 10c:清潔晶圓 11,11abr,11ar,11br:墊電極 11a:第1墊/第2墊/墊電極 11b:第3墊/墊電極 12:對準標記 20:探針卡 21:探針電極 30:控制部 31:溫度控制系統 32:驅動控制系統 33:介面控制系統 41:基座 42-1,42-2,42-3:載台 43:晶圓卡盤 44:頭載台 45:補強板 46:卡保持具 47:固定具 48:支柱 51:導電體 52~63:導電體 64:導電體 65:穿隧絕緣膜 66:電荷蓄積膜 67:阻擋絕緣膜 70,73,73W:接著膜 71:半導體層 71W:第1半導體/半導體基板 72,75W:元件層 72W:第1元件層/元件層 74:第2半導體/半導體層 74W:半導體基板 75:第2元件層/元件層 76,76W:保護膜 77:基材 78:黏著膜 79:切割板 81W:支持體 82W:絕緣體層 83,85,87,88:接點 84,86,89:導電體層 100:NAND晶片單元/晶片單元 100_1~100_k,100’,100’_2:NAND晶片單元 100-b:第2記憶體晶片單元 100-g:第1記憶體晶片單元 100’-g:元件 100”:晶片單元 110:記憶體單元陣列 120:周邊電路 121:I/F電路 122:輸入輸出電路 123:邏輯控制電路 124:時序調整電路 125:ECC電路 126:指令暫存器 127:位址暫存器 128:資料暫存器 129:驅動器 130:列解碼器 131:感測放大器模組 132:定序器 200:NAND控制器晶片 210:CPU 220:ROM 230:RAM 240:ECC電路 250:NAND介面電路 331:主介面電路 332:CPU 333:ROM 334:RAM ADD:位址 ALE:位址鎖存啟用信號/信號 BA:位址鎖存啟用信號 BL0~BLm:位元線 BLK,BLK0~BLK3:區塊 CEn:晶片啟用信號/信號 CLE:指令鎖存啟用信號/信號 CMD:指令 CU:胞單元 DAT:寫入資料/讀出資料/資料 MT0~MT7:記憶體單元電晶體 NS:NAND串 PA:頁位址 R:特定區域 RBn:就緒/忙碌信號/信號 REn:讀出啟用信號/信號 RT:環形膠帶 SGD0~SGD3,SGS:選擇閘極線 SHE,SLT:絕緣體 SL:源極線 SU0~SU3:串單元 ST1,ST2:選擇電晶體 VCC,VSS:電壓 WEn:寫入啟用信號/信號 WL0~WL7:字元線 X,Y,Z:方向
圖1係用於說明第1實施形態之儲存系統之構成之方塊圖。 圖2係用於說明第1實施形態之探針台之構造之側視圖。 圖3係用於說明第1實施形態之探針卡之構成之俯視圖。 圖4係用於說明第1實施形態之儲存晶圓之構成之俯視圖。 圖5係沿圖4之V-V線之儲存晶圓之剖視圖。 圖6係用於說明第1實施形態之探針台與儲存晶圓之間之連接之方塊圖。 圖7係用於說明第1實施形態之NAND晶片單元之構成之方塊圖。 圖8係用於說明第1實施形態之記憶體單元陣列之構成之電路圖。 圖9係用於說明第1實施形態之記憶體單元陣列之構成之剖視圖。 圖10係用於說明第1實施形態之儲存晶圓之製造方法之流程圖。 圖11係用於說明第1實施形態之第2晶圓之切割處理之第2晶圓之剖視圖。 圖12係用於說明第1實施形態之第2晶圓之切割處理之第2晶圓之剖視圖。 圖13係用於說明第1實施形態之第2晶圓之切割處理之第2晶圓之剖視圖。 圖14係用於說明第1實施形態之第2晶圓之切割處理之第2晶圓之剖視圖。 圖15係用於說明第1實施形態之NAND晶片單元之裝配處理之示意圖。 圖16係用於說明第2實施形態之儲存晶圓之構成之剖視圖。 圖17係用於說明第2實施形態之儲存晶圓之製造方法之流程圖。 圖18係用於說明第3實施形態之儲存晶圓之構成之俯視圖。 圖19係用於說明第3實施形態之儲存晶圓之製造方法之流程圖。 圖20係用於說明第4實施形態之儲存晶圓之構成之剖視圖。 圖21係用於說明第4實施形態之儲存晶圓之製造方法之流程圖。 圖22係用於說明第1變化例之儲存晶圓之構成之剖視圖。 圖23係用於說明第2變化例之儲存晶圓之構成之剖視圖。 圖24係用於說明第3變化例之儲存晶圓之重新裝配處理之流程圖。
11a:第1墊/第2墊/墊電極
11b:第3墊/墊電極
71W:第1半導體/半導體基板
72W:第1元件層/元件層
73:接著膜
74:第2半導體/半導體層
75:第2元件層/元件層
100:NAND晶片單元/晶片單元
100’:NAND晶片單元
X,Y,Z:方向

Claims (20)

  1. 一種儲存晶圓，其具備： 第1半導體； 第1元件層，其設置於前述第1半導體之上表面上； 第1墊，其設置於前述第1元件層之第1區域之上表面上； 第2墊，其設置於前述第1元件層之與前述第1區域不同之第2區域之上表面上； 接著膜，其設置於包含前述第2墊之前述第1元件層之前述第2區域之上表面上； 第2半導體，其設置於前述接著膜之上表面上； 第2元件層，其設置於前述第2半導體之上表面上；及 第3墊，其設置於前述第2元件層之上表面上；且 前述第1元件層包含： 第1記憶體晶片單元，其電性連接於前述第1墊；及 第2記憶體晶片單元，其電性連接於前述第2墊； 前述第2元件層包含電性連接於前述第3墊且與前述第1墊及前述第2墊電性絕緣之元件。
  2. 如請求項1之儲存晶圓，其中前述元件包含第3記憶體晶片單元。
  3. 如請求項2之儲存晶圓，其中前述第2記憶體晶片單元之記憶體容量少於前述第1記憶體晶片單元之記憶體容量及前述第3記憶體晶片單元之記憶體容量。
  4. 如請求項1之儲存晶圓，其中前述元件具有與前述第1記憶體晶片單元及前述第2記憶體晶片單元不同之功能。
  5. 如請求項4之儲存晶圓，其中前述元件之位置不受限於前述第2記憶體晶片單元之記憶體容量。
  6. 如請求項1之儲存晶圓，其進一步具備： 絕緣體層，其設置於前述第1元件層及前述第2元件層之上表面上； 第1導電體層，其在前述絕緣體層內，與前述第1墊相接； 第4墊，其具有與前述第1導電體層之上表面相接之下表面、及不與前述絕緣體層相接之上表面； 第2導電體層，其在前述絕緣體層內，與前述第3墊相接；及 第5墊，其具有與前述第2導電體層之上表面相接之下表面、及不與前述絕緣體層相接之上表面。
  7. 如請求項1之儲存晶圓，其進一步具備： 絕緣體層，其設置於前述第1元件層及前述第2元件層之上表面上； 第1導電體層，其在前述絕緣體層內，與前述第1墊相接； 第2導電體層，其在前述絕緣體層內，與前述第3墊相接； 第3導電體層，其與前述第1導電體層及前述第2導電體層相接；及 第6墊，其具有與前述第3導電體層之上表面相接之下表面、及不與前述絕緣體層相接之上表面。
  8. 一種儲存晶圓，其具備： 第1半導體，其具有第1區域、及上表面之高度低於前述第1區域之第2區域； 第1元件層，其設置於前述第1半導體之前述第1區域之上表面上； 第1墊，其設置於前述第1元件層之上表面上； 接著膜，其設置於前述第1半導體之前述第2區域之上表面上； 第2半導體，其設置於前述接著膜之上表面上； 第2元件層，其設置於前述第2半導體之上表面上；及 第2墊，其設置於前述第2元件層之上表面上；且 前述第1元件層包含電性連接於前述第1墊之第1記憶體晶片單元； 前述第2元件層包含電性連接於前述第2墊且與前述第1墊電性絕緣之元件。
  9. 如請求項8之儲存晶圓，其中前述元件包含第2記憶體晶片單元。
  10. 如請求項8之儲存晶圓，其中前述元件具有與前述第1記憶體晶片單元不同之功能。
  11. 如請求項8之儲存晶圓，其進一步具備： 絕緣體層，其設置於前述第1元件層及前述第2元件層之上表面上； 第1導電體層，其在前述絕緣體層內，與前述第1墊相接； 第3墊，其具有與前述第1導電體層之上表面相接之下表面、及不與前述絕緣體層相接之上表面； 第2導電體層，其在前述絕緣體層內，與前述第2墊相接；及 第4墊，其具有與前述第2導電體層之上表面相接之下表面、及不與前述絕緣體層相接之上表面。
  12. 如請求項8之儲存晶圓，其進一步具備： 絕緣體層，其設置於前述第1元件層及前述第2元件層之上表面上； 第1導電體層，其在前述絕緣體層內，與前述第1墊相接； 第2導電體層，其在前述絕緣體層內，與前述第2墊相接； 第3導電體層，其與前述第1導電體層及前述第2導電體層相接；及 第5墊，其具有與前述第3導電體層之上表面相接之下表面、及不與前述絕緣體層相接之上表面。
  13. 一種儲存晶圓，其具備： 支持體； 第1接著膜及第2接著膜，其等各自相互分離地設置於前述支持體之上表面上； 第1半導體，其設置於前述第1接著膜之上表面上； 第1元件層，其設置於前述第1半導體之上表面上； 第1墊，其設置於前述第1元件層之上表面上； 第2半導體，其設置於前述第2接著膜之上表面上； 第2元件層，其設置於前述第2半導體之上表面上；及 第2墊，其設置於前述第2元件層之上表面上；且 前述第1元件層包含電性連接於前述第1墊之第1記憶體晶片單元； 前述第2元件層包含電性連接於前述第2墊且與前述第1墊電性絕緣之第2記憶體晶片單元。
  14. 如請求項13之儲存晶圓，其中前述支持體係矽晶圓、玻璃基板、或環形膠帶。
  15. 一種儲存晶圓之製造方法，其包含： 於第1晶圓形成第1複數個晶片單元； 於第2晶圓形成第2複數個晶片單元； 針對前述第1複數個晶片單元及前述第2複數個晶片單元各者，判定是否滿足條件； 將前述第2晶圓切割為前述第2複數個晶片單元之各者；及 於形成有前述第1複數個晶片單元之第1晶圓之上表面上，裝配前述經切割之前述第2複數個晶片單元中之被判定為滿足前述條件之晶片單元。
  16. 如請求項15之儲存晶圓之製造方法，其中前述裝配包含在前述第1晶圓中前述第1複數個晶片單元中之被判定為不滿足前述條件之晶片單元之上表面上裝配前述經切割之前述第2複數個晶片單元中之被判定為滿足前述條件之晶片單元。
  17. 如請求項15之儲存晶圓之製造方法，其進一步包含去除前述第1晶圓中包含前述第1複數個晶片單元中之被判定為不滿足前述條件之晶片單元之區域；且 前述裝配包含在前述第1晶圓中前述經去除之區域之上表面上裝配前述經切割之前述第2複數個晶片單元中之被判定為滿足前述條件之晶片單元。
  18. 如請求項15之儲存晶圓之製造方法，其進一步包含： 於前述第1晶圓中，針對在上方未裝配晶片單元之第1複數個晶片單元各者，判定是否不合格化；及 於前述判定之結果中被判定為不合格化之晶片單元之上表面上重新裝配前述經切割之前述第2複數個晶片單元中之被判定為滿足前述條件之晶片單元。
  19. 如請求項15之儲存晶圓之製造方法，其進一步包含： 於前述第1晶圓中，針對在上方未裝配晶片單元之第1複數個晶片單元各者，判定是否不合格化；及 去除前述判定之結果中被判定為不合格化之晶片單元；及 於去除前述被判定為不合格化之晶片單元後之區域之上表面上重新裝配前述經切割之前述第2複數個晶片單元中之被判定為滿足前述條件之晶片單元。
  20. 一種儲存晶圓之製造方法，其包含： 於第1晶圓形成第1複數個晶片單元； 於第2晶圓形成第2複數個晶片單元； 針對前述第1複數個晶片單元及前述第2複數個晶片單元各者，判定是否滿足條件； 將割前述第1晶圓切割為前述第1複數個晶片單元之各者； 將前述第2晶圓切割為前述第2複數個晶片單元之各者；及 將前述經切割之前述第1複數個晶片單元及前述第2複數個晶片單元中之被判定為滿足前述條件之第3複數個晶片單元裝配於支持體之上表面上之各自不同之區域。
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