JP2022126401A - 製造装置及びその動作方法、及び半導体装置の製造方法 - Google Patents

製造装置及びその動作方法、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】貼合されたウェハに対してほとんど機械的な負荷をかけることなくお互いを剥離することが可能となる。【解決手段】実施の形態に係る製造装置は、ワークを収納する収納部と、ワークを移載する移載部と、移載部により移載されたワークを載置し、剥離処理を実施する処理部とを備える。処理部は、液体を収納する温浴槽と、温浴槽内においてワークを載置する載置部と、載置部に載置されたワークを加圧する上部アームとを備える。【選択図】図１

Description

本発明の実施形態は、製造装置及びその動作方法、及び半導体装置の製造方法に関する。
３次元構造のメモリデバイスが提案されている。また、３次元メモリセルアレイの制御回路のチップ占有率を低減するために、制御回路を３次元メモリアレイの直下に設ける一手法として、ＣＢＡ（Chip Bonding Array）技術が提案されている。制御回路は、一般的に、相補型金属－酸化膜－半導体（Complementary Metal Oxide Semiconductor：ＣＭＯＳ）回路で形成される。ＣＢＡ技術では、ＣＭＯＳチップとメモリセルアレイチップを別ウェハで作成し、パッド電極で接合(貼合)する。このため、チップサイズの大幅な縮小が達成可能である。
一方、貼合された２枚のウェハを剥離するには、従来はウェハを機械的に剥がす方式が採用されていた。
特許第５０８０２００号公報 特開２０１０－６２９０１号公報 米国特許出願公開第２０１９／０２７３０９０号明細書
本発明の実施の形態は、貼合されたウェハに対してほとんど機械的な負荷をかけることなくお互いを剥離可能な製造装置及びその動作方法、及び半導体装置の製造方法を提供することにある。
実施の形態に係る製造装置は、ワークを収納する収納部と、ワークを移載する移載部と、移載部により移載されたワークを載置し、剥離処理を実施する処理部とを備える。処理部は、液体を収納する温浴槽と、温浴槽内においてワークを載置する載置部と、載置部に載置されたワークを加圧する上部アームとを備える。
実施の形態に係る製造装置の平面図。 実施の形態に係る製造装置の動作方法のフローチャート。 実施の形態に係る製造装置の処理部の平面図。 実施の形態に係る製造装置の処理部の断面図及びその動作方法の第１の工程の説明図。 実施の形態に係る製造装置の動作方法の第２の工程の説明図。 実施の形態に係る製造装置の動作方法の第３の工程の説明図。 図５において、破線Ａ部分の拡大図であって、ウェハ剥離工程の説明図。 実施の形態の変形例に係る製造装置の処理部の断面図及びその動作方法の一工程の説明図。 実施の形態の変形例に係る製造装置の上部アームの平面図。 図７において、加圧前の破線Ｃ部分の拡大図。 図７において、加圧後の破線Ｃ部分の拡大図。 実施の形態に係る半導体装置の製造方法のフローチャート。 実施の形態に係る半導体装置の第１の構造例の断面図。 実施の形態に係る半導体装置の第２の構造例の断面図。 実施の形態に係る半導体装置の第３の構造例の断面図。 実施の形態に係る半導体装置の第４の構造例の断面図。 実施の形態に係る半導体装置の第５の構造例の断面図。 実施の形態に係る半導体装置の貼合前の断面図。 実施の形態に係る半導体装置の貼合後の断面図。 実施の形態に係る半導体装置のブロック図。 実施の形態に係る半導体装置のメモリセルアレイの回路構成例を示す図。 実施の形態に係る半導体装置のメモリセルアレイの断面構造例を示す図。
次に、図面を参照して、実施の形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
（製造装置）
図１は実施の形態に係る製造装置１の平面図である。以下においては、一例として、本実施の形態に係る製造装置１が半導体装置の製造装置である場合を例示する。この場合、ワーク８は、例えば、２枚以上の半導体ウェハが貼合された貼合ウェハとすることができる。
図１に示すように、製造装置１には、集積部１３、搬送部１２、ロードロック部１４、受け渡し部４０、処理部５２、及び制御部６０が設けられている。
集積部１３には、収納部１１が設けられている。
収納部１１の数には、特に限定はないが、複数の収納部１１を設ける様にすれば、生産性を向上させることができる。また、複数の収納部１１を設ける場合には、同様の構成を有するものを設けることもできるし、異なる構成を有するものを設けることもできる。
収納部１１は、例えば、ワーク８を積層状（多段状）に収納可能なキャリアなどとすることができる。例えば、収納部１１は、ミニエンバイロメント方式の半導体工場で使われている基板の搬送と保管を目的とした正面開口式キャリアであるＦＯＵＰ（Front-Opening Unified Pod)などとすることができる。
ただし、収納部１１は、ＦＯＵＰに限定されるわけではなく、ワーク８を収納することができるものであればよい。
また、収納部１１は、例えば、上部ウェハと下部ウェハの貼合されたワーク８の収納部である。また、収納部１１は、互いに分離された上部ウェハと下部ウェハのそれぞれの収納部としても良い。
搬送部１２は、集積部１３と、ロードロック部１４との間に設けられている。
搬送部１２は、収納部１１に収納されたワーク８をロードロック部１４に搬送する。
搬送部１２には、筐体１６、及び移載部１５が設けられている。
筐体１６は、箱状を呈し、その内部には移載部１５が設けられている。筐体１６は、例えば、外部からパーティクルなどが侵入できない程度の気密構造を有するものとすることができる。
移載部１５は、集積部１３とロードロック部１４との間におけるワーク８の搬送と受け渡しを行う。
移載部１５は、例えば、旋回軸を中心として旋回するアームを有する搬送ロボットとすることができる。
ロードロック部１４は、搬送部１２と受け渡し部４０との間に設けられている。
ロードロック部１４は、搬送部１２側と受け渡し部４０側との間で、ワーク８の受け渡しができるようにする。
受け渡し部４０は、処理部５２とロードロック部１４との間に設けられている。受け渡し部４０は、処理部５２とロードロック部１４との間におけるワーク８の受け渡しを行う。
受け渡し部４０には、筐体４１、および移載部４２が設けられている。
筐体４１は、箱状を呈し、その内部が開閉扉を介してロードロック部１４の内部と繋がっている。
移載部４２は、筐体４１の内部に設けられている。
移載部４２には、アーム４２Ａ、支持部４２Ｂ、及び制御部４２Ｃが設けられている。
アーム４２Ａは、例えば、多関節のアームとすることができる。
支持部４２Ｂは、アーム４２Ａの先端に設けられ、ワーク８を支持する。
移載部４２は、支持部４２Ｂによりワーク８を支持し、アーム４２Ａの方向を変え、アーム４２Ａを屈曲させるようにして伸縮させることで、ロードロック部１４とチャンバ５１との間におけるワーク８の受け渡しを行う。
移載部４２は、例えば、旋回軸を中心として旋回するアーム４２Ａを有する搬送ロボットとすることができる。
移載部４２の動作を制御する制御部４２Ｃは、例えば、制御部６０に設けることができる。
処理部５２は、チャンバ５１の内部に載置されたワーク８に対して所望の処理を施す。
処理部５２は、例えば、ワーク８を温浴槽内で指定時間加温することで、剥離処理を実施する。
また、処理部５２の数にも特に限定はない。処理部５２を複数設ける場合には、処理部５２は、同じ種類の処理を実施することもできるし、異なる種類の処理を実施することもできる。
また、同じ種類の処理を実施する場合には、処理条件がそれぞれ異なるものとすることもできるし、処理条件がそれぞれ同じものとすることもできる。
制御部６０は、製造装置１に設けられた各要素の動作を制御する。
制御部６０は、例えば、移載部４２によるワーク８の受け渡し、ロードロック部１４および筐体４１における内部圧力の制御、移載部１５によるワーク８の受け渡し、及び、処理部５２による各種の処理などにおいて、各要素の動作を制御する。
ここで、ワーク８は、チャンバ５１の内部に１つずつ搬入される。この際、移載部４２は、ワーク８の中心がチャンバ５１の中心（載置部５の中心）と重なるようにワーク８を位置決めする。
ワーク８の中心がチャンバ５１の中心（載置部５の中心）からずれた状態で処理を行うと、ワーク８を剥離する際のワーク外周部のバラつきの増大、ワーク外周部における歩留りの悪化などが生じるおそれがある。
そのため、チャンバ５１の中心（載置部５の中心）に対してワーク８の中心を正確に位置決めすることが重要となる。
この場合、ワーク８の搬送経路上にセンサを配置して、搬送中にワーク８の位置ズレ量を検出し、ワーク８の搬送中に位置の補正を行うことができる。
また、搬送経路上にワーク８の位置ズレ量を検出するユニットを配置し、そのユニットでワーク８の位置ズレ量を検出し、チャンバ５１の中心（載置部５の中心）に対するズレ量分だけ移動指令量を補正して、ワーク８を搬送することもできる。
（製造装置の動作方法）
ＣＢＡ技術では、製造工程上、貼合された２枚のウェハを剥離する工程を必要とする場合がある。貼合された２枚のウェハを剥離する方法として、実施の形態に係る製造装置を用いることができる。
図２は、実施の形態に係る製造装置の動作方法のフローチャートである。詳細な動作方法については図３～図１０の断面図を用いて説明するが、ここでは製造装置の動作フローを説明する。
（Ａ）まず、ステップＳ１において収納部１１内に収納されているワーク８を移載部１５によりロードロック部１４に移載する。次に移載部４２により、ロードロック部１４に載置されているワーク８を処理部５２のチャンバ５１内の温浴槽４（図３Ａ、図３Ｂ）に投入する。
（Ｂ）次に、ステップＳ２において、ワーク８に対して、上部アーム７（図７）を降下して、圧力を印加する。
（Ｃ）次に、ステップＳ３において、温浴槽４内の水の加温を開始する。
（Ｄ）次に、ステップＳ４において、温浴槽４内の水を指定時間、沸点以上に加温する。
（Ｅ）次に、ステップＳ５において、上部アーム７をワーク８の上部ウェハ２Ｕから退避する。
（Ｆ）次に、ステップＳ６において、互いに剥離された上部ウェハ２Ｕと下部ウェハ２Ｄを回収する。回収においては、ステップＳ１と逆の手順を実行する。まず、処理部５２のチャンバ５１内の上部ウェハ２Ｕを移載部４２により、ロードロック部１４に移載する。次に移載部１５によりロードロック部１４に載置されている上部ウェハ２Ｕを上部ウェハ２Ｕを収納するための収納部１１に収納する。同様に、処理部５２のチャンバ５１内の下部ウェハ２Ｄを移載部４２により、ロードロック部１４に移載する。次に移載部１５によりロードロック部１４に載置されている下部ウェハ２Ｄを、下部ウェハ２Ｄを収納するための収納部１１に収納する。
（ボイルリワーク装置）
図３Ａは、実施の形態に係る製造装置１の処理部５２の平面図である。また、図３Ｂは、実施の形態に係る製造装置１の処理部５２の断面図である。図３Ｂは、図３ＡのＩ―Ｉ線に沿う断面図である。図３Ｂでは、温浴槽４内に水６が充填されている状態が示されている。
図３Ａ及び図３Ｂに例示をする処理部５２は、ボイルリワーク装置を構成している。ボイルリワーク装置とは、ワーク８を温浴槽４内に載置し煮沸処理することによって、上部ウェハ２Ｕと下部ウェハ２Ｄに剥離するための製造装置である。
図３Ａ及び図３Ｂに示すように、処理部５２は、剥離処理部５２Ａと、給排水部５２Ｂとを備える。
剥離処理部５２Ａは、給排水部５２Ｂと接続されている。
剥離処理部５２Ａには、チャンバ５１、ワーク８の載置部５が設けられている。
チャンバ５１は、内部に温浴槽４を備える。
載置部５は、チャンバ５１の内部に設けられている。
平面視における載置部５の中心は、チャンバ５１の中心と重なっている。載置部５は、チャンバ５１と同芯となるように設けられている。
載置部５の上面には、ワーク８が載置される。
また、載置部５には静電チャック５Ｄが設けられている。載置部５の上面に載置されたワーク８は、静電チャック５Ｄにより保持される。
給排水部５２Ｂには、給排水槽４Ｓ、バルブ１５２、１５４、１５６が設けられている。
温浴槽４には、給排水部５２Ｂからバルブ１５２、１５４を介して水６（６Ｈ）が給排水可能である。
給排水槽４Ｓには、バルブ１５６を開閉することによって、外部から水６が給排水可能である。
給排水槽４Ｓには、水を加温するためのヒータ部４Ｗが設けられている。
給排水槽４Ｓ内の水６は、温浴槽４内に供給される。給排水槽４Ｓ内の水６は、ヒータ部４Ｗによって加温可能である。
（実施の形態に係る製造装置の動作方法）
図３Ｂは、実施の形態に係る製造装置１の動作方法の第１の工程を説明する図である。
図４は、実施の形態に係る製造装置１の動作方法の第２の工程を説明する図である。
図５は、実施の形態に係る製造装置１の動作方法の第３の工程を説明する図である。
（Ａ）まず、図３Ｂに示すように、ワーク８を温浴槽４内の載置部５に配置する。ここで、ワーク８は、図３Ｂに示すように、上部ウェハ２Ｕと下部ウェハ２Ｄの貼合ウェハである。
（Ｂ）次に、処理部５２において、バルブ１５４を閉じて、バルブ１５２及びバルブ１５６を開き、外部から水６を供給し、給排水槽４Ｓ及び温浴槽４に貯水する。
（Ｃ）次に、所定量の水６が、給排水槽４Ｓ及び温浴槽４に貯水されたら、バルブ１５６を閉じて、ヒータ部４Ｗにより、水６の加温を開始する。
（Ｄ）次に、図４に示すように、ワーク８の上部ウェハ２Ｕに対して、上部アーム７及び上部アーム支持部７Ｕを下降させて上部ウェハ２Ｕと下部ウェハ２Ｄの外周部を加圧し密着させる。
（Ｅ）次に、図５に示すように、ヒータ部４Ｗにより、温浴槽４内の水６Ｈを指定時間、沸点以上に加温する。この時、上部ウェハ２Ｕと下部ウェハ２Ｄの外周部への加圧は維持したままである。
図６は、図５において、破線Ａ部分の拡大図であって、ウェハ剥離工程の説明図である。図６に示すように、上部ウェハ２Ｕと下部ウェハ２Ｄとの間の隙間に入り込んだ水６ＩＨも指定時間、沸点以上に加温され、水蒸気化される。ここで、水蒸気化した気体の体積膨張によって、矢印Ｂで示すように、上部ウェハ２Ｕと下部ウェハ２Ｄとを剥離する方向の力が働く。未接合な空隙に液体を含侵し、液体を沸点以上に加熱することによる熱膨張を活用し、半導体ウェハ同士の接合を極力ダメージを抑えつつ剥離することが可能である。
液体に関しては、ウェハ基板同士が接合する温度以下の沸点を有する液体であることが望ましい。このため、例えば純水を使用している。また、液体窒素などの低温液体等を適用しても良い。
リワーク対象となる貼合ウェハは未接合箇所である空隙があり、温浴槽４中に含浸することによりワーク８内部に溶媒を満たす。上部アーム７を下降させてワーク外周部を密閉後は液体を加熱することにより、ワーク内部に侵入した溶媒が気化する。この気化した気体は、ワーク内部で膨張するが気体の抜け道であるワーク外周部は既に密閉されているため、気体は内部で更に膨張しワークのウェハ間を引き剥がすことができる。ウェハ間の接合をダメージを抑えつつ剥離することが可能となる。
（Ｆ）次に、上部アーム７及び上部アーム支持部７Ｕをワーク８から退避する。
（Ｇ）ウェハ剥離の処理が完了したら、バルブ１５２を閉じて、バルブ１５４及びバルブ１５６を開き、温浴槽４及び給排水槽４Ｓ内の水６Ｈを外部に排水する。
（Ｈ）次に、互いに剥離された上部ウェハ２Ｕと下部ウェハ２Ｄを回収する。
（実施の形態の変形例に係る製造装置の動作方法）
図７は、実施の形態の変形例に係る製造装置の動作方法を説明する図である。
図８は、実施の形態の変形例に係る製造装置の上部アームの平面図である。
図７に示すように、実施の形態の変形例に係る製造装置は、第１の絶縁部９Ｕと、第２の絶縁部９Ｄとを備える。
第２の絶縁部９Ｄは、載置部５の上に配置される。一方、第１の絶縁部９Ｕは、上部アーム７の先端部に配置される。
図７及び図８に示すように、ドーナツ状の第１の絶縁部９Ｕ、第２の絶縁部９Ｄを用いることにより、ウェハ外周部のみを密閉可能となる。
図９は、図７において、加圧前の破線Ｃ部分の拡大図である。
図１０は、図７において、加圧後の破線Ｃ部分の拡大図である。
実施の形態の変形例に係る製造装置は、上部アーム７のワーク８と接触する外周部に配置された第１の絶縁部９Ｕと、載置部５のワーク８と接触する外周部に配置された第２の絶縁部９Ｄとを備える。上部アーム７の加圧により、第１の絶縁部９Ｕと、第２の絶縁部９Ｄとを密着することができる。
第１の絶縁部９Ｕと第２の絶縁部９Ｄは、シリコンゴムなどで形成した柔軟性のあるドーナツ状の樹脂層からなる。第１の絶縁部９Ｕと第２の絶縁部９Ｄの密着性が良好であるため、ワーク内部で生じた気体を外部に逃がさないようにすることができる。この結果、気体膨張を利用し、貼合ウェハを剥離することができる。
（半導体装置の製造方法）
以下においては、実施の形態に係る半導体装置の製造方法を説明する。実施の形態に係る半導体装置の製造方法においては、実施の形態又はその変形例に係る製造装置を適用することができる。また、半導体装置としては、半導体記憶装置３０を例として説明する。
図１１は、実施の形態に係る半導体装置の製造方法のフローチャートである。
（ａ）まず、ステップＳ１１において、上部ウェハと下部ウェハを貼合する。ここで、上部ウェハは、メモリセルアレイチップ２０に対応し、下部ウェハは、ＣＭＯＳチップ１０に対応する。
（ｂ）次に、ステップＳ１２において、貼合された半導体装置の検査結果が正常か否かを判定する。ＮＯであれば、ステップＳ１３に移行する。ＹＥＳであれば、終了する。
（ｃ）ステップＳ１３において、貼合された半導体装置の上部ウェハと下部ウェハを剥離する。ここで、剥離工程において、実施の形態又はその変形例に係る製造装置及びその動作方法を適用する。
（ｄ）次に、ステップＳ１４において、剥離した上部ウェハと下部ウェハを再配置して、貼合する。
（ｅ）次に、ステップＳ１５において、貼合された半導体装置の再検査結果が正常か否かを判定する。ＮＯであれば、ステップＳ１３に移行する。ＹＥＳであれば、終了する。
（半導体装置の構造例）
（第１の構造例）
図１２は、実施の形態に係る半導体装置の第１の構造例の断面図である。図１２において、下部ウェハは、ＣＭＯＳチップ１０に対応し、上部ウェハは、メモリセルアレイチップ２０に対応する。ＣＭＯＳチップ１０の貼合面にはパッド電極１０ＰＤが配置され、メモリセルアレイチップ２０の貼合面にはパッド電極２０ＰＤが配置されている。ＣＭＯＳチップ１０とメモリセルアレイチップ２０は、別ウェハで作成されており、ＣＢＡ技術により、パッド電極１０ＰＤとパッド電極２０ＰＤとで接合(貼合)されている。
（第２の構造例）
図１３は、実施の形態に係る半導体装置の第２の構造例の断面図である。図１３において、下部ウェハは、ＣＭＯＳチップ１０に対応し、上部ウェハは、メモリセルアレイチップ２０に対応する。更に、上部ウェハ上には、配線部５０が配置されている。配線部５０は、絶縁基板若しくは高抵抗の半導体ウェハで形成可能ある。ＣＭＯＳチップ１０の貼合面にはパッド電極１０ＰＤが配置され、メモリセルアレイチップ２０の貼合面にはパッド電極２０ＰＤが配置されている。配線部５０には、配線層５０Ｗが配置されている。ＣＭＯＳチップ１０とメモリセルアレイチップ２０は、別ウェハで作成されており、ＣＢＡ技術により、パッド電極１０ＰＤとパッド電極２０ＰＤとで接合(貼合)されている。
（第３の構造例）
図１４は、実施の形態に係る半導体装置の第３の構造例の断面図である。図１４において、下部ウェハは、ＣＭＯＳチップ１０Ａに対応し、上部ウェハは、メモリセルアレイチップ２０に対応する。更に、上部ウェハ上には、ＣＭＯＳチップ１０Ｂが配置されている。ＣＭＯＳチップ１０Ａの第１貼合面にはパッド電極１０ＡＰＤが配置され、メモリセルアレイチップ２０の第１貼合面にはパッド電極２０ＰＤ１が配置されている。ＣＭＯＳチップ１０Ｂの第２貼合面にはパッド電極１０ＢＰＤが配置され、メモリセルアレイチップ２０の第２貼合面にはパッド電極２０ＰＤ２が配置されている。ＣＭＯＳチップ１０Ａ、１０Ｂとメモリセルアレイチップ２０は、それぞれ別ウェハで作成されており、ＣＢＡ技術により、パッド電極１０ＡＰＤとパッド電極２０ＰＤ１とで接合(貼合)され、パッド電極１０ＢＰＤとパッド電極２０ＰＤ２とで接合(貼合)されている。
（第４の構造例）
図１５は、実施の形態に係る半導体装置の第４の構造例の断面図である。図１５において、下部ウェハは、ＣＭＯＳチップ１０に対応し、上部ウェハは、メモリセルアレイチップ２０に対応する。更に、下部ウェハと上部ウェハの間には、配線部５０が配置されている。ＣＭＯＳチップ１０の第１貼合面にはパッド電極１０ＰＤが配置され、配線部５０の第１貼合面には配線層５０Ｗ１が配置されている。配線部５０の第２貼合面には配線層５０Ｗ２が配置され、メモリセルアレイチップ２０の第２貼合面にはパッド電極２０ＰＤが配置されている。ＣＭＯＳチップ１０と、メモリセルアレイチップ２０は、それぞれ別ウェハで作成されており、ＣＢＡ技術により、パッド電極１０ＰＤと配線層５０Ｗ１とで接合(貼合)され、パッド電極２０ＰＤと配線層５０Ｗ２とで接合(貼合)されている。
（第５の構造例）
図１６は、実施の形態に係る半導体装置の第５の構造例の断面図である。図１６において、下部ウェハは、ＣＭＯＳチップ１０Ａに対応し、上部ウェハは、メモリセルアレイチップ２０Ａに対応する。更に、上部ウェハ上には、メモリセルアレイチップ２０Ｂが配置されている。ＣＭＯＳチップ１０Ａの第１貼合面にはパッド電極１０ＡＰＤが配置され、メモリセルアレイチップ２０Ａの第１貼合面にはパッド電極２０ＰＤ１が配置されている。メモリセルアレイチップ２０Ａの第２貼合面にはパッド電極２０ＰＤ２が配置され、メモリセルアレイチップ２０Ｂの第２貼合面にはパッド電極２０ＢＰＤが配置されている。ＣＭＯＳチップ１０とメモリセルアレイチップ２０Ａ、２０Ｂは、それぞれ別ウェハで作成されており、ＣＢＡ技術により、パッド電極１０ＡＰＤとパッド電極２０ＰＤ１とで接合(貼合)され、パッド電極２０ＢＰＤとパッド電極２０ＰＤ２とで接合(貼合)されている。
実施の形態に係る半導体装置の貼合構造には、様々な構成が可能である。例えば、シリコンウェハ同士の貼合構造、シリコンウェハと絶縁層との貼合構造などが可能である。更に貼合構造は２層以上の多層構造としても良い。絶縁層には、絶縁フィルム層や、セラミックス基板を用いても良い。更に、シリコンウェハに限定されず、ＳｉＣウェハやＧａＮウェハ等を用いても良い。
（具体例）
以下に、図１２に示された第１の構造例の具体例を説明する。
実施の形態に係る半導体記憶装置は、デバイス同士を貼合させるデバイスにおいて、パッド電極を介して接続する配線形状を備えていても良い。
上記において、デバイス同士とは、例え、第１回路チップと第２回路チップ同士である。第１回路チップと第２回路チップはそれぞれ、別々のウェハに形成されている。第１回路チップと第２回路チップは互いにフリップチップに貼合されている。
第１回路チップは、例えば、ＣＭＯＳチップである。第２回路チップは、例えば、メモリセルアレイチップである。以下、具体的には、ＣＭＯＳチップと３次元（３Ｄ：Three Dimensional）メモリセルアレイチップを例に説明する。
図１７Ａは、実施の形態に係る半導体記憶装置３０の貼合前の断面図である。また、図１７Ｂは、実施の形態に係る半導体記憶装置３０の貼合後の断面図である。
メモリセルアレイ２０は、ＣＭＯＳチップ１０の上にフリップチップに設けられる。ＣＭＯＳチップ１０の貼合面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交する。
半導体記憶装置３０は、ＣＭＯＳチップ１０とメモリセルアレイチップ２０とを備える。ＣＭＯＳチップ１０とメモリセルアレイチップ２０は、互いに貼合される。ＣＭＯＳチップ１０の貼合部には、ＣＭＯＳチップ１０のパッド電極ＣＭＰＡＤが配置される。メモリセルアレイチップ２０の貼合部には、メモリセルアレイチップ２０の貼合パッド電極ＩＢＰＡＤが配置される。パッド電極ＣＭＰＡＤと貼合パッド電極ＩＢＰＡＤは、互いに接続される。
貼合パッド電極ＩＢＰＡＤは、ＣＭＯＳチップ１０のパッド電極ＣＭＰＡＤとの接続用のパッド電極である。パッド電極ＣＭＰＡＤは、ＣＭＯＳチップ１０の電源供給用のパッド電極や、信号供給用のパッド電極である。また、半導体記憶装置３０の表面には、パッド電極ＥＰＡＤが配置されている。パッド電極ＥＰＡＤは、外部からのＣＭＯＳチップ１０やメモリセルアレイチップ２０への電源供給用のパッド電極や、信号供給用のパッド電極である。
メモリセルアレイチップ２０は、３ＤＮＡＮＤフラッシュメモリセルアレイの構成を備える。メモリセルアレイチップ２０は、主領域３０Ｉと周辺領域３０Ｐとを備える。主領域３０Ｉでは、３Ｄ構成の上層メモリセル群（ＵＭＴ）と下層メモリセル群（ＬＭＴ）が積層される。周辺領域３０Ｐは、ワード線から電極の取り出しが容易な階段構造となっている。メモリセルアレイチップ２０は、上部ティア（ＵＳＴＨ）と下部ティア（ＬＳＴＨ）からなるツーティア構成（2-tier）を備える。メモリセルアレイチップ２０のメモリセルアレイ構造については、図２０を参照して後述する。
（半導体記憶装置の構成）
図１８は、実施の形態に係る半導体記憶装置３０のブロック図である。
半導体記憶装置３０は、メモリセルアレイ２０、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備える。ここで、メモリセルアレイ２０がメモリセルアレイチップ２０に対応する。その他の構成は、ＣＭＯＳチップ１０に対応する。
半導体記憶装置３０の製造技術においては、図１に示す実施の形態に係る製造装置１を適用可能である。すなわち、ワーク８として、ＣＭＯＳチップ１０とメモリセルアレイチップ２０の貼合ウェハを用い、一部の製造工程において、ワーク８の貼合ウェハを剥離する工程や検査後に再度貼合する工程を用いても良い。
メモリセルアレイ２０は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、… ）を備える。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタを含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。以下では、メモリセルトランジスタは、単に「セル」とも称する。なお、メモリセルアレイ２０内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定可能である。
入出力回路２２は、外部のコントローラと信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
ロジック制御回路２３は、外部のコントローラから信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢを外部のコントローラに転送して半導体記憶装置３０の状態を外部に通知する。
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置３０の全体を制御する。
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
ドライバセット２７は、複数のドライバを備え、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、カラムアドレスに基づくカラムのデータを出力する。
（メモリセルアレイの回路構成例）
図１９は、実施の形態に係る半導体記憶装置３０のメモリセルアレイ２０の回路構成例を示す図である。ＮＡＮＤストリングＮＳの各々は、図１９に示すように、例えば、ｉ（ｉは自然数）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｉ）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数ｉは、例えば、８個、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、ｉ（ｉは自然数）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴｉ）は、ツーティア構成（2-tier）を備えていても良い。ツーティア構成では、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴｉ）は、例えば、ＭＴ０～ＭＴ（ｉ／２－１）とＭＴ（ｉ／２）～ＭＴｉの構成に配置されている。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲート構造を備える。また、メモリセルトランジスタＭＴは、制御ゲートとフローティングゲートとを含む積層ゲート構造を備えていても良い。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。
或るブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ に共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ ＭＴｉの制御ゲートは、それぞれワード線ＷＬ０～ＷＬｉに接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
また、メモリセルアレイ２０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０～ＢＬ（ｍ－１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
データの消去は、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間と定義される。
（メモリセルアレイの断面構造例）
図２０は、実施の形態に係る半導体記憶装置３０のメモリセルアレイ２０の断面構造例を示す。メモリセルアレイ２０の断面構成について、図２０を用いて説明する。メモリセルアレイ２０は、実施の形態に係る半導体装置３０で説明したように、ＣＭＯＳチップ１０の上にフリップチップに設けられる。ＣＭＯＳチップ１０の貼合面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交する。
図２０は、ワード線ＷＬが延びるＹ方向に垂直な方向（半導体基板１００に平行なＸ方向）に、ソース線コンタクトＬＩ、並びにストリングユニットＳＵ０及びＳＵ１のＮＡＮＤストリングを切断した断面図である。なお、図２０の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＮＳがＹ方向に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＮＳの配列は任意に設定可能である。例えば、Ｙ方向に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
図２０に示すように、ソース線コンタクトＬＩの側面には絶縁層１１８が設けられている。そして２つのソース線コンタクトＬＩの間に、ソース線コンタクトＬＩと配線層１１１、１１２、及び１１３とが電気的に接続しないように絶縁層１１８を挟んで、１つのストリングユニットＳＵが配置されている。
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＮＳは、半導体基板１００に垂直なＺ方向に沿って形成されている。より具体的には、半導体基板１００の表面領域にはｎ型ウェル領域１０１が設けられ、更にｎ型ウェル領域１０１の表面領域にはｐ型ウェル領域１０２が設けられている。また、ｐ型ウェル領域１０２の表面領域にはｎ1+型不純物拡散領域１０３が設けられている。そして半導体基板１００上には、絶縁層１１０が設けられ、その上層には選択ゲート線ＳＧＳとして機能する配線層１１１、ワード線ＷＬ０～ＷＬ９５として機能する９６層の配線層１１２、及び選択ゲート線ＳＧＤとして機能する配線層１１３が順次積層されている。そして配線層１１１、１１２、及び１１３の間には絶縁層１１０がそれぞれ設けられている。絶縁層１１０には、例えばシリコン酸化膜が用いられる。なお、配線層１１１及び１１３は複数層設けられても良い。
１つのＮＡＮＤストリングＮＳに対応して、配線層１１１、１１２、及び１１３、並びに複数の絶縁層１１０を貫通してｐ型ウェル領域１０２に達するメモリピラーＭＰが設けられている。より具体的には、ＮＡＮＤストリングＮＳは、Ｚ方向に沿って積み重ねられた２つのメモリピラーＭＰを有している。より具体的には、選択ゲート線ＳＧＳに対応する配線層１１１、ワード線ＷＬ０～ＷＬ４７に対応する配線層１１２、並びに複数の絶縁層１１０を貫通し、半導体基板１００に接続されるメモリピラーＭＰ１が設けられている。そして、ワード線ＷＬ４８～ＷＬ９５に対応する配線層１１２、選択ゲート線ＳＧＤに対応する配線層１１３、並びに複数の絶縁層１１０を貫通し、メモリピラーＭＰ１の上面に接続されるメモリピラーＭＰ２がＺ方向に沿って設けられている。
図２０の例では、メモリピラーＭＰ１及びＭＰ２の上面（開口部）の直径は、底面の直径よりも大きい。そしてピラー側面は、半導体基板１００の平面に対して傾斜角度が９０度以下となっている（以下、このような形状を「テーパー形状」と呼ぶ）。なお、メモリピラーＭＰの形状はテーパー形状に限定されない。例えば、メモリピラーＭＰは、上面から底面まで直径が同じ円柱形状をしていても良く、底面の直径が上面の直径よりも大きくても良い。更には、メモリピラーＭＰを２つ重ねた構造（ツーティア構成（2-tier））について説明したが、１つでも良く、３つ以上重ねた構造でも良い。以下、メモリピラーＭＰ１及びＭＰ２を限定しない場合は、単に「メモリピラーＭＰ」と呼ぶ。
メモリピラーＭＰの側面にはブロック絶縁層１１６、電荷蓄積層１１５、及びトンネル絶縁層１１４が順に積層されており、メモリピラーＭＰの内部は半導体層１１７により埋め込まれている。ブロック絶縁層１１６及びトンネル絶縁層１１４には、例えばシリコン酸化膜が用いられる。電荷蓄積層１１５には、例えばシリコン窒化膜が用いられる。半導体層１１７には、例えば多結晶シリコンが用いられる。メモリホールＭＨ内の半導体層１１７は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のオン時にチャネルが形成される領域である。
メモリピラーＭＰとワード線ＷＬ０～ＷＬ９５（配線層１１２）とにより、メモリセルトランジスタＭＴ０～ＭＴ９５が形成される。同様に、このメモリピラーＭＰと選択ゲート線ＳＧＤ（配線層１１３）及びＳＧＳ（配線層１１１）とにより、選択トランジスタＳＴ１及びＳＴ２が形成される。メモリピラーＭＰ（ＭＰ２）の上面は、図示せぬビット線ＢＬに接続される。本実施形態では、ワード線ＷＬ０～ＷＬ４７を下層(lower tier)ＷＬグループと定義し、ワード線ＷＬ４８～ＷＬ９５のグループを上層(upper tier)ＷＬグループと定義する。
また、ソース線コンタクトＬＩは、Ｚ方向に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ+型不純物拡散領域１０３に接続され、上面は図示せぬソース線ＳＬに接続される。また、ソース線コンタクトＬＩの側面には、ソース線コンタクトＬＩと配線層１１１、１１２、及び１１３とが電気的に接続しないように、絶縁層１１８が設けられている。絶縁層１１８には、例えばシリコン酸化膜が用いられる。
尚、実施の形態に係る半導体装置３０のメモリセルアレイ２０において、メモリピラーＭＰは、上面から底面まで直径が同じ円柱形状をしていても良い。すなわち、メモリピラーＭＰは、１つのティア構造としても良い。
以上の３Ｄメモリセルアレイの断面構造例においては、ＮＡＮＤストリングＮＳの両端に選択ゲートトランジスタＳＴ１、ＳＴ２を配置する例を説明した。ＮＡＮＤストリングＮＳの構成をＵ字構造として、選択ゲートトランジスタＳＴ１、ＳＴ２をＮＡＮＤストリングＮＳの一方の側に配置するバックゲート（ＢＧ）方式も適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…製造装置
２Ｕ…上部ウェハ
２Ｄ…下部ウェハ
４…温浴槽
４Ｓ…給排水槽
４Ｗ…ヒータ部
５…載置部
５Ｄ…静電チャック
６、６Ｈ、６Ｉ、６ＩＨ…水（液体）
７…上部アーム
７Ｕ…上部アーム支持部
８…ワーク
９Ｕ、９Ｄ…絶縁部
１０、１０Ａ、１０Ｂ…ＣＭＯＳチップ
１０Ｕ、２０Ｄ…貼合面
１０ＰＤ、１０ＡＰＤ、１０ＢＰＤ、２０ＰＤ、２０ＰＤ１、２０ＰＤ２…パッド電極
１１…収納部
１２…搬送部
１３…集積部
１４…ロードロック部
１５、４２…移載部
１６、４１…筐体
２０、２０Ａ、２０Ｂ…メモリセルアレイチップ（メモリセルアレイ）
２２…入出力回路
２３…ロジック制御回路
２４…レジスタ
２５…シーケンサ
２６…電圧生成回路
２７…ドライバセット
２８…ロウデコーダ
２９…センスアンプモジュール
３０…半導体装置（ＮＡＮＤフラッシュメモリ）
３０Ｉ…主領域
３０Ｐ…周辺領域
４０…受け渡し部
４２Ａ…アーム
４２Ｂ…支持部
４２Ｃ、６０…制御部
５０…配線部
５０Ｗ、５０Ｗ１、５０Ｗ２…配線層
５１…チャンバ
５２…処理部
５２Ａ…剥離処理部
５２Ｂ…給排水部
１００…半導体基板
１００ｐ、１０２…ｐ型ウェル領域
１０１…ｎ型ウェル領域
１０３…ｎ+型不純物拡散領域
１１０、１１４、１１６、１１８…絶縁層
１１１～１１３……配線層
１１５…電荷蓄積層（絶縁膜）
１１７…半導体層（半導体ピラー）
１５２，１５４、１５６…バルブ
ＥＰＡＤ…電源用パッド電極
ＩＢＰＡＤ…貼合パッド電極
ＣＭＰＡＤ…パッド電極

Claims (10)

  1. ワークを収納する収納部と、
    前記ワークを移載する移載部と、
    前記移載部により移載された前記ワークを載置し、剥離処理を実施する処理部と
    を備え、
    前記処理部は、
    液体を収納する温浴槽と、
    前記温浴槽内において前記ワークを載置する載置部と、
    前記載置部に載置された前記ワークを加圧する上部アームと
    を備える、製造装置。
  2. 前記ワークは、上部ウェハと下部ウェハの貼合ウェハである、請求項１に記載の製造装置。
  3. 前記液体は、前記貼合ウェハが接合する温度以下の沸点を有する、請求項２に記載の製造装置。
  4. 前記液体は、水又は液体窒素を備える、請求項１～３のいずれか１項に記載の製造装置。
  5. 前記上部アームの前記ワークと接触する外周部に配置された第１の絶縁部と、
    前記載置部の前記ワークと接触する外周部に配置された第２の絶縁部と
    を備え、前記上部アームの加圧により、前記第１の絶縁部と、前記第２の絶縁部とを密着する、請求項１～４のいずれか１項に記載の製造装置。
  6. 収納部に収納されているワークを処理部の温浴槽に載置し、
    前記ワークに対して、上部アームを降下して、圧力を印加し、
    前記温浴槽内の液体の加温を開始し、
    前記温浴槽内の前記液体を指定時間、沸点以上に加温し、
    前記上部アームを前記ワークから退避し、
    剥離された前記ワークを回収する、製造装置の動作方法。
  7. 前記ワークは、上部ウェハと下部ウェハの貼合ウェハである、請求項６に記載の製造装置の動作方法。
  8. 前記液体は、前記貼合ウェハが接合する温度以下の沸点を有する、請求項７に記載の製造装置の動作方法。
  9. 前記液体は、水若しくは液体窒素を備える、請求項６～８のいずれか１項に記載の製造装置の動作方法。
  10. 上部ウェハと下部ウェハを貼合した第１の半導体装置を形成し、
    前記第１の半導体装置の検査結果が正常か否かを判定し、
    前記検査結果が正常であれば終了し、前記検査結果が否であれば、前記上部ウェハと前記下部ウェハを剥離し、
    剥離した前記上部ウェハと前記下部ウェハを再配置して、貼合した第２の半導体装置を形成し、
    前記第２の半導体装置の再検査結果が正常か否かを判定し、
    前記再検査結果が正常であれば終了し、前記再検査結果が否であれば、貼合された前記第２の半導体装置の前記上部ウェハと前記下部ウェハを剥離する、半導体装置の製造方法。
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