CN115835640A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供制造工序简化的半导体存储装置及其制造方法。实施方式的半导体存储装置包括第一芯片(40)和第二芯片(50)，所述第一芯片(40)包括：具有间隔地在第一方向上排列的多个第一导电层；在所述多个第一导电层内沿所述第一方向延伸的第一半导体层；所述第一半导体层与所述多个第一导电层之间的第一绝缘膜；第二半导体层(41)，设置在所述多个第一导电层的上方，与所述第一半导体层接触；以及与所述第二半导体层的上方接触而设置的第一电极(PD3a)，所述第二芯片50包括与所述第一电极接触的第二电极(PD4)和与所述第二电极接触的第二导电层(51)。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享受以日本专利申请2021－152185号(申请日：2021年9月17日)为基础申请的优先权。本申请通过参照此基础申请包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置及其制造方法。
背景技术
已知有将存储单元排列成三维状而成的NAND型闪存。
发明内容
实施方式提供制造工序简化的半导体存储装置及其制造方法。
实施方式的半导体存储装置包括第一芯片和第二芯片，所述第一芯片包括：具有间隔地在第一方向上排列的多个第一导电层；在所述多个第一导电层内沿所述第一方向延伸的第一半导体层；所述第一半导体层与所述多个第一导电层之间的第一绝缘膜；第二半导体层，设置在所述多个第一导电层的上方，与所述第一半导体层接触；以及与所述第二半导体层的上方接触地设置的第一电极，所述第二芯片包括与所述第一电极接触的第二电极和与所述第二电极接触的第二导电层。
附图说明
图1是表示第一实施方式的半导体存储装置的结构的一例的框图。
图2是表示第一实施方式的半导体存储装置的存储单元阵列的电路结构的一例的图。
图3是表示第一实施方式的半导体存储装置的剖面结构的一例的剖视图。
图4是表示第一实施方式的半导体存储装置的其他剖面结构的一例的剖视图。
图5是用于说明第一实施方式的半导体存储装置的两个层叠体的结构的详细情况的剖视图。
图6～图22是表示制造第一实施方式的半导体存储装置的某工序的一例的剖视图。
图23是表示第一实施方式的比较例的半导体存储装置的剖面结构的一例的剖视图。
图24是表示第一实施方式的第一变形例的半导体存储装置的剖面结构的一例的剖视图。
图25是表示第一实施方式的第二变形例的半导体存储装置的剖面结构的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，对具有相同功能及结构的结构要素标注共通的参照附图标记。在区分具有共通的参照附图标记的多个结构要素的情况下，对该共通的参照附图标记附加下标来进行区分。在不需要特别区分多个结构要素的情况下，对该多个结构要素仅标注共通的参照附图标记，不标注下标。
可以通过硬件及软件中的任一个或将两者组合来实现各功能块。另外，各功能块不必如以下说明那样进行区分。例如，一部分功能也可以通过与例示的功能块不同的功能块来执行。进而，例示的功能块也可以被分割为更细的功能子块。另外，以下说明中的各功能块以及各结构要素的名称是为了方便的，并不限定各功能块以及各结构要素的结构以及动作。
<第一实施方式>
以下，对第一实施方式的半导体存储装置1进行说明。
[结构例]
(1)半导体存储装置
图1是表示第一实施方式的半导体存储装置1的结构的一例的框图。半导体存储装置1例如是能够非易失地存储数据的NAND型闪存，由外部的存储控制器2控制。半导体存储装置1和存储控制器2的组合可以构成作为一个半导体存储装置的存储系统3。存储系统3例如是诸如SDTM卡的存储器卡、SSD(Solid State Drive，固态驱动器)等。
半导体存储装置1与存储控制器2之间的通信例如支持NAND接口标准。在半导体存储装置1与存储控制器2之间的通信中，例如使用指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪忙碌信号RBn以及输入输出信号I/O。
输入/输出信号I/O例如是8位的信号，可以包括指令CMD、地址信息ADD及数据DAT等。以下，对写入数据及读出数据都赋予参照附图标记DAT进行说明。半导体存储装置1通过输入/输出信号I/O从存储控制器2接收指令CMD、地址信息ADD及写入数据DAT。
指令锁存使能信号CLE用于向半导体存储装置1通知经由信号I/O发送指令CMD的期间。地址锁存使能信号ALE用于向半导体存储装置1通知经由信号I/O发送地址信息ADD的期间。写使能信号WEn用于使基于半导体存储装置1的信号I/O的输入成为可能。读使能信号REn用于使基于半导体存储装置1的信号I/O的输出成为可能。就绪忙碌信号RBn用于向存储控制器2通知半导体存储装置1处于就绪状态和忙碌状态中的哪一个状态。在就绪状态下，半导体存储装置1接受来自存储控制器2的指令。在忙碌状态下，半导体存储装置1除了例外之外不接受来自存储控制器2的指令。
半导体存储装置1包括存储单元阵列11及周边电路PRC。周边电路PRC包括行解码器12、读出放大器13及定序器14。
存储单元阵列11包括块BLK0～BLK(n－1)，(n是1以上的整数)。块BLK包括与位线及字线建立对应的多个非易失性存储单元，例如是数据的擦除单位。
定序器14基于接收到的指令CMD来控制半导体存储装置1整体的操作。例如，定序器14控制行解码器12及读出放大器13等，执行写入动作及读出动作等各种动作。在写入动作中，接收到的写入数据DAT被存储在存储单元阵列11中。在读出动作中，从存储单元阵列11读出读出数据DAT。
行解码器12基于接收到的地址信息ADD，选择执行读出动作及写入动作等各种动作的对象的某一块BLK。行解码器12向该选择的块BLK涉及的字线传送电压。
读出放大器13基于接收到的地址信息ADD，执行存储控制器2与存储单元阵列11之间的数据DAT的传送动作。即，读出放大器13在写入动作中保持接收到的写入数据DAT，基于该写入数据DAT向位线施加电压。读出放大器13在读出动作中对位线施加电压，将存储单元阵列11中存储的数据作为读出数据DAT而读出，并将读出数据DAT输出至存储控制器2。
(2)存储单元阵列
图2表示第一实施方式的半导体存储装置1的存储单元阵列11的电路结构的一例。作为存储单元阵列11的电路结构的一例，示出了存储单元阵列11的某一块BLK的电路结构的一例。存储单元阵列11的其它块BLK例如分别具有与图2所示的电路结构相同的电路结构。
该块BLK例如包括四个串单元SU0～SU3。各串单元SU包括多个NAND串NS。多个NAND串NS与m条位线BL0～BL(m－1)(m是1以上的整数)1对1地建立对应。各NAND串NS与建立了对应的位线BL连接，例如包括存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。各存储器基元晶体管MT包括控制栅极(以下也称为栅极)。)及电荷蓄积层，非易失性地存储数据。选择晶体管ST1及ST2分别用于各种动作时的包括该选择晶体管ST1及ST2的NAND串NS的选择。
各NAND串NS的选择晶体管ST1的漏极连接到与该NAND串NS建立对应的位线BL。存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。选择晶体管ST2的源极连接到源极线SL。
使用整数j及整数k来对与选择晶体管ST1及ST2以及存储单元晶体管MT0～MT7各自的栅极连接的布线进行说明。下面的说明在图2的例子中符合j为0至3的整数的各个情况以及k为0至7的整数的各个情况。
串单元SUj中包含的NAND串NS各自的选择晶体管ST1的栅极共通连接到选择栅极线SGDj。在该块BLK中包括的NAND串NS各自的选择晶体管ST2的栅极共通连接到选择栅极线SGS。在该块BLK中包括的NAND串NS各自的存储单元晶体管MTk的栅极共通连接到字线WLk。
各位线BL连接到该块BLK的串单元SU各自所包含的建立了对应的NAND串NS的选择晶体管ST1的漏极。源极线SL共通连接到在该块BLK中包括的NAND串NS各自的选择晶体管ST2的源极，从而在该块BLK的串单元SU之间共享源极线SL。该源极线SL例如在不同的块BLK中也同样地被连接，从而在块BLK之间被共享。
一个串单元SU中的与一个字线WL共通连接的存储单元晶体管MT的集合例如被称为单体单元(cell unit)CU。例如，将在单体单元CU内的存储单元晶体管MT各自所保持的相同位的1位数据的集合例如称为“1页数据”。例如，当通过MLC方式等在各存储单元中保持多位数据时，一个单体单元CU可以保持多个这种“1页数据”。
以上，对存储单元阵列11的电路结构进行了说明，但存储单元阵列11的电路结构不限于上述结构。例如，各块BLK所含的串单元SU的个数可以被设计为任意个数。此外，各NAND串NS所含的存储单元晶体管MT以及选择晶体管ST1及ST2各自的个数可以被设计为任意个数。字线WL以及选择栅极线SGD以及SGS的条数分别基于NAND串NS中的存储单元晶体管MT以及选择晶体管ST1以及ST2的个数而变更。
(3)半导体存储装置的结构
参照附图说明第一实施方式的半导体存储装置1的结构。以下参照的附图所示的结构只不过是一例，半导体存储装置1的结构不限于图示的结构。参照以物体A与物体B接触的方式示出的附图而说明为物体B设置在物体A的上表面上的情况下，物体A和物体B例如接触，但只要没有明确地提及在物体A与物体B之间不存在其他物体，就不排除其他物体夹设于物体A与物体B之间。另外，在说明为物体C含有某种元素或化合物的情况下，例如，意味着物体C实质上由该元素或化合物构成。实质上的表述意在容许设计范围内的误差而使用。
图3是表示第一实施方式的半导体存储装置1的剖面结构的一例的剖视图。
半导体存储装置1具有周边电路芯片30、单元芯片40及单元芯片50贴合而成的结构。周边电路芯片30中设置有周边电路PRC。在单元芯片40及单元芯片50上分别设置有存储单元阵列11的一部分。
以下，为了容易参照，以周边电路芯片30包含的半导体基板SB1为基准而定义方向。将与半导体基板SB1的某一面平行的例如相互正交的两个方向定义为X方向及Y方向。将与该面相交并以该面为基准而形成周边电路元件的方向定义为Z方向。对Z方向与X方向及Y方向正交的情况进行说明，但并不限定于此。以下，将Z方向设为“上”，将与Z方向相反的方向设为“下”来进行说明，但该表述只不过是为了方便，与例如重力的方向无关。
周边电路芯片30、单元芯片40及单元芯片50沿着Z方向以周边电路芯片30、单元芯片40及单元芯片50的顺序彼此相邻地设置。
首先，说明周边电路芯片30的结构。
周边电路芯片30包含的半导体基板SB1包含例如硅(Si)。在半导体基板SB1的上表面上设置有多个作为周边电路PRC所包含的周边电路元件的MOS(Metal OxideSemiconductor)晶体管Tr。各晶体管Tr包括半导体基板SB1的上表面上的栅极绝缘体、栅极绝缘体的上表面上的栅极电极、半导体基板SB1中的将栅极绝缘体下方的区域夹在中间的一对源极/漏极区域。
在该晶体管Tr的上方设置有金属布线层D0、D1、DX、D2及D3。各金属布线层包含相互绝缘的多个布线。经由这样的布线，能够将各晶体管Tr的源极、漏极以及栅极分别与其他结构要素电连接。在图3中，对设置5层金属布线层的情况进行了说明，但并不一定限定于此。
具体而言，例如，在某一晶体管Tr的源极/漏极区域的上表面上设置有接触插塞C0。该接触插塞C0的上表面与金属布线层D0中的某一布线接触。在该布线的上表面上例如设置有接触插塞C1。该接触插塞C1的上表面与金属布线层D1中的某一布线接触。在该布线的上表面上例如设置有接触插塞CX。该接触插塞CX的上表面与金属布线层DX中的某一布线接触。在该布线的上表面上例如设置有接触插塞C2。该接触插塞C2的上表面与金属布线层D2中的某一布线接触。在该布线的上表面上例如设置有接触插塞C3。该接触插塞C3的上表面与金属布线层D3中的某一布线接触。在该布线的上表面上设置有导电体PD1。导电体PD1包含例如铜(Cu)等金属材料。导电体PD1的上表面构成周边电路芯片30的上表面的一部分，位于与周边电路芯片30的上表面在Z方向上实质上相同的位置。导电体PD1作为用于与其他芯片电连接的电极焊盘发挥功能。以下，将在周边电路芯片30的上表面设置且作为电极焊盘发挥功能的导电体统称为导电体PD1。在以后的说明中，对这样作为电极焊盘发挥功能的导电体标注附图标记PD。在本说明书中，将接触插塞C2与金属布线层D2中的布线区分开，但接触而示出的接触插塞C2与金属布线层D2中的布线例如被一体化。关于接触插塞C3和金属布线层D3中的布线也是同样的。其他部位的接触插塞和布线的组合也可以同样地一体化。
上述说明的经由金属布线层D0、D1、DX、D2及D3中的布线的连接只不过是一例。在周边电路芯片30中，还设置有如上所述的各种接触插塞、金属布线层D0、D1、DX、D2及D3中的布线以及导电体PD1。在图3中，为了容易参照，未必示出这样的各种接触插塞、金属布线层D0、D1、DX、D2及D3中的布线以及导电体PD1的全部。
在半导体基板SB1与周边电路芯片30的上表面之间，在没有设置晶体管Tr、各种接触插塞、金属布线层D0、D1、DX、D2及D3中的布线以及导电体PD1的部分设置有绝缘体31。绝缘体31包含例如氧化硅(SiO2)。
接着，说明单元芯片40的结构。单元芯片40设置在周边电路芯片30的上表面上。单元芯片40包括作为存储单元阵列11的一部分发挥功能的层叠体MS1。更具体地，层叠体MS1中包括的各存储器柱例如作为一个NAND串NS发挥功能。
在单元芯片40的下表面设置有多个导电体PD2。更具体如下。对于周边电路芯片30的各个导电体PD1，以与该导电体PD1的上表面接触的方式设置有导电体PD2。因此，导电体PD2的下表面构成单元芯片40的下表面的一部分，位于与单元芯片40的下表面在Z方向上实质上相同的位置。导电体PD2包含例如铜(Cu)等金属材料。以下，将在单元芯片40的下表面设置且作为电极焊盘发挥功能的导电体统称为导电体PD2。
某一导电体PD2的上表面例如与金属布线层组ILG1的最下方的金属布线层中的某一布线接触。该布线经由金属布线层组ILG1的其他金属布线层中的布线，例如与金属布线层组ILG1的最上方的金属布线层中的某一布线电连接。该布线例如与金属布线层组ILG1的上方的某一接触插塞CH电连接。这样，该导电体PD2与该接触插塞CH电连接。该接触插塞CH的上表面与层叠体MS1的某一存储器柱的下端接触。金属布线层组ILG1中的布线中这样与接触插塞CH电连接的布线分别作为位线BL的一部分发挥功能。
其他的导电体PD2与电连接于接触插塞CH的导电体PD2同样地，经由金属布线层组ILG1的各布线层中的布线，电连接于金属布线层组ILG1的上方的某一接触插塞CC。该接触插塞CC的上表面与层叠体MS1中的某一导电层的下表面接触。在图3中，为了容易参照的目的，这样的从导电体PD2到接触插塞CC的连接关系仅被示出了2个。在金属布线层组ILG1中的布线中这样电连接到接触插塞CC的布线分别作为字线WL以及选择栅极线SGD及SGS的一部分发挥功能。
在层叠体MS1的上表面上设置有导电体41。导电体41例如由半导体构成，包含多晶硅(Si)。导电体41作为源极线SL的一部分发挥功能。在图3的例子中，两个导电体41具有间隔地设置。例如，通过该间隔执行平面分割。
在导电体41的上表面上设置有导电体PD3a。导电体PD3a包含例如铜(Cu)等金属材料。导电体PD3a的上表面构成单元芯片40的上表面的一部分，位于与单元芯片40的上表面在Z方向上实质上相同的位置。说明了在导电体41的上表面上设置有导电体PD3a，但本实施方式不限于此。例如，也可以在导电体41与导电体PD3a之间设置有其他导电体。在这种情况下，例如，可以视为导电体PD3a和其它导体的组合作为电极焊盘发挥功能。关于其他的导电体PD也是同样的。
另外，另一导电体PD2经由金属布线层组ILG1的各布线层中的布线，与金属布线层组ILG1的上方的另一接触插塞CC电连接。从上方观察时，该接触插塞CC位于不与层叠体MS1重叠的位置。该接触插塞CC的上表面在Z方向上位于与层叠体MS1的上表面实质上相同的位置。在该接触插塞CC的上表面上设置有导电体PD3b。导电体PD3b包含例如铜(Cu)等金属材料。导电体PD3b的上表面构成单元芯片40的上表面的一部分，位于与单元芯片40的上表面在Z方向上实质上相同的位置。
以下，将如导电体PD3a及PD3b那样、在单元芯片40的上表面设置且作为电极焊盘发挥功能的导电体统称为导电体PD3。如上所述，导电体PD3分别包含例如铜(Cu)等金属材料。
在单元芯片40的下表面与上表面之间，在未设置导电体PD2、金属布线层组ILG1的各布线层中的布线、各种接触插塞、层叠体MS1、导电体41以及导电体PD3的部分设置有绝缘体42。绝缘体42包含例如氧化硅(SiO2)。
接着，说明单元芯片50的结构。单元芯片50设置在单元芯片40的上表面上。单元芯片50包括与层叠体MS1同样地作为存储单元阵列11的一部分发挥功能的层叠体MS2。
在单元芯片50的下表面设置有多个导电体PD4。更具体如下。对于单元芯片40的各个导电体PD3，以与该导电体PD3的上表面接触的方式设置有导电体PD4。因此，导电体PD4的下表面构成单元芯片50的下表面的一部分，位于与单元芯片50的下表面在Z方向上实质上相同的位置。导电体PD4包含例如铜(Cu)等金属材料。以下，将在单元芯片50的下表面设置且作为电极焊盘发挥功能的导电体统称为导电体PD4。如上所述，导电体PD4分别包含例如铜(Cu)等金属材料。
在多个导电体PD4的上表面上设置有导电体51。导电体51例如扩展为与X方向及Y方向平行的平面状。导电体51包含例如铜(Cu)。导电体51作为源极线SL的一部分发挥功能。在本说明书中，对导电体51包含例如铜(Cu)的情况进行了说明，但导电体51也可以包含例如铝(Al)。
在导电体51的上方设置有金属布线层组ILG2。
金属布线层组ILG2中的某一布线例如与金属布线层组ILG2的上方的某一接触插塞CH电连接。该接触插塞CH的上表面与层叠体MS2的某一存储器柱的下端接触。金属布线层组ILG2中的布线中这样与接触插塞CH电连接的布线分别作为位线BL的一部分发挥功能。
金属布线层组ILG2中的某一布线例如与金属布线层组ILG2的上方的某一接触插塞CC电连接。该接触插塞CC的上表面与层叠体MS2中的某一导电层的下表面接触。在图3中，为了容易参照的目的，仅示出了两个这样的接触插塞CC。金属布线层组ILG2中的布线中这样电连接到接触插塞CC的布线分别作为字线WL以及选择栅极线SGD及SGS的一部分发挥功能。
导电体51经由在导电体51的上表面上设置的某一接触插塞VIb、在该接触插塞VIb的上表面上设置的某一布线L0以及在该布线L0的上表面上设置的某一接触插塞VIa，例如与金属布线层组ILG2的最下方的金属布线层中的某一布线电连接。该布线经由金属布线层组ILG2的其他金属布线层中的布线，例如与金属布线层组ILG2的最上方的金属布线层中的某一布线电连接。该布线例如与金属布线层组ILG2的上方的其他接触插塞CC电连接。这样，导电体51与该接触插塞CC电连接。从上方观察时，该接触插塞CC位于不与层叠体MS2重叠的位置。该接触插塞CC的上表面位于与层叠体MS2的上表面在Z方向上实质上相同的位置。
在层叠体MS2的上表面上设置有导电体52。导电体52例如由半导体构成，包含多晶硅(Si)。导电体52作为源极线SL的一部分发挥功能。在图3的例子中，两个导电体52具有间隔地设置。例如，通过该间隔执行平面分割。
在导电体52的上表面上以及与导电体51电连接的接触插塞CC的上表面上设置有导电体53。导电体53例如在从上方观察时与导电体52重叠的区域中，扩展为与X方向及Y方向平行的平面状。导电体53包含例如铝(Al)。导电体53例如作为源极线SL的一部分发挥功能。
单元芯片50的上表面位于导电体53的上端的上方。在单元芯片50的下表面与上表面之间，在未设置导电体PD4、导电体51、布线L0、金属布线层组ILG2的各布线层中的布线、各种接触插塞、层叠体MS2、导电体52以及导电体53的部分，设置有绝缘体54。绝缘体54包含例如氧化硅(SiO2)。
在以上说明的结构中，作为源极线SL的一部分发挥功能的平面状的金属布线在单元芯片40中不存在，但在单元芯片50中存在。具体而言，在单元芯片50中存在导电体51及导电体53。
在以上说明的结构中，周边电路芯片30、单元芯片40及单元芯片50通过电极焊盘而连接，从而作为源极线SL的一部分发挥功能的各布线电连接到周边电路芯片30的晶体管Tr。此外，作为位线BL、字线WL以及选择栅极线SGD及SGS的一部分的布线也电连接到周边电路芯片30的晶体管Tr。
图4是表示第一实施方式的半导体存储装置1的另一剖面结构的一例的剖视图。在图4中，为了容易参照，还并列示出了图3所示的剖视图的一部分。
着眼于设置于单元芯片40的某一接触插塞CC进行说明。该接触插塞CC的上表面位于与层叠体MS1的上表面在在Z方向上实质上相同的位置。在该接触插塞CC的上表面上设置有某一导电体PD3。
接着，对设置于单元芯片50的结构中的与该接触插塞CC电连接的结构进行说明。
在单元芯片50的下表面，以与该导电体PD3的上表面接触的方式设置有某一导电体PD4。在该导电体PD4的上表面上设置有导电体51a。导电体51a设置在与导电体51相同的金属布线层上，与导电体51同样地含有例如铜(Cu)。导电体51a经由在导电体51a的上表面上设置的某一接触插塞VIb、在该接触插塞VIb的上表面上设置的某一布线L0、在该布线L0的上表面上设置的某一接触插塞VIa以及金属布线层组ILG2的各布线层中的布线，与金属布线层组ILG2的上方的某一接触插塞CC电连接。该接触插塞CC的上表面位于与层叠体MS2的上表面在Z方向上实质上相同的位置。
在该接触插塞CC的上表面上设置有导电体53a。导电体53a与导电体53同样地包含例如铝(Al)。
单元芯片50的上表面位于比导电体53a的上端靠上方，但在单元芯片50的上表面，导电体53a的一部分露出。该部分例如作为用于传递半导体存储装置1的输入输出信号的焊盘(IO焊盘)或用于向半导体存储装置1供给电源电压的焊盘(电源焊盘)发挥功能。
在以上说明的结构中，周边电路芯片30、单元芯片40及单元芯片50经由电极焊盘而连接，由此IO焊盘以及电源焊盘分别与周边电路芯片30的晶体管Tr电连接。
图5是用于说明第一实施方式的半导体存储装置1的层叠体MS1及MS2的详细结构的剖视图。图5表示与图3所示的剖面平行的某一剖面的剖视图。
首先，说明层叠体MS1的结构。
层叠体MS1包括绝缘体43和导体44交替层叠而成的结构以及该结构内的存储器柱MP1。绝缘体43包含例如氧化硅(SiO2)。导电体44包含例如钨(W)。
在图5的例子中，从上方依次重复8次以绝缘体43、导电体44的顺序的层叠。在最上方的绝缘体43的上表面上设置有图3所示的导电体41。导电体44分别作为字线WL以及选择栅极线SGD及SGS中的任一个的一部分发挥功能。对于各个导电体44，该导电体44和该导电体44的上表面上的一个绝缘体43构成一组。将各组作为一个段，导电体44及绝缘体43具有阶梯状的形状。在该阶梯状的形状中，在从下方观察的情况下，各组导电体44的下表面具有不与该组下方的组重叠的区域。参照图3说明的接触插塞CC与该区域接触。
在绝缘体43和导体44的层叠中设置有存储器柱MP1。存储器柱MP1例如在Z方向上延伸。存储器柱MP1的上端到达导电体41，存储器柱MP1的下端位于比最下方的导电体44靠下方。
存储器柱MP1例如包括芯部451、半导体452、隧道氧化物膜453、绝缘膜454、阻挡绝缘膜455及半导体456。具体如下。柱状的芯部451的上端位于比最上方的导电体44的上表面靠上方，芯部451的下端位于比最下方的导电体44的下表面靠下方。芯部451的侧面及上表面被半导体452覆盖。半导体452的上端与导电体41接触。例如，以与芯部451及半导体452的下端接触的方式设置半导体456。例如，在半导体452及半导体456的侧面上，隧道氧化膜453、绝缘膜454及阻挡绝缘膜455按照隧道氧化膜453、绝缘膜454、阻挡绝缘膜455的顺序依次设置。半导体452及456包含例如硅(Si)。芯部451、隧道氧化膜453以及阻挡绝缘膜455分别包含例如氧化硅(SiO2)。绝缘膜454包含例如氮化硅(SiN)，作为电荷蓄积膜发挥功能。
存储器柱MP1中分别与导电体44相交的部分分别作为存储单元晶体管MT及选择晶体管ST中的某一个而发挥功能。
图3所示的接触插塞CH与存储器柱MP1的下端接触。
接着，说明层叠体MS2的结构。
关于层叠体MS2，与上述的关于层叠体MS1的说明同样的说明成立。更具体地，在上述的层叠体MS1的说明中，将导电体41置换为导电体52，将绝缘体43置换为绝缘体55，将导电体44置换为导电体56，将存储器柱MP1置换为存储器柱MP2的说明成立。在从存储器柱MP1向存储器柱MP2的置换中，将芯部451置换为芯部571，将半导体452置换为半导体572，将隧道氧化膜453置换为隧道氧化膜573，将绝缘膜454置换为绝缘膜574，将阻挡绝缘膜455置换为阻挡绝缘膜575，将半导体456置换为半导体576。
接着，着眼于与层叠体MS1的某一导电体44接触的某一接触插塞CC进行说明。
该接触插塞CC例如与金属布线层组ILG1中的某一布线IC1连接。布线IC1例如在X方向上延伸。布线IC1例如从图5所示的剖面起在与X方向相反的方向上，与金属布线层组ILG1的上方的其他接触插塞CC(在图5中用虚线表示。)连接。在该接触插塞CC的上表面上设置有某一导电体PD3。
以与该导电体PD3的上表面接触的方式设置有导电体PD4。该导电体PD4的上表面例如与金属布线层组ILG2的某一金属布线层中的某一布线IC2连接。布线IC2例如从图5所示的剖面在与X方向相反的方向上，与金属布线层组ILG2的其他金属布线层中的例如沿X方向延伸的某一布线IC3电连接。布线IC3例如与金属布线层组ILG2的上方的某一接触插塞CC连接。该接触插塞CC如上所述，与层叠体MS2的某一导电体56接触。
这样，层叠体MS1的某一导电体44与层叠体MS2的某一导电体56电连接。该导电体44和该导电体56例如作为同一字线WL的一部分发挥功能。
以上，着眼于与层叠体MS1的一个导电体44接触的接触插塞CC进行了说明，但对于分别与其他导电体44接触的接触插塞CC也是同样的。
[制造方法]
图6至图22是依次表示制造第一实施方式的半导体存储装置1的工序的剖视图。
首先，制造图6所示的周边电路芯片30。
接着，制造图7所示的结构。具体如下。
在半导体基板SB2的上表面上形成绝缘体46。半导体基板SB2包含例如硅(Si)。绝缘体46包含例如氧化硅(SiO2)。在绝缘体46的上表面上形成有导电体41a。导电体41a例如由半导体构成，包含多晶硅(Si)。
在导电体41a的上表面上形成相当于图5所示的层叠体MS1的结构。更具体如下。
在导电体41a的上表面上交替层叠绝缘体43和置换部件。置换部件包含例如氮化硅(SiN)。接着，通过例如光刻工序及蚀刻，在绝缘体43和置换部件交替层叠的结构中形成阶梯状的形状。在该阶梯状的形状中，各置换部件的上表面具有不与位于该置换部件上方的置换部件及绝缘体43重叠的区域。接着，绝缘体42a形成到比最上方的置换部件靠上方为止。绝缘体42a包含例如氧化硅(SiO2)。
接着，在绝缘体43和置换部件交替层叠的结构中形成存储器柱MP1。接着，通过经由狭缝的湿式蚀刻选择性地去除置换部件，在去除了置换部件的空间形成导电体44。
以这种方式形成的绝缘体43和导体44交替层叠的结构和存储器柱MP1对应于图5所示的层叠体MS1。
在通过以上工序制造的结构中，在各存储器柱MP1的上表面上形成接触插塞CH，在各导电体44的上表面中不与位于该导电体44上方的导电体44及绝缘体43重叠的区域上形成接触插塞CC。另外，在导电体41a上也形成接触插塞CC。
接着，在各种接触插塞的上方形成金属布线层组ILG1。例如，绝缘体42a形成到金属布线层组ILG1的上方为止，通过RIE(Reactive Ion Etching，反应离子蚀刻)法等各向异性蚀刻及镶嵌加工，例如在金属布线层组ILG1的最上方的金属布线层中的布线的上表面上形成多个导电体PD2。导电体PD2的上表面通过例如CMP(Chemical Mechanical Polishing：化学机械研磨)而被平坦化，使得导电体PD2的上表面处于与绝缘体42a的上表面在Z方向上实质上相同的位置。导电体PD2分别经由金属布线层组ILG1的各布线层中的布线，与如上述那样形成的各种接触插塞的任一个电连接。
接着，如图8所示，将这样制造的结构的上表面贴合在图6所示的周边电路芯片30的上表面上。在该贴合中，对于周边电路芯片30的各个导电体PD1，使某一个导电体PD2与该导电体PD1的上表面接触。通过该贴合，例如在参照图7说明的工序中制造的结构被上下反转。
接着，如图9所示，通过例如CMP去除半导体基板SB2。
接着，如图10所示，通过例如光刻工序在绝缘体46上设置开口，通过将设置有该开口的绝缘体46用作掩模的RIE法等各向异性蚀刻，为了平面分割而分割导电体41a，进而去除导电体41a中例如与接触插塞CC接触的部分。该分割及该去除后的导电体41a相当于图3所示的导电体41。与导电体41a中通过平面分割去除的部分接触的存储器柱MP1分别相当于不包含作为存储单元晶体管MT使用的部分的虚设柱。另外，导电体41a的分割也可以接在参照图7说明的导电体41a的形成之后进行。
接着，如图11所示，例如，在通过至此为止的工序制造出的结构的整个面上形成绝缘体，该绝缘体形成后的结构通过CMP被平坦化，直到导电体41的上表面露出为止，然后，形成绝缘体直到导电体41的上方为止。在图11中，将这样形成的绝缘体表示为绝缘体42b。绝缘体42b包含例如氧化硅(SiO2)。
接着，如图12所示，通过RIE法等各向异性蚀刻及镶嵌加工，在导电体41的上表面上形成导电体PD3a，在与绝缘体42b接触的接触插塞CC的上表面上形成导电体PD3b。导电体PD3a及PD3b的上表面通过例如CMP平坦化，使得导电体PD3a及PD3b的上表面位于与绝缘体42b的上表面在Z方向上实质上相同的位置。这样，形成图3至图5所示的导电体PD3。此时的绝缘体42a和绝缘体42b的组合相当于图3所示的绝缘体42。此外，在周边电路芯片30上制造的结构相当于图3所示的单元芯片40。
接着，制造图13所示的结构。
关于该结构的制造，与参照图7进行的金属布线层组ILG1的形成为止的说明相同的说明成立。更具体而言，在图7的该说明中，将半导体基板SB2置换为半导体基板SB3，将绝缘体46置换为绝缘体58，将导电体41a置换为导电体52a，将层叠体MS1置换为层叠体MS2，将存储器柱MP1置换为存储器柱MP2，将绝缘体43置换为绝缘体55，将导电体44置换为导电体56，将金属布线层组ILG1置换为金属布线层组ILG2，并将绝缘体42a置换为绝缘体54a的说明成立。在这样制造出的结构中，例如，绝缘体54a形成到与金属布线层组ILG2的最上方的金属布线层中的布线的上表面实质上相同的位置为止。
接着，制造图14所示的结构。具体如下。
在金属布线层组ILG2的最上方的金属布线层中的某一布线的上表面上形成某一接触插塞VIa，在该接触插塞VIa的上表面上形成某一布线L0，在该布线L0的上表面上形成某一接触插塞VIb。这样，形成各种接触插塞及布线L0。在这样制造出的结构中，例如，绝缘体54a形成到与接触插塞VIb的上表面实质上相同的位置。接触插塞VIb、布线L0以及接触插塞VIa经由金属布线层组ILG2的各布线层中的布线，与在导电体52a上形成的接触插塞CC电连接。
接着，如图15所示，在通过至此为止的工序制造出的结构的上表面形成绝缘体54b。绝缘体54b包含例如氧化硅(SiO2)。
接着，如图16所示，通过RIE法等各向异性蚀刻，去除绝缘体54b中的例如与接触插塞VIb接触的部分等。
接着，如图17所示，通过镶嵌加工，在因该去除而产生的空间形成导电体51。导电体51的上表面通过例如CMP而被平坦化，以使导电体51的上表面位于于与绝缘体54b的上表面在Z方向上实质上相同的位置。在该镶嵌加工中，也形成图4所示的导电体51a。
另外，使用图14～图17说明的导电体51通过所谓的单镶嵌加工形成，但导电体51的形成方法不限于此。例如，也可以通过所谓的双镶嵌加工将导电体51与接触插塞VIb一起一并形成。
接着，如图18所示，在通过至此为止的工序制造出的结构的上表面形成绝缘体54b。
接着，如图19所示，通过RIE法等各向异性蚀刻及镶嵌加工，在导电体51的上表面上形成多个导电体PD4。导电体PD4的上表面通过例如CMP平坦化，使得导电体PD4的上表面位于与绝缘体54b的上表面在Z方向上实质上相同的位置。这样，形成图3至图5所示的导电体PD4。
接着，如图20所示，将这样制造出的结构的上表面贴合在图12所示的单元芯片40的上表面。在该贴合中，对于单元芯片40的各个导电体PD3，任一个导电体PD4与该导电体PD3的上表面接触。通过该贴合，通过例如参照图13至图19说明的工序制造出的结构被上下反转。
接着，如图21所示，通过例如CMP去除半导体基板SB3。
接着，如图22所示，例如通过光刻工序在绝缘体58上设置开口，并通过将设置有该开口的绝缘体58用作掩模的RIE法等各向异性蚀刻，为了平面分割而分割导电体52a，进而去除导电体52a中例如与接触插塞CC接触的部分。该分割及该去除后的导电体52a相当于图3所示的导电体52。与导电体52a中通过平面分割去除的部分接触的存储器柱MP2分别相当于不包含作为存储单元晶体管MT使用的部分的虚设柱。另外，导电体52a的分割也可以在参照图13说明的导电体52a的形成之后进行。
在通过以上的工序制造出的结构中，在去除绝缘体58之后，接着例如形成用于使导电体52间电绝缘的绝缘体之后，通过溅射等物理气相生长(PVD：Physical VaporDeposition)法，形成图3及图4所示的导电体53及53a。接着，形成绝缘体直到比导电体53的上表面靠上方为止。这样形成的绝缘体以及绝缘体54a及54b相当于图3及图4所示的绝缘体54。这样在单元芯片40上制造的结构相当于图3所示的单元芯片50。以这种方式，制造出了参照图3至图5说明的半导体存储装置1。
[比较例]
图23是表示第一实施方式的比较例的半导体存储装置的剖面结构的一例的剖视图。
该半导体存储装置具有周边电路芯片30、单元芯片40x及单元芯片50x贴合而成的结构。周边电路芯片30、单元芯片40x及单元芯片50x沿Z方向以周边电路芯片30、单元芯片40x及单元芯片50x的顺序彼此相邻地设置。
周边电路芯片30的结构与参照图3说明的相同。
接着，说明单元芯片40x的结构。该结构是在图3的例子的单元芯片40的结构中设置了与图3的例子的单元芯片50的导电体51相当的结构的结构。更具体如下。
与图3的例子的导电体53同样地，在导电体41的上表面上及接触插塞CC的上表面上设置有导电体51x。导电体51x包含铝(Al)。导体51x例如用作源极线SL的一部分。
在导电体51x的上表面上设置有导电体PD3x。导电体PD3x包含铜(Cu)。导电体PD3x的上表面构成单元芯片40x的上表面的一部分，位于与单元芯片40x的上表面在Z方向上实质上相同的位置。
接着，说明单元芯片50x的结构。该结构相当于在图3的例子的单元芯片50的结构中去除了导电体51的结构。
在单元芯片50x的下表面设置有多个导电体PD4x。更具体而言，对于各个导电体PD3x，以与该导电体PD3x的上表面接触的方式设置有导电体PD4x。导电体PD4x包含例如铜(Cu)等金属材料。
[效果]
在第一实施方式的比较例的半导体存储装置的制造中，接着参照图10说明的工序，进行下面说明的工序。即，例如，在接着绝缘体46的去除之后形成了用于使导电体41之间电绝缘的绝缘体后，通过溅射等物理气相生长法，在导电体41的上表面上以及露出的接触插塞CC的上表面上，形成含有铝(Al)的导电体51x。在这样制造出的结构的上表面上形成绝缘体42，该绝缘体42形成后的上表面通过例如CMP平坦化。接着，在该平坦化后的上表面上进一步形成绝缘体42，通过RIE法等各向异性蚀刻及镶嵌加工，在导电体51x的上表面上形成含有铜(Cu)的导电体PD3x。导电体PD3x的上表面通过例如CMP被平坦化。
在此，在通过溅射等物理气相生长法形成的导电体51x的上表面存在较大的台阶。因此，难以在形成导体51x之后进行平坦化。在该平坦化后的上表面的外周部产生滚降，能够作为芯片使用的有效面积可能减少。另外，若在含有铝的导电体51x上形成含有铜的导电体PD3x，则铝和铜可能合金化。
与此相对，在第一实施方式的半导体存储装置1的制造中，接着参照图10说明的工序，如参照图11和图12说明的那样，通过例如镶嵌加工，在导电体41的上表面上形成导电体PD3a，在接触插塞CC的上表面上形成导电体PD3b。导电体PD3a及PD3b的上表面通过例如CMP被平坦化。发挥与导电体51x同等功能的导电体51如参照图15至图17说明的那样设置在单元芯片50侧。导电体51包含例如铜(Cu)。如参考图18至图20说明那样，导体51经由导电体PD3及PD4而电连接到导体41及接触插塞CC。
在第一实施方式的半导体存储装置1的制造中，通过这样在单元芯片50侧设置导电体51来代替导电体51x，能够避免在形成导电体51x之后的工艺难度高的上述平坦化。在单元芯片50侧的导电体51的形成只不过是在通过参照图14说明的工序制造出的台阶比较小的结构的上表面追加一层金属布线层，比较容易。即，在第一实施方式的半导体存储装置1的制造中，与比较例的半导体存储装置的制造相比，CMP的次数实质上减少，工艺难度降低。在导电体51含有铜(Cu)的情况下，在导电体51与导电体51所接触的导电体PD4之间不发生上述的合金化。
[变形例]
半导体存储装置1的结构不限于参照图3至图5说明的结构。以下，说明其他例子。以下，主要说明与参照图3至图5说明的结构不同之处。根据以下说明的第一实施方式的变形例的半导体存储装置1，也能够起到与上述说明相同的效果。
图24是表示第一实施方式的第一变形例的半导体存储装置1的剖面结构的一例的剖视图。
半导体存储装置1具有周边电路芯片30、单元芯片40、单元芯片60及单元芯片50贴合而成的结构。该结构在图3的例子的结构中相当于在单元芯片40与单元芯片50之间设置有单元芯片60的结构。在单元芯片60中也设置有存储单元阵列11的一部分。
周边电路芯片30、单元芯片40及单元芯片50的结构与图3的例子相同。
对单元芯片60的结构进行说明。单元芯片60设置在单元芯片40的上表面上。单元芯片60包括与层叠体MS1及MS2同样地作为存储单元阵列11的一部分发挥功能的层叠体MS3。
在单元芯片60的下表面设置有多个导电体PD5。在多个导电体PD5的上表面上设置有导电体61。导电体61例如扩展为与X方向及Y方向平行的平面状。导电体61包含例如铜(Cu)。导电体61作为源极线SL的一部分发挥功能。导电体PD5和导电体61具有与单元芯片50的导电体PD4和导电体51相同的结构。
在导电体61的上方设置有与单元芯片40相同的结构。更具体而言，设置有金属布线层组ILG3、层叠体MS3、接触插塞CH及CC、导电体62以及导电体PD6。导电体62及导电体PD6具有与单元芯片40的导电体41及导电体PD3相同的结构。
在单元芯片60的上表面上设置有单元芯片50。对于各个导电体PD6，单元芯片50的任一个导电体PD4与该导电体PD6接触。
在以上说明的结构中，作为源极线SL的一部分发挥功能的平面状的金属布线在单元芯片40中不存在，但在单元芯片60中和单元芯片50中存在。具体而言，在单元芯片60中存在导电体61，在单元芯片50中存在导电体51及导电体53。
在第一实施方式的第一变形例的半导体存储装置1的制造中，导电体61和导电体PD5与对单元芯片50的导电体51和导电体PD4说明的情况同样地形成，导电体62和导电体PD6与对单元芯片40的导电体41和导电体PD3说明的情况同样地形成。
图25是表示第一实施方式的第二变形例的半导体存储装置1的剖面结构的一例的剖视图。
半导体存储装置1具有周边电路芯片30、单元芯片40、多个单元芯片60及单元芯片50贴合而成的结构。该结构相当于在图24的例子的结构中在单元芯片40与单元芯片50之间设置有多个单元芯片60的结构。
在该结构中，作为源极线SL的一部分发挥功能的平面状的金属布线在单元芯片40中不存在，但在各单元芯片60中及单元芯片50中存在。具体而言，在各单元芯片60中存在导电体61，在单元芯片50中存在导电体51及导电体53。
<其他实施方式>
在本说明书中，所谓“连接”表示电连接，例如不排除在其间夹着其他元件。
在本说明书中，相同、一致、恒定以及维持等表述意在还包括当实施在实施方式中记载的技术时在设计范围内存在误差的情况。如实质上相同那样，在这些表述中重叠使用实质上这一用语的情况也是同样的。另外，施加或供给某电压的表述意在包括进行施加或供给该电压那样的控制和实际施加或供给该电压这两者而使用的。此外，施加或供给某电压可以包括例如施加或供给0V电压。
上述说明了几个实施方式，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围和主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。
[附图标记说明]
1：半导体存储装置；11：存储单元阵列；12：行解码器；13：读出放大器；14：定序器；2：存储控制器；3：存储系统；PRC：周边电路；BLK：块；SU：串单元；NS：NAND串；CU：单体单元；BL：位线；WL：字线；SGD、SGS：选择栅极线；SL：源极线；MT：存储单元晶体管；ST：选择晶体管；30：周边电路芯片；40、40x、50、50x、60：单元芯片；SB1、SB2、SB3：半导体基板；MS1、MS2、MS3：层叠体；MP1、MP2：存储器柱；PD1、PD2、PD3、PD3a、PD3b、PD3x、PD4、PD4x、PD5、PD6：导电体；D0、D1、DX、D2、D3：金属布线层；ILG1、ILG2、ILG3：金属布线层组；L0：布线；C0、C1、CX、C2、C3、CH、CC、VIa、VIb：接触插塞；41、41a、44、51、51a、51x、52、52a、53、53a、56、61、62：导电体；31、42、42a、42b、43、46、54、54a、54b、55、58：绝缘体；Tr：晶体管；451、571：芯部；452、456、572、576：半导体；453、573隧道氧化膜；454、574：绝缘膜；455、575：阻挡绝缘膜。

Claims (10)

1.一种半导体存储装置，具备第一芯片和第二芯片，
所述第一芯片包括：
多个第一导电层，具有间隔地在第一方向上排列；
第一半导体层，在所述多个第一导电层内沿所述第一方向延伸；
第一绝缘膜，位于所述第一半导体层与所述多个第一导电层之间；
第二半导体层，设置在所述多个第一导电层的上方，与所述第一半导体层接触；以及
第一电极，与所述第二半导体层的上方接触而设置，
所述第二芯片包括：
与所述第一电极接触的第二电极；以及
与所述第二电极接触的第二导电层。
2.根据权利要求1所述的半导体存储装置，
所述第二导电层含有铜(Cu)。
3.根据权利要求1所述的半导体存储装置，
所述第二芯片还包括：
多个第三导电层，具有间隔地在所述第一方向上排列；
第三半导体层，在所述多个第三导电层内沿所述第一方向延伸；
第二绝缘膜，位于所述第三半导体层与所述多个第三导电层之间；
第四半导体层，与所述第三半导体层接触；以及
第四导电层，与所述第四半导体层连接。
4.根据权利要求3所述的半导体存储装置，
所述第二导电层和所述第四导电层中的至少一个导电层包含铝(Al)。
5.根据权利要求1所述的半导体存储装置，
所述第二导电层被用作源极线。
6.根据权利要求1所述的半导体存储装置，
还具备第三芯片，该第三芯片包括晶体管及第三电极，
所述第一芯片还包括与所述第三电极接触的第四电极。
7.根据权利要求1所述的半导体存储装置，
所述第二芯片还包括第三电极，
所述半导体存储装置还具备第三芯片，该第三芯片包括与所述第三电极接触的第四电极，
所述第二芯片还包括：
多个第三导电层，具有间隔地在所述第一方向上排列；
第三半导体层，在所述多个第三导电层内沿所述第一方向延伸；
第二绝缘膜，位于所述第三半导体层与所述多个第三导电层之间；以及
第四半导体层，与所述第三半导体层及所述第三电极接触，
所述第三芯片还包括与所述第四电极接触的第四导电层。
8.根据权利要求1所述的半导体存储装置，
所述半导体存储装置是NAND型闪存。
9.一种半导体存储装置，
具备在第一方向上排列的多个单元芯片，
所述多个单元芯片中最下方的单元芯片包括：
多个第一导电层，具有间隔地在所述第一方向上排列；
第一半导体层，在所述多个第一导电层内沿所述第一方向延伸；
第一绝缘膜，位于所述第一半导体层与所述多个第一导电层之间；
第二半导体层，在所述多个第一导电层的上方与所述第一半导体层接触；以及
第一电极，与所述第二半导体层的上方接触而设置，并被连接到所述多个单元芯片中所述最下方的单元芯片的相邻的单元芯片，
所述多个单元芯片中最上方的单元芯片包括：
第二电极，被连接到所述多个单元芯片中所述最上方的单元芯片的相邻的单元芯片；
第二导电层，与所述第二电极接触；
多个第三导电层，在所述第二导电层的上方、具有间隔地沿所述第一方向排列；
第三半导体层，在所述多个第三导电层内沿所述第一方向延伸；
第二绝缘膜，位于所述第三半导体层与所述多个第三导电层之间；
第四半导体层，在所述多个第三导电层的上方与所述第三半导体层接触；以及
第四导电层，与所述第四半导体层连接。
10.一种半导体存储装置的制造方法，具备如下步骤：
形成层叠体，该层叠体包括：多个第一导电层，具有间隔地在第一方向上排列；第一半导体层，在所述多个第一导电层内沿所述第一方向延伸；第一绝缘膜，位于所述第一半导体层与所述多个第一导电层之间；以及第二半导体层，与所述第一半导体层接触；
形成与所述第二半导体层接触的第一电极，制造包括所述层叠体和所述第一电极的第一芯片；
形成第二导电层；
形成与所述第二导电层接触的第二电极，制造包括所述第二导电层和所述第二电极的第二芯片；以及
以所述第一电极与所述第二电极接触的方式将所述第一芯片与所述第二芯片连接。
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