CN115064578A - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

Info

Publication number
CN115064578A
CN115064578A CN202210530598.XA CN202210530598A CN115064578A CN 115064578 A CN115064578 A CN 115064578A CN 202210530598 A CN202210530598 A CN 202210530598A CN 115064578 A CN115064578 A CN 115064578A
Authority
CN
China
Prior art keywords
doping
well
substrate
seal ring
doped well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210530598.XA
Other languages
English (en)
Inventor
尹朋岸
胡思平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210530598.XA priority Critical patent/CN115064578A/zh
Publication of CN115064578A publication Critical patent/CN115064578A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开实施例公开了一种半导体结构及其制作方法，所述半导体结构包括：基底；半导体器件，位于所述基底上；第一掺杂阱和第二掺杂阱，位于所述基底中；其中，所述第一掺杂阱和所述第二掺杂阱的掺杂类型不同；密封环，位于所述基底上，与所述第一掺杂阱和所述第二掺杂阱耦接；其中，所述密封环包围所述半导体器件；焊盘，与所述密封环耦接，位于所述密封环相对远离所述基底的一端。

Description

半导体结构及其制作方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
在半导体芯片制作过程中，通常会在一片晶圆上集成多个芯片同时进行制作。之后，将芯片从晶圆上切割分离出来，进行封装后应用于集成电路中。
在进行半导体芯片中的器件布局设计时，通常会在半导体器件的周围设置密封环(SR，Seal Ring)(也可以称为隔离环)。密封环可减少切割工艺对器件的机械损伤以及湿气入侵，还可减少静电荷放电对半导体器件内部电路的损坏。因此，如何形成质量较好的密封环成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其制作方法。
根据本公开实施例的第一方面，提供一种半导体结构，包括：
基底；
半导体器件，位于所述基底上；
第一掺杂阱和第二掺杂阱，位于所述基底中；其中，所述第一掺杂阱和所述第二掺杂阱的掺杂类型不同；
密封环，位于所述基底上，与所述第一掺杂阱和所述第二掺杂阱耦接；其中，所述密封环包围所述半导体器件；
焊盘，与所述密封环耦接，位于所述密封环相对远离所述基底的一端。
根据本公开实施例的第二方面，提供一种存储系统，包括：
存储器，包括所述的半导体结构；
存储器控制器，耦合到所述存储器并且被配置为控制所述存储器。
根据本公开实施例的第三方面，提供一种半导体结构的制作方法，所述制作方法包括：
提供基底；
在所述基底中形成第一掺杂阱和第二掺杂阱；其中，所述第一掺杂阱和所述第二掺杂阱的掺杂类型不同；
在所述基底上形成半导体器件；
在所述基底上形成密封环；其中，所述密封环与所述第一掺杂阱和所述第二掺杂阱耦接，且包围所述半导体器件；
在位于所述密封环相对远离所述基底的一端，形成与所述密封环耦接的焊盘。
焊盘可通过密封环与基底中的掺杂阱电连接。若掺杂阱为p型掺杂阱，在形成焊盘的过程中，p型掺杂阱中的空穴对电子有吸引作用，促进焊盘在化学机械研磨或者清洗等制程中失去电子被氧化为离子，使焊盘表面产生塌陷的缺陷。若掺杂阱为n型掺杂阱，n型掺杂阱中的自由电子通过密封环游离到焊盘附近，抑制焊盘失电子氧化过程，使得焊盘表面的去除量减少，使焊盘表面产生凸起的缺陷。
本公开实施例，在基底中设置第一掺杂阱和第二掺杂阱，且第一掺杂阱与第二掺杂阱的掺杂类型不同，密封环与第一掺杂阱和第二掺杂阱形成耦接。在形成焊盘的过程中，相较于形成的焊盘仅与一种掺杂类型的掺杂阱耦接，本公开的第一掺杂阱与第二掺杂阱之间的空穴与自由电子之间相互吸引形成平衡状态，可以减少第一掺杂阱或者第二掺杂阱中的空穴对焊盘氧化过程的促进作用，或者减少自由电子对焊盘氧化过程的抑制作用，减少焊盘在平坦化或者清洗等制程中出现表面塌陷或者表面凸起等缺陷的几率，从而提高半导体结构的良率。
附图说明
图1是根据一示例性实施例示出的一种半导体结构的示意图；
图2a是根据一示例性实施例示出的一种半导体结构的示意图；
图2b是根据一示例性实施例示出的一种半导体结构的电镜图；
图2c是根据一示例性实施例示出的一种半导体结构的示意图；
图3a至图3e是根据本公开实施例示出的一种半导体结构的示意图；
图4是根据本公开实施例示出的一种半导体结构的示意图；
图5是根据本公开实施例示出的一种包括有存储器的系统块图；
图6a是根据本公开实施例示出的一种包括有存储器的存储器卡的示意图；
图6b是根据本公开实施例示出的一种包括有存储器的固态驱动器(SSD)的示意图；
图7是根据本公开实施例示出的一种包括有外围电路的存储器的示意图；
图8是根据本公开实施例示出的一种包括有外围电路的存储器的块图；
图9是根据本公开实施例示出的一种半导体结构的制作方法的流程示意图；
图10a至图10e是根据本公开实施例示出的一种半导体结构的制作方法的示意图；
图11a至图11b是根据本公开实施例示出的一种半导体结构的制作方法的示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
图1是根据一示例性实施例示出的一种半导体结构的示意图。参照图1所示，该半导体结构100包括：
基底101；
半导体器件102，位于基底101上；
掺杂阱103，位于基底101中；
密封环104，位于基底101上，且与掺杂阱103耦接；其中，密封环104包围半导体器件102；
焊盘105，与密封环104耦接，位于密封环104相对远离基底101的一端。
示例性的，基底101的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
需要强调的是，本实施例中的基底101为一种具有一定厚度膜层结构，可包括裸晶圆，也可包括外延层。例如，基底101为未执行镀膜、蚀刻等制程的裸晶圆(例如，裸硅晶圆)。或者，基底101为基于裸晶圆表面外延生长的外延层，外延层材料可与裸晶圆材料相同，也可不同，而裸晶圆可在某个制作工序中被除去。
在半导体芯片的制作过程中，会在一个晶圆上集成多个半导体结构，制作完成后再经过切割得到半导体芯片，之后再经过封装等工艺运用于集成电路中。在半导体芯片的制作中，切割工艺、等离子体蚀刻工艺、离子注入工艺以及等离子体活化处理等制作工艺，可能会在半导体器件处集中大量的静电荷，从而造成放电，可能会对半导体器件造成损伤，降低半导体器件的良率。
因此，通常在芯片设计时，会设计包围半导体器件102的密封环104，减少切割工艺对半导体器件102的机械损伤和湿气入侵，屏蔽外部电磁干扰，减少静电荷放电对器件的损伤。
密封环104与基底101中的掺杂阱103耦接，掺杂阱103接地以实现密封环104接地。接地的密封环104，可以更好的释放静电荷，减少静电荷放电对半导体器件102的损伤。
示例性的，掺杂阱103可包括p型掺杂阱或者n型掺杂阱。需要强调的是，一个掺杂阱103的掺杂类型仅为一种掺杂类型。
示例性的，p型掺杂阱的组成材料包括p型半导体材料。在p型掺杂阱中，空穴浓度远大于自由电子浓度，空穴为多数载流子，自由电子为少数载流子，主要靠空穴来导电。
示例性的，n型掺杂阱的组成材料包括n型半导体材料。在n型掺杂阱中，自由电子浓度远大于空穴浓度，自由电子为多数载流子，空穴为少数载流子，主要靠自由电子来导电。
示例性的，焊盘105和密封环104的组成材料包括但不限于：铜、铝、镍、钨、银、金、钛等导电材料。焊盘105可用于与其他半导体结构或者半导体器件进行键合和/或耦接。
在焊盘105的制作过程中，会执行化学机械研磨、清洗等制程。在化学机械研磨、清洗(例如，使用去离子水清洗)等制程的过程中，焊盘105的表面会被化学液氧化，达到焊盘105表面平坦化的目的。然而，在实际的制作过程中，会出现焊盘105表面塌陷或者焊盘105表面凸起的现象，降低焊盘105的键合和/或耦接性能，降低半导体器件102的稳定性。具体如下文所述。
当密封环104与p型掺杂阱耦接时，焊盘105通过密封环104与p型掺杂阱耦接。在对焊盘105执行化学机械研磨、清洗等制程时，p型掺杂阱中的空穴通过密封环104对焊盘105的电子有吸引作用，促进焊盘105失电子氧化过程，造成焊盘105被过多的腐蚀，造成如图2a所示的焊盘105表面塌陷的缺陷。
具体的，图2b所示出的是密封环104与p型掺杂阱耦接时，焊盘105经过化学机械研磨后的表面的电镜示意图。参照图2b所示，图中根据不同灰度值来表示焊盘105的表面高度，灰度越深表示焊盘105表面高度越低。图中虚线框中所示的区域为与密封环104耦接的焊盘105区域，该区域的焊盘105表面高度低于其他区域的焊盘105表面高度，表示与p型掺杂阱耦接的焊盘105经过化学机械研磨后出现了表面塌陷缺陷。
当密封环104与n型掺杂阱耦接时，焊盘105通过密封环104与n型掺杂阱耦接。在对焊盘105执行化学机械研磨、清洗等制程时，n型掺杂阱中的自由电子通过密封环104游离到焊盘105附近，抑制焊盘105失电子氧化过程，使得焊盘105表面的去除量不够，造成如图2c所示的焊盘105表面凸起的缺陷。
图3a是根据本公开实施例示出的一种半导体结构的示意图。参照图3a所示，该半导体结构200包括：
基底210；
半导体器件220，位于基底210上；
第一掺杂阱231和第二掺杂阱232，位于基底210中；其中，第一掺杂阱231和第二掺杂阱232的掺杂类型不同；
密封环240，位于基底210上，与第一掺杂阱231和第二掺杂阱232耦接；其中，密封环240包围半导体器件220；
焊盘250，与密封环240耦接，位于密封环240相对远离基底210的一端。
具体的，参照图3b所示，在半导体结构200中，密封环240包括连续的墙结构，包围半导体器件220，并且密封环240与半导体器件220之间具有一定的距离，减少切割工艺对半导体器件220的机械损伤以及湿气入侵半导体器件220。在图3b中，示出了两个半导体器件220用以解释说明，本公开对于半导体器件220的数量不做限制，例如可包括3个半导体器件220、4个半导体器件220或者更多。半导体器件220可包括存储阵列，和/或CMOS控制电路等。
需要强调的是，结合图3b所示，本实施例中的密封环240对半导体器件220的包围，是指对半导体器件220侧面的包围，并不涉及对半导体器件220顶面的覆盖，密封环240可不与半导体器件220直接接触。
参照图3a所示，在垂直于基底210的z方向上，密封环240设置于基底210的上方，第一掺杂阱231与第二掺杂阱232设置于基底210中，密封环240与第一掺杂阱231和第二掺杂阱232形成耦接。第一掺杂阱231与第二掺杂阱232的掺杂类型不同，例如，第一掺杂阱231为p型掺杂阱，第二掺杂阱232为n型掺杂阱。或者，第一掺杂阱231为n型掺杂阱，第二掺杂阱232为p型掺杂阱。p型掺杂阱的空穴与n型掺杂阱的自由电子互相吸引达到平衡状态，减少空穴或者自由电子对焊盘250的影响，减少焊盘250表面塌陷或者焊盘250表面凸起等缺陷产生的几率。
半导体结构200还包括第一介质层234，第一介质层234位于基底210上，第一介质层234覆盖半导体器件220，密封环240设置于第一介质层234中。第一介质层234可保护半导体器件220，减少半导体器件220的损伤。第一介质层234电隔离半导体器件220和密封环240，减少密封环240中的电荷对半导体器件220的干扰，维持半导体器件220的性能良好。
焊盘250的顶表面可从第一介质层234中显露，便于焊盘250与其他半导体器件耦接。
可以理解的是，本实施例中的耦接，可以包括两个部件之间(密封环240与第一掺杂阱231、密封环240与第二掺杂阱232)直接接触形成耦接。或者，耦接的方式还可包括设置导电结构(例如导电线、导电层、导电插塞)，该导电结构分别与两个部件直接接触，完成耦接。
在一些实施例中，参照图3a所示，在z方向上，在密封环240与第一掺杂阱231可设置第一个导电插塞260a、且密封环240和第二掺杂阱232之间可设置第二个导电插塞260b。导电插塞260a与第一掺杂阱231以及密封环240直接接触以形成耦接，导电插塞260b与第二掺杂阱232以及密封环240直接接触以形成耦接。
在一些实施例中，参照图3c所示，密封环240与第一掺杂阱231和第二掺杂阱232直接接触。
在z方向上，密封环240设置于第一掺杂阱231和第二掺杂阱232之上，并分别与第一掺杂阱231与第二掺杂阱232直接接触，以形成耦接。
在又一些实施例中，除了如图3a中所示的，密封环240对第一掺杂阱231、第二掺杂阱232的耦接，第一掺杂阱231与第二掺杂阱232之间也可通过直接接触或者设置导电结构进行耦接。需要强调的是，当第一掺杂阱231和第二掺杂阱232之间设置导电结构进行耦接时，该导电结构可与密封环240不直接接触，而与第一掺杂阱231或者第二掺杂阱232直接接触以形成耦接。
在一些实施例中，参照图3d所示，半导体结构200还包括：
导电部233，位于第一掺杂阱231和第二掺杂阱232之间，与第一掺杂阱231和第二掺杂阱232直接接触；密封环240与导电部233直接接触。
具体的，参照图3d所示，在第一掺杂阱231和第二掺杂之间设置导电部233，导电部233分别与第一掺杂阱231和第二掺杂阱232直接接触，实现第一掺杂阱231和第二掺杂阱232之间的耦接，密封环240与导电线233直接接触，进而通过导电部233实现密封环240与第一掺杂阱231、第二掺杂阱232的耦接。
如图3d所示，导电部233可设置于基底210中，分别与第一掺杂阱231和第二掺杂阱232的侧面直接接触。在另外一些实施例中，导电部233也可设置于基底210之上，分别与第一掺杂阱231和第二掺杂阱232的上表面直接接触。
示例性的，导电部233可包括：导电线或者导电块。导电部233的组成材料包括但不限于：铜、铝、镍、钨、银、金或钛等导电材料。
在一些实施例中，参照图3a和图3e所示，半导体结构200还包括：
导电插塞260，在垂直于基底210的方向上，位于第一掺杂阱231和第二掺杂阱232之上，且位于密封环240之下；导电插塞260耦接第一掺杂阱231、第二掺杂阱232以及密封环240。
示例性的，导电插塞260的组成材料包括但不限于：铜、铝、镍、钨、银、金、钛等导电材料。
在z方向上，在密封环240与第一掺杂阱231可设置第一个导电插塞260a，且密封环240和第二掺杂阱232之间可设置第二个导电插塞260b。导电插塞260a与第一掺杂阱231以及密封环240直接接触以形成耦接，导电插塞260b与第二掺杂阱232以及密封环240直接接触以形成耦接。
在一些实施例中，导电插塞260可以是导电柱，多个导电柱之间可间隔排列，类似图3b中焊盘250的排列方式。在另外一些实施例中，导电插塞260还可以是连续的导电层，沿着垂直于图3e中xoz平面的方向延伸。
密封环240可以是一体成型的单一结构，也可以包括多个堆叠的子结构。
在一些实施例中，参照图3a、图3c和图3d所示，密封环240可包括至少两个互联层，该互联层之间相互堆叠接触，例如图3a中作为示例的，密封环240可包括依次堆叠设置的互联层241、互联层242以及互联层243。本公开实施例的密封环240可与金属布线层同时形成，金属布线层用于半导体器件220的电信号传输，密封环240不参与半导体器件220的电信号传输。密封环240可与金属布线层共用一张光掩膜版，执行一次光刻即可完成密封环240和金属布线层的光刻显影工艺，降低制作成本。
在另外一些实施例中，在相邻的、堆叠设置的两个互联层之间，还设置有垂直于该互联层的导电结构，用于耦接相邻的两个互联层。示例性的，导电结构可包括柱状的或者长条状的接触插塞。
参照图3a所示，在垂直于基底210的方向上，密封环240的高度大于或者等于半导体器件220的高度，以对半导体器件220提供足够的保护，减少切割工艺对半导体器件220的机械损伤以及切割后湿气入侵半导体器件220。其中，密封环240的高度以及半导体器件220的高度为相较于基底210上表面的高度，后文不再赘述。
当半导体器件220的高度较大时，密封环240的高度也随之增大。相较于较小高度的密封环240，连续沉积以形成较大高度的密封环240所需的工艺时间较长，容易产生沉积不均现象，增大密封环240空隙缺陷出现的几率，降低密封环240对半导体器件220的保护性能。因此，为了形成较大高度的密封环240，可采取分步沉积的方式，每步形成一个较小高度的互联层，减少空隙缺陷产生的几率，提高密封环240的质量，进而提高密封环240在切割工艺中对半导体器件220的隔离保护作用，提高半导体器件220的良率。
在一些实施例中，参照图3e所示，当半导体器件220的高度较小时，密封环240的高度也可随之减小，一体成型的密封环240满足对半导体器件220保护的前提下，可减少工艺步骤，降低制作成本。
参照图3a、图3c至图3e所示，在z方向上，焊盘250位于密封环240上部，与密封环240耦接，用于与其他半导体结构或者半导体器件进行键合和/或耦接。焊盘250可与密封环240的上部直接接触形成耦接。或者，在焊盘250与密封环240之间设置导电结构，导电结构分别与焊盘250和密封环240接触，以实现焊盘250与密封环240的耦接。
结合图3b所示，可在密封环240的上部设置多个焊盘250，本公开对焊盘250数量以及排列方式不作限制。
示例性的，焊盘250的组成材料包括但不限于：铜、铝、镍、钨、银、金或钛等导电材料。
相较于仅设置一个p型掺杂阱或者一个n型掺杂阱与密封环240耦接，本公开实施例中第一掺杂阱231与第二掺杂阱232中的空穴与自由电子之间相互吸引以达到平衡，可以减少第一掺杂阱231和第二掺杂阱232中的空穴对焊盘250氧化过程的促进作用，或者减少自由电子对焊盘250氧化过程的抑制作用，减少焊盘250在平坦化、清洗等制程中出现表面塌陷或者表面凸起等缺陷的几率，从而提高器半导体结构的良率。
在一些实施例中，第一掺杂阱231的掺杂浓度与第二掺杂阱232的掺杂浓度基本相等。
掺杂阱中载流子的浓度可由掺杂阱的掺杂浓度决定。当掺杂阱的掺杂浓度越高时，掺杂阱中的空穴浓度或者自由电子浓度越高，导电性能也相对越好。本实施例中的掺杂浓度基本相等可包括：两个掺杂浓度完全相等；或者，两个掺杂浓度虽然具有差异，但该差异较小甚至可忽略不计，因该差异引起的焊盘表面缺陷的差异也可忽略不计，依旧能够到达减少焊盘表面出现塌陷或凸起等缺陷的几率的效果。第一掺杂阱231和第二掺杂阱232之间的掺杂浓度差异可以是浓度量测工艺带来的测量误差。
第一掺杂阱231的掺杂类型与第二掺杂阱232的掺杂类型相反，以第一掺杂阱231为p型掺杂阱，第二掺杂阱232为n型掺杂阱为示例，对本实施例进行解释说明。
第一掺杂阱231(p型掺杂阱)与第二掺杂阱232(n型掺杂阱)的掺杂浓度基本相等，可使第一掺杂阱231中的空穴浓度与第二掺杂阱232中的自由电子浓度基本相等，利于空穴与电子之间达到更加稳定的平衡状态。
具体的，参照图3a所示，第一掺杂阱231和第二掺杂阱232通过密封环240进行耦接，浓度基本相同的空穴与自由电子之间相互吸引并达到更加稳定的平衡状态，减少焊盘250表面塌陷或者焊盘250表面凸起等缺陷产生的几率。
在一些实施例中，第一掺杂阱231的掺杂类型包括n型掺杂，第二掺杂阱232的掺杂类型包括p型掺杂；
或者，
第一掺杂阱231的掺杂类型包括p型掺杂，第二掺杂阱232的掺杂类型包括n型掺杂。
示例性的，第一掺杂阱231和第二掺杂阱232的组成材料包括半导体材料，包括但不限于：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。半导体材料经过不同元素的掺杂，构成不同类型的半导体材料，例如p型半导体材料、n型半导体材料。
p型半导体材料(空穴型半导体材料)中的空穴浓度远大于自由电子浓度，可通过在纯净的本征半导体中掺杂三价元素(例如，硅中掺入硼)形成。在p型半导体材料中，空穴为多数载流子，自由电子为少数载流子，主要靠空穴作为载流子导电。
n型半导体材料(电子型半导体材料)中的自由电子浓度远大于空穴浓度，可通过在纯净的本征半导体中掺杂五价元素(例如，硅中掺入磷)形成。在n型半导体材料中，自由电子为多数载流子，空穴为少数载流子，主要靠自由电子作为载流子导电。
第一掺杂阱231和第二掺杂阱232的掺杂类型不同，第一掺杂阱231与第二掺杂阱232之间的空穴与电子相互吸引达到平衡，减少焊盘250表面塌陷或者焊盘250表面凸起等缺陷产生的几率。
在一些实施例中，第一掺杂阱231和/或第二掺杂阱232接地。
密封环240通过第一掺杂阱231和/或第二掺杂阱232来接地，释放静电荷，减少静电荷放电对半导体器件220的损伤。参照图3a所示，因为密封环240与第一掺杂阱231和第二掺杂阱232都形成耦接，所以，第一掺杂阱231与第二掺杂阱232中至少一个接地就可使密封环240接地。具体的，第一掺杂阱231、第二掺杂阱232中的一个接地，或者，第一掺杂阱231和第二掺杂阱232都接地。
在一些实施例中，基底210包括掺杂型基底210，基底210的掺杂类型与第一掺杂阱231的掺杂类型相同；
或者，
基底210的掺杂类型与第二掺杂阱232的掺杂类型相同。
在一些实施例中，基底210只是提供对半导体结构200的支撑作用，无需对其进行掺杂。在本实施例中的半导体结构200中，基底210除了对半导体结构200提供支撑作用外，还可作为接地的器件，为半导体器件220提供零电位。通过对基底210进行掺杂的方式，可以提高基底210中的载流子浓度，提高基底210的导电性能。
参照图3a所示，基底210的掺杂类型与第一掺杂阱231或者第二掺杂阱232的掺杂类型相同，可以使得基底210与第一掺杂阱231或者第二掺杂阱232中的一个实现耦接，进而使得密封环240可直接通过基底210接地，无需额外设置地线与密封环240、第一掺杂阱231或者第二掺杂阱232进行耦接，减少制作成本。
在一些实施例中，参照图4所示，半导体器件220包括CMOS控制电路。
CMOS控制电路可应用于存储器中，控制存储器中的存储单元进行读写或者擦除操作。其中，存储器可包括：NAND存储器(三维NAND存储器)、DRAM存储器或者相变存储器等。
在一些实施例中，参照图4所示，半导体结构200还包括：
存储阵列，与半导体器件220键合；其中，半导体器件220位于存储阵列和基底210之间。
半导体结构200可包括：三维存储器或者三维存储器的一部分。
具体的，参照图4所示，在z方向上，存储阵列位于半导体层310上，存储阵列包括相互层叠设置的栅极层312和绝缘层311，栅极层312作为三维NAND存储器的字线。
示例性的，栅极层312的组成材料包括但不限于：钨、金、银、铜、铝或镍等导电材料。绝缘层311的组成材料包括但不限于：氧化硅、氮化硅或者氮氧化硅等绝缘材料。
存储阵列还包括贯穿栅极层312和绝缘层311的沟道柱320，沟道柱320包括沟道层，以及环绕沟道层的功能层。沿沟道柱320的径向，功能层包括阻挡子层、存储子层和隧穿子层。其中，阻挡子层可以包括氧化硅、氮氧化硅、高介电质或其任何组合。存储子层可以包括氮化硅、氮氧化硅、硅或其任意组合。隧穿子层可以包括氧化硅、氮氧化硅或其任意组合。在本公开实施例中，功能层的组合可包括氧化硅/氮化硅/氧化硅(ONO)的复合层。
半导体结构还包括耦接栅极层312的多个第二导电插塞331，第二导电插塞331位于栅极层312的端部，可分别与多个第一导电插塞271一一对应键合并耦接。多个第一导电插塞271位于第二导电插塞331的上方，可通过基底210或者其他导电结构(图中未示出)与半导体器件220耦接。多个第三导电插塞332位于半导体器件220和沟道柱320之间，耦接沟道柱320的沟道层和半导体器件。该半导体器件220可包括图4虚线框中所示的CMOS电路。
在一些实施例中，继续参照图4所示，半导体结构200还包括位于半导体层310上的密封环330以及与密封环330耦接的焊盘340。位于基底210中的第一掺杂阱231和第二掺杂阱232，与第一掺杂阱231和第二掺杂阱232耦接的密封环240，位于密封环240远离基底210一端、且与密封环240耦接的焊盘250。
在一些实施例中，参照图4所示，在z方向上，焊盘250和焊盘340可互相键合，可实现两个密封环之间的耦接，并通过第一掺杂阱231和第二掺杂阱232释放静电荷，减少静电荷堆积对半导体结构200的损伤。密封环240和密封环340可互相提供支撑，提高对半导体结构200的支撑作用。
示例性的，半导体层310的组成材料包括但不限于：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
继续参照图4所示，存储阵列与半导体器件之间可通过多个第三导电插塞332进行键合，实现电信号互联。存储阵列还可通过多个第二导电插塞331与多个第一导电插塞271进行键合，多个第一导电插塞271可通过基底210或者其他导电结构(图中未示出)与半导体器件耦接，以此实现存储阵列与半导体器件220的电信号互联。
图5是根据本公开实施例示出的一种包括有存储器的系统500块图。
参照图5所示，一种存储系统502，包括：
存储器504，包括上述实施例中的半导体结构200；
存储器控制器506，耦合到存储器504并且被配置为控制存储器504。
具体的，系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。
如图5中所示，系统500可以包括主机508和存储系统502，存储系统502具有一个或多个存储器504和存储器控制器506。主机508可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机508可以被配置为将数据发送到存储器504或从存储器504接收数据。
存储器504可以包括本公开中的半导体结构200，半导体结构200可包括三维存储器或者三维存储器的一部分，例如，图4示出的存储阵列和半导体器件220(CMOS控制电路)。如下文详细说明的，存储器504(例如，NAND闪存存储器(例如，三维(3D)NAND闪存存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
在一些实施例中，存储器控制器506耦合到存储器504和主机508，并且被配置为控制存储器504。存储器控制器506可以管理存储在存储器504中的数据，并且与主机508通信。
在一些实施例中，存储器控制器506被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。
在一些实施例中，存储器控制器506被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储器阵列。存储器控制器506可以被配置为控制存储器504的操作，例如读取、擦除和编程操作。存储器控制器506还可以被配置为管理关于存储在或要存储在存储器504中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。
在一些实施例中，存储器控制器506还被配置为处理关于从存储器504读取的或者被写入到存储器504的数据的纠错码(ECC)。存储器控制器506还可以执行任何其他合适的功能，例如，格式化存储器504。存储器控制器506可以根据特定通信协议与外部设备(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器506和一个或多个存储器504可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统502可以实施并且封装到不同类型的终端电子产品中。
参照图6a所示，在一些实施例中，存储器控制器506和单个存储器504可以集成到存储器卡602中。存储器卡602可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡602还可以包括将存储器卡602与主机(例如，图5中的主机508)耦合的存储器卡连接器604。
参照图6b所示，在一些实施例中，存储器控制器506和多个存储器504可以集成到SSD 606中。SSD 606还可以包括将SSD 606与主机(例如，图5中的主机508)耦合的SSD连接器608。
在一些实施例中，SSD 606的存储容量和/或操作速度可大于存储器卡602的存储容量和/或操作速度。
图7是根据本公开实施例示出的一种包括有外围电路的存储器700的示意电路图。存储器700可以是图5中的存储器504的示例。参照图7所示，存储器700可以包括存储阵列701和耦合到存储阵列701的外围电路702。存储阵列701可以是NAND闪存存储阵列，其中，存储单元706以NAND存储串708的阵列的形式提供，每个NAND存储串708在衬底(未示出)上方垂直地延伸。图7中示出的存储阵列701的电路图可以是图4中示出的存储阵列的电路图。
在一些实施例中，每个NAND存储串708包括串联耦合并且垂直地堆叠的多个存储单元706。每个存储单元706可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元706的区域内捕获的电子的数量。每个存储单元706可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
结合图4所示，图7中的存储串708可包括图4中贯穿栅极层312和绝缘层311的任意一个沟道柱320。
一个存储单元706可包括，在X方向上，一个栅极层312对应的沟道柱320的部分沟道层和部分功能层。栅极层312(即图7中的字线718)的层数可确定存储单元706的数量。
在一些实施例中，每个存储单元706是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。
在一些实施例中，每个存储单元706是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
参照图7所示，每个NAND存储串708可以包括在其源极端处的源极选择栅极(SSG)710和在其漏极端处的漏极选择栅极(DSG)712。SSG 710和DSG712可以被配置为在读取和编程操作期间激活选定的NAND存储串708(存储阵列的列)。
在一些实施例中，同一块704中的NAND存储串708的源极通过同一源极线(SL)714(例如，公共SL)耦合。同一块704中的所有NAND存储串708可具有阵列公共源极(ACS)。
在一些实施例中，每个NAND存储串708的DSG 712耦合到相应的位线716，可以经由输出总线(未示出)从位线716读取或写入数据。
在一些实施例中，每个NAND存储串708被配置为通过经由一个或多个DSG线713将选择电压(例如，高于具有DSG 712的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 712和/或通过经由一个或多个SSG线715将选择电压(例如，高于具有SSG 710的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 710而被选择或被取消选择。
参照图7所示，NAND存储串708可以被组织为多个块704，多个块704的每一个可以具有公共源极线714(例如，耦合到地)。
在一些实施例中，每个块704可以是用于擦除操作的基本数据单位，即，同一块704上的所有存储单元706可同时被擦除。为了擦除选定块704a中的存储单元706，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块704a以及与选定块704a在同一面中的未选定块704b的源极线714。
可以理解的是，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储串708的存储单元706可以通过字线718耦合，字线718选择存储单元706的哪一行受读取和编程操作的影响。
在一些实施例中，每个字线718耦合到存储单元706的页720，页720可以是用于编程操作的基本数据单位。以位为单位的一页720的大小可以与一个块704中由字线718耦合的NAND存储串708的数量相关。每个字线718可以包括在相应页720中的每个存储单元706处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
继续参照图7所示，外围电路702可以通过位线716、字线718、源极线714、SSG线715和DSG线713耦合到存储阵列701。外围电路702可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线716、字线718、源极线714、SSG线715和DSG线713将电压信号和/或电流信号施加到每个目标存储单元706以及从每个目标存储单元706感测电压信号和/或电流信号来促进存储阵列701的操作。外围电路702可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，外围电路702可包括图4中所示出的CMOS控制电路(即，半导体器件220)。
例如，图8示出了一些示例性外围电路，外围电路702可包括页缓冲器/感测放大器804、列解码器/位线驱动器806、行解码器/字线驱动器808、电压发生器810、控制逻辑单元812、寄存器814、接口816和数据总线818。可以理解的是，在一些实施例中，还可以包括图8中未示出的附加外围电路。
结合图7和图8所示，页缓冲器/感测放大器804可以被配置为根据来自控制逻辑单元812的控制信号从存储阵列701读取数据以及向存储阵列701编程(写入)数据。
在一些实施例中，页缓冲器/感测放大器804可以存储要被编程到存储阵列701的一个页720中的一页编程数据(写入数据)。在另外一些实施例中，页缓冲器/感测放大器804可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线718的存储单元706中。在又一些实施例中，页缓冲器/感测放大器804还可以感测来自位线716的表示存储在存储单元706中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器806可以被配置为由控制逻辑单元812控制，并且通过施加从电压发生器810生成的位线电压来选择一个或多个NAND存储串708。
行解码器/字线驱动器808可以被配置为由控制逻辑单元812控制，并且选择/取消选择存储阵列701的块704并且选择/取消选择块704的字线718。行解码器/字线驱动器808还可以被配置为使用从电压发生器810生成的字线电压来驱动字线718。
在一些实施例中，行解码器/字线驱动器808还可以选择/取消选择并且驱动SSG线715和DSG线713。如下文详细描述的，行解码器/字线驱动器808被配置为对耦合到(一个或多个)选定字线718的存储单元706执行擦除操作。电压发生器810可以被配置为由控制逻辑单元812控制，并且生成要被供应到存储阵列701的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑单元812可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器814可以耦合到控制逻辑单元812，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口816可以耦合到控制逻辑单元812，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元812，以及缓冲从控制逻辑单元812接收的状态信息并且将其中继到主机。接口816还可以经由数据总线818耦合到列解码器/位线驱动器806，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列701或从存储阵列701中继或缓冲数据。
图9是根据本公开实施例示出的一种半导体结构的制作方法的流程示意图，图10a至图10d是根据本公开实施例示出的一种半导体结构的制作方法的示意图。结合图9、图10a至图10d以及图3a所示，该制作方法包括：
参照图10a所示，S100：提供基底210；
参照图10b和图10c所示，S200：在基底210中形成第一掺杂阱231和第二掺杂阱232；其中，第一掺杂阱231和第二掺杂阱232的掺杂类型不同；
S300：在基底210上形成半导体器件220；
参照图10d所示，S400：在基底210上形成密封环240；其中，密封环240与第一掺杂阱231和第二掺杂阱232耦接，且包围半导体器件220；
参照图3a所示，S500：在位于密封环240相对远离基底210的一端，形成与密封环240耦接的焊盘250。
S100中的基底210为一种具有一定厚度的膜层结构，可包括裸晶圆，也可包括外延层。因此，该制作方法可包括提供未经过沉积镀膜、光刻显影或者蚀刻等工艺的裸晶圆。所述制作方法还可包括，提供该裸晶圆，在该裸晶圆表面执行外延生长或者沉积工艺形成覆盖裸晶圆表面的外延层，再将该裸晶圆去除，以外延层作为如图10a所示的基底210。去除裸晶圆步骤可在S100至S500的任意一步骤完成后进行，本公开不对去除裸晶圆的工艺顺序作出限定。
需要强调的是，S300与S200的顺序可调换。因此，所述制作方法包括：提供基底210后，在基底210上形成半导体器件220，之后在基底210中形成第一掺杂阱231和第二掺杂阱232，第一掺杂阱231和第二掺杂阱232的掺杂类型不同。半导体器件220可包括，存储阵列，和/或CMOS控制电路等。
示例性的，焊盘250和密封环240的组成材料包括但不限于：铜、铝、镍、钨、银、金、钛等导电材料。
示例性的，形成密封环240和焊盘250的工艺包括但不限于：物理气相沉积、化学气相沉积或者电镀工艺。
示例性的，参照图10d所示，可在基底210上沉积形成第一介质层234，蚀刻形成包围半导体器件220的环形第一沟槽，以导电材料填充第一沟槽，形成密封环240。在垂直于基底210的方向上，密封环240的高度大于或者等于半导体器件220的高度。第一介质层234可覆盖半导体器件220，以对半导体器件220提供保护。
在一些实施例中，参照图10d和图3a所示，密封环240可以包括至少两个互相堆叠设置的互联层，互联层之间相互接触耦接。相较于较小高度的密封环240，连续沉积以形成较大高度的密封环240所需的工艺时间较长，容易产生沉积不均现象，增大密封环240空隙缺陷出现的几率，降低密封环240对半导体器件220的保护性能。密封环240可与金属布线层同时形成，金属布线层用于半导体器件220的电信号传输，密封环240不参与半导体器件220的电信号传输。密封环240可与金属布线层共用一张光掩膜版，执行一次光刻即可完成密封环240和金属布线层的光刻显影工艺，降低制作成本。
因此，为了形成较大高度的密封环240，可采取分步蚀刻、分步沉积的方式，每步形成一个较小高度的互联层，减少空隙缺陷产生的几率，提高密封环240的质量，进而提高密封环240在切割工艺中对半导体器件220的隔离保护作用，提高密封环240对静电荷的释放性能，提高半导体器件220的良率。
在一些实施例中，形成密封环240后，对密封环240执行热处理工艺，对密封环240进行退火，减少密封环240的应力集中现象，减少密封环240内部的组织缺陷。当密封环240为金属材料时，退火还可降低金属材料的硬度，提高密封环240的塑性，减少密封环240断裂的风险。在形成焊盘250之后，也可对焊盘250执行热处理工艺，对焊盘250进行退火。热处理工艺包括但不限于：炉管退火工艺、激光退火工艺或者其任意组合。
在一些实施例中，在密封环240远离基底210的一端形成第三介质层，蚀刻第三介质层形成第三凹槽，第三凹槽的底部显露密封环240，以导电材料填充第三凹槽以形成焊盘250。在沉积导电材料的过程中，导电材料会覆盖部分第三介质层，因此，后续可对导电材料进行平坦化，以去除第三介质层表面的导电材料，最终形成焊盘250。
平坦化可使焊盘250表面与第三介质层表面平齐，还可提高焊盘250的表面平坦度，提高焊盘250与其他半导体器件或者其他半导体结构的键合强度，减少焊盘250与其他半导体器件或者其他半导体结构的接触电阻，提高焊盘250的耦接性能。
第一介质层、第二介质层以及第三介质层组成材料可包括：氧化硅、氮化硅或者氮氧化硅等绝缘材料。第一介质层、第二介质层以及第三介质层的组成材料可相同，也可不同。
示例性的，平坦化工艺包括但不限于：化学机械研磨工艺、湿法蚀刻工艺或者清洗工艺等。
本实施例中，第一掺杂阱231与第二掺杂阱232的掺杂类型不同。例如第一掺杂阱231为p型掺杂阱，第二掺杂阱232为n型掺杂阱，或者，第一掺杂阱231为n型掺杂阱，第二掺杂阱232为p型掺杂阱。焊盘250可通过密封环240与不同类型的第一掺杂阱231和第二掺杂阱232进行耦接，p型掺杂阱中的空穴与n型掺杂阱中的自由电子相互吸引以达到平衡状态，减少半导体结构200在化学机械研磨或者清洗工艺中焊盘250表面塌陷或者焊盘250表面凸起等缺陷产生的几率。
在一些实施例中，S400包括：
在第一掺杂阱231和第二掺杂阱232上形成密封环240；其中，密封环240与第一掺杂阱231和第二掺杂阱232直接接触。
形成如图10c所示的第一掺杂阱231和第二掺杂阱232之后，在z方向上，在第一掺杂阱231和第二掺杂阱232的顶表面形成如图3c所示的密封环240，密封环240与第一掺杂阱231和第二掺杂阱232都直接接触，以形成耦接。
在一些实施例中，所述制作方法还包括：
在第一掺杂阱231和第二掺杂阱232之间形成导电部233；其中，导电部233与第一掺杂阱231和第二掺杂阱232直接接触；
在基底210上形成密封环240，包括：
在导电部233上形成密封环240，密封环240与导电部233直接接触。
具体的，在形成如图10c所示的第一掺杂阱231和第二掺杂阱232之后，可对第一掺杂阱231与第二掺杂阱232之间的基底210进行蚀刻形成凹槽，以导电材料填充该凹槽以形成如图3d所示的导电部233。之后，结合图3d所示，在z方向上，形成与导电部233的顶表面直接接触的密封环240。
导电部233可包括：导电线或者导电块。导电部233的组成材料包括但不限于：铜、铝、镍、钨、银、金或钛等导电材料。
在一些实施例中，结合图10b和图10c所示，在基底210中形成第一掺杂阱231和第二掺杂阱232包括：
在基底210中形成第一凹槽和第二凹槽；
用半导体材料填充第一凹槽和第二凹槽；
对第一凹槽中的半导体材料进行掺杂，以形成第一掺杂阱231；
对第二凹槽中的半导体材料进行掺杂，以形成第二掺杂阱232；其中，第二掺杂阱232的掺杂浓度与第一掺杂阱231的掺杂浓度基本相等。
示例性的，该半导体材料包括但不限于：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
示例性的，形成第一凹槽和第二凹槽的工艺包括：干法蚀刻工艺、湿法蚀刻工艺或者其任意组合。
参照图10b所示，第一凹槽和第二凹槽可以同时形成，以减少工艺步骤，减少制作成本。第一凹槽和第二凹槽的底部均在基底210中，即第一凹槽和第二凹槽并不贯穿基底210。
示例性的，示例性的，掺杂工艺包括但不限于：离子注入工艺、扩散工艺或者其任意组合。
在一些实施例中，在对第一凹槽以及第二凹槽中的半导体材料进行掺杂，形成第一掺杂阱231和第二掺杂阱232后，对第一掺杂阱231和第二掺杂阱232进行热处理。热处理工艺可以使第一掺杂阱231和第二掺杂阱232中的掺杂元素分布更均匀，也可以修复掺杂工艺对掺杂阱中的半导体材料造成的晶格损伤。
第一掺杂阱231与第二掺杂阱232之间的掺杂浓度基本相等可包括两个掺杂浓度完全相等，或者两个浓度具有较小差异，该差异甚至可忽略不计，因该差异引起的焊盘表面缺陷的差异也可忽略不计，依旧能够到达减少焊盘表面出现塌陷或凸起等缺陷的几率的效果。第一掺杂阱231和第二掺杂阱232之间的掺杂浓度差异可以是浓度量测工艺带来的测量误差。
第一掺杂阱231与第二掺杂阱232的掺杂浓度基本相等，可使第一掺杂阱231和第二掺杂阱232中的空穴和自由电子浓度基本相等，使第一掺杂阱231和第二掺杂阱232之间形成更加稳定的平衡状态，减少焊盘250表面塌陷或者焊盘250表面凸起等缺陷产生的几率。
在一些实施例中，对第一凹槽中的半导体材料进行掺杂；对第二凹槽中的半导体材料进行掺杂，包括：
对第一凹槽中的半导体材料进行n型掺杂；
对第二凹槽中的半导体材料进行p型掺杂；
或者，
对第一凹槽中的半导体材料进行p型掺杂；
对第二凹槽中的半导体材料进行n型掺杂。
p型掺杂的元素包括三价元素，例如硼、镓或者铟等元素。在p型掺杂阱中，空穴为多数载流子，自由电子为少数载流子，主要靠空穴作为载流子导电。
n型掺杂的元素包括五价元素，例如氮、磷或者砷等元素。在n型掺杂阱中，自由电子为多数载流子，空穴为少数载流子，主要靠自由电子作为载流子导电。
在一些实施例中，参照图10e所示，在形成密封环240之前，所述制作方法还包括：
在第一掺杂阱231和第二掺杂阱232上形成导电插塞260；其中，导电插塞260与第一掺杂阱231和第二掺杂阱232耦接；在形成密封环240之后，导电插塞260耦接密封环240。
示例性的，导电插塞260的组成材料包括但不限于：铜、铝、镍、钨、银、金、钛等导电材料。
示例性的，形成导电插塞260的工艺包括但不限于：物理气相沉积、化学气相沉积或者电镀工艺。
在一些实施例中，导电插塞260可以是导电柱，多个导电柱间隔排列，类似图3b中焊盘250的排列方式。该制作方法还包括，形成覆盖第一掺杂阱231和第二掺杂阱232的第二介质层，形成贯穿第二介质层的通孔，通孔的底部显露第一掺杂阱231和第二掺杂阱232，以导电材料填充该通孔，形成耦接第一掺杂阱231和第二掺杂阱232的导电柱。
在另外一些实施例中，导电插塞260还可以是连续的导电层，沿着垂直于xoz平面的方向延伸。该制作方法还包括，形成覆盖第一掺杂阱231和第二掺杂阱232的第二介质层，形成贯穿第二介质层的第二沟槽，第二沟槽的底部显露第一掺杂阱231和第二掺杂阱232，以导电材料填充该第二沟槽，形成耦接第一掺杂阱231和第二掺杂阱232的导电层。
在一些实施例中，半导体器件220包括CMOS控制电路。
CMOS控制电路可应用于存储器中，控制存储器中的存储单元进行读写或者擦除操作。其中，存储器可包括：NAND存储器(三维NAND存储器)、DRAM存储器或者相变存储器。
在一些实施例中，所述制作方法还包括：
形成存储阵列；
键合存储阵列与半导体器件220；其中，半导体器件220位于存储阵列和基底210之间。
参照图11a所示，存储阵列可形成于半导体层310上，存储阵列包括相互层叠设置的栅极层312和绝缘层311，栅极层312作为三维NAND存储器的字线。
形成贯穿栅极层312和绝缘层311的沟道柱320，沟道柱320包括沟道层，以及环绕沟道层的功能层。沿着沟道柱320的径向，功能层包括阻挡子层、存储子层和隧穿子层。
示例性的，栅极层312、绝缘层311、沟道层以及功能层的形成工艺可以包括本技术领域所知的任何工艺，例如低温化学气相沉积工艺、低压化学气相沉积工艺、快热化学气相沉积工艺、原子层沉积工艺、等离子体增强化学气相沉积工艺等。
继续参照图11a所示，在z方向上，在栅极层312的端部形成耦接栅极层312的多个第二导电插塞331。在沟道柱320的顶部形成第三导电插塞332，第三导电插塞332与沟道柱320的沟道层耦接。
在一些实施例中，参照图11a所示，该制作方法还包括，在半导体层310上形成密封环330，在密封环330上方形成与密封环330耦接的焊盘340。
在一些实施例中，参照图11b所示，半导体器件220形成于基底210上，该半导体器件220可包括图11b中虚线框中所示的CMOS电路。在基底210中形成第一掺杂阱231和第二掺杂阱232，在基底210上形成与第一掺杂阱231和第二掺杂阱232耦接的密封环240，在密封环240上形成焊盘250，焊盘250与密封环240耦接。
在一些实施例中，继续参照图11b所示，该制作方法还包括在基底210上形成多个第一导电插塞271，该多个第一导电插塞271可以通过基底210或者其他导电结构(图中未示出)与半导体器件220耦接。
结合图11a、图11b以及图4所示，将第一导电插塞271和第二导电插塞331一一对应键合并耦接，将第三导电插塞332与半导体器件220进行键合并耦接，以此可实现存储阵列和半导体器件220的键合。
在一些实施例中，可将焊盘250和焊盘340进行键合，可实现两个密封环之间的耦接，并通过第一掺杂阱231和第二掺杂阱232释放静电荷，减少静电荷堆积对半导体结构200的损伤。密封环240和密封环330可互相提供支撑，提高对半导体结构200的支撑作用。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底；
半导体器件，位于所述基底上；
第一掺杂阱和第二掺杂阱，位于所述基底中；其中，所述第一掺杂阱和所述第二掺杂阱的掺杂类型不同；
密封环，位于所述基底上，与所述第一掺杂阱和所述第二掺杂阱耦接；其中，所述密封环包围所述半导体器件；
焊盘，与所述密封环耦接，位于所述密封环相对远离所述基底的一端。
2.根据权利要求1所述的半导体结构，其特征在于，所述密封环与所述第一掺杂阱和所述第二掺杂阱直接接触。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
导电部，位于所述第一掺杂阱和所述第二掺杂阱之间，与所述第一掺杂阱和所述第二掺杂阱直接接触；
所述密封环与所述导电部直接接触。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
导电插塞，在垂直于所述基底的方向上，位于所述第一掺杂阱和所述第二掺杂阱之上，且位于所述密封环之下；所述导电插塞耦接所述第一掺杂阱、所述第二掺杂阱以及所述密封环。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一掺杂阱的掺杂浓度与所述第二掺杂阱的掺杂浓度基本相等。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一掺杂阱的掺杂类型包括n型掺杂，所述第二掺杂阱的掺杂类型包括p型掺杂；
或者，
所述第一掺杂阱的掺杂类型包括p型掺杂，所述第二掺杂阱的掺杂类型包括n型掺杂。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一掺杂阱和/或所述第二掺杂阱接地。
8.根据权利要求1所述的半导体结构，其特征在于，所述基底包括掺杂型基底，所述基底的掺杂类型与所述第一掺杂阱的掺杂类型相同；
或者，
所述基底的掺杂类型与所述第二掺杂阱的掺杂类型相同。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体器件包括CMOS控制电路。
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：
存储阵列，与所述半导体器件键合；其中，所述半导体器件位于所述存储阵列和所述基底之间。
11.一种存储系统，其特征在于，包括：
存储器，包括权利要求1至10任意一项所述的半导体结构；
存储器控制器，耦合到所述存储器并且被配置为控制所述存储器。
12.一种半导体结构的制作方法，其特征在于，所述制作方法包括：
提供基底；
在所述基底中形成第一掺杂阱和第二掺杂阱；其中，所述第一掺杂阱和所述第二掺杂阱的掺杂类型不同；
在所述基底上形成半导体器件；
在所述基底上形成密封环；其中，所述密封环与所述第一掺杂阱和所述第二掺杂阱耦接，且包围所述半导体器件；
在位于所述密封环相对远离所述基底的一端，形成与所述密封环耦接的焊盘。
13.根据权利要求12所述的制作方法，其特征在于，所述在所述基底上形成密封环，包括：
在所述第一掺杂阱和所述第二掺杂阱上形成所述密封环；其中，所述密封环与所述第一掺杂阱和所述第二掺杂阱直接接触。
14.根据权利要求12所述的制作方法，其特征在于，所述制作方法还包括：
在所述第一掺杂阱和所述第二掺杂阱之间形成导电部；其中，所述导电部与所述第一掺杂阱和所述第二掺杂阱直接接触；
所述在所述基底上形成密封环，包括：
在所述导电部上形成所述密封环，所述密封环与所述导电部直接接触。
15.根据权利要求12所述的制作方法，其特征在于，所述在所述基底中形成第一掺杂阱和第二掺杂阱包括：
在基底中形成第一凹槽和第二凹槽；
用半导体材料填充所述第一凹槽和所述第二凹槽；
对所述第一凹槽中的所述半导体材料进行掺杂，以形成所述第一掺杂阱；
对所述第二凹槽中的所述半导体材料进行掺杂，以形成所述第二掺杂阱；其中，所述第二掺杂阱的掺杂浓度与所述第一掺杂阱的掺杂浓度基本相等。
16.根据权利要求15所述的制作方法，其特征在于，所述对所述第一凹槽中的所述半导体材料进行掺杂；所述对所述第二凹槽中的所述半导体材料进行掺杂，包括：
对所述第一凹槽中的所述半导体材料进行n型掺杂；
对所述第二凹槽中的所述半导体材料进行p型掺杂；
或者，
对所述第一凹槽中的所述半导体材料进行p型掺杂；
对所述第二凹槽中的所述半导体材料进行n型掺杂。
17.根据权利要求12所述的制作方法，其特征在于，在形成所述密封环之前，所述制作方法还包括：
在所述第一掺杂阱和所述第二掺杂阱上形成导电插塞；其中，所述导电插塞与所述第一掺杂阱和所述第二掺杂阱耦接；在形成所述密封环之后，所述导电插塞耦接所述密封环。
18.根据权利要求12至17中任一项所述的制作方法，其特征在于，所述半导体器件包括CMOS控制电路。
19.根据权利要求18所述的制作方法，其特征在于，所述制作方法还包括：
形成存储阵列；
键合所述存储阵列与所述半导体器件；其中，所述半导体器件位于所述存储阵列和所述基底之间。
CN202210530598.XA 2022-05-16 2022-05-16 半导体结构及其制作方法 Pending CN115064578A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210530598.XA CN115064578A (zh) 2022-05-16 2022-05-16 半导体结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210530598.XA CN115064578A (zh) 2022-05-16 2022-05-16 半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN115064578A true CN115064578A (zh) 2022-09-16

Family

ID=83198377

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210530598.XA Pending CN115064578A (zh) 2022-05-16 2022-05-16 半导体结构及其制作方法

Country Status (1)

Country Link
CN (1) CN115064578A (zh)

Similar Documents

Publication Publication Date Title
WO2023272584A1 (en) Peripheral circuit having recess gate transistors and method for forming the same
WO2023272591A1 (en) Peripheral circuit having recess gate transistors and method for forming the same
US20130107620A1 (en) Methods and apparatuses including a select transistor having a body region including monocrystalline semiconductor material and/or at least a portion of its gate located in a substrate
US20070090453A1 (en) Non-volatile memory and manufacturing method and operating method thereof
CN105742287A (zh) 存储器元件
WO2023273302A1 (en) Three-dimensional memory devices, systems, and methods
US20220310644A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US11935596B2 (en) Three-dimensional memory devices having polysilicon layer and bonded semiconductor structures and methods for forming the same
US20230005543A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005861A1 (en) Three-dimensional memory devices and methods for forming the same
CN115064578A (zh) 半导体结构及其制作方法
CN114400228A (zh) 存储器、存储器制造方法及存储系统
WO2024108427A1 (en) Three-dimensional memory devices and fabricating methods thereof
US20230005952A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
CN113168870B (zh) 三维存储器器件擦除操作
WO2024108435A1 (en) Three-dimensional memory devices and fabricating methods thereof
US11963355B2 (en) Semiconductor memory device and manufacturing method thereof
WO2023165379A1 (en) Three-dimensional memory device and method for forming the same
US20240172429A1 (en) Three-dimensional memory devices and fabricating methods thereof
TWI826895B (zh) 半導體記憶裝置及其製造方法
US11217523B2 (en) Semiconductor memory device and manufacturing method thereof
US20240130129A1 (en) Three-dimensional memory deivce, manufacturing method thereof, and memory system
US20230282281A1 (en) Three-dimensional memory device and method for forming the same
WO2023272552A1 (en) Three-dimensional memory devices and methods for forming the same
US20240040789A1 (en) Three-dimensional memory devices, systems, and methods for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination