CN114975469A - 半导体存储装置 - Google Patents

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CN114975469A
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CN
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memory
substrate
region
conductive layer
layer
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和田秀雄
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Kioxia Corp
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Kioxia Corp
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Abstract

实施方式提供芯片面积较小的半导体存储装置，其具备：层叠体，设在第1基板上的周边电路的上方，将多个第1导电层和多个第1绝缘层在第1方向上交替地层叠而成；第1柱，在第1方向上贯通层叠体内，包括半导体层，在半导体层与多个第1导电层的交点处形成存储单元；第2基板，设在层叠体及第1柱的上方，具有与半导体层电连接的第1区域和配置在第1区域的第2方向上的第2区域；第2绝缘层，在第1方向上贯通第2基板内，在第3方向上延伸，将第1与第2区域电绝缘；及第2导电层，具有在第1方向上贯通第2基板的第1部分、及在第2基板的上方在第2方向上延伸并包括作为接合焊盘的区域的第2部分。第2部分在第1方向上与第2绝缘层重叠。

Description

半导体存储装置
【关联申请】
本申请享受以日本专利申请2021－27174号(申请日：2021年2月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
近年来，已知有能够通过将形成有存储单元阵列的芯片与形成有周边电路的芯片接合来形成的半导体存储装置。
发明内容
实施方式提供芯片面积较小的半导体存储装置。
实施方式的半导体存储装置具备：第1基板；周边电路，设在第1基板上；层叠体，设在周边电路的上方，将多个第1导电层与多个第1绝缘层在第1方向上交替地层叠；第1柱，在第1方向上贯通层叠体内，包括半导体层，在半导体层与多个第1导电层的交点处形成存储单元；第2基板，设在层叠体及第1柱的上方，具有与半导体层电连接的第1区域和配置在第1区域的与第1方向交叉的第2方向上的第2区域；第2绝缘层，在第1方向上贯通第2基板内，在与第1方向及第2方向交叉的第3方向上延伸，将第1区域与第2区域电绝缘；以及第2导电层，具有在第1方向上贯通第2基板的第1部分、以及在第2基板的上方沿第2方向延伸且包括作为接合焊盘的区域的第2部分。第2部分在第1方向上与上述第2绝缘层重叠。
附图说明
图1是表示半导体存储装置的构成例的框图。
图2是表示存储单元阵列的电路构成的电路图。
图3是用来说明存储器1的第1例的示意图。
图4是表示芯片1B的构造例的俯视示意图。
图5是表示图4所示的芯片1B的一部分的俯视示意图。
图6是用来说明存储器1的第1例的截面构造例的剖视示意图。
图7是表示存储柱MP的构造例的剖视示意图。
图8～图18是用来说明存储器1的第1例的制造方法例的剖视示意图。
图19是表示存储器1的第2例中的芯片1B的一部分的俯视示意图。
图20是用来说明存储器1的第2例的截面构造例的剖视示意图。
图21是表示存储器1的第3例中的芯片1B的一部分的俯视示意图。
图22是用来说明存储器1的第3例的截面构造例的剖视示意图。
图23是表示存储器1的第4例中的芯片1B的一部分的俯视示意图。
图24是用来说明存储器1的第4例的截面构造例的剖视示意图。
图25是表示存储器1的第5例中的芯片1B的一部分的俯视示意图。
图26是用来说明存储器1的第5例的截面构造例的剖视示意图。
图27是表示存储器1的第6例中的芯片1B的一部分的俯视示意图。
图28是用来说明存储器1的第6例的截面构造例的剖视示意图。
图29是表示存储器1的第7例中的芯片1B的一部分的俯视示意图。
图30是用来说明存储器1的第7例的截面构造例的剖视示意图。
具体实施方式
以下，参照附图对实施方式进行说明。图中记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比率等有与实物不同的情况。此外，在实施方式中，对于实质上相同的构成要素赋予相同的附图标记并适当省略说明。
图1是表示半导体存储装置的构成例的框图。半导体存储装置具备存储器1和存储器控制器2。
存储器1包括存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器14、行解码器15和读出放大器16。
存储单元阵列10包括多个块BLK(BLK0～BLK(L－1)(L是2以上的自然数))。块BLK是非易失性地存储数据的多个存储晶体管MT的集合。
存储单元阵列10经由后述的多个位线BL与读出放大器16连接。存储单元阵列10如后述那样，包括多个字线WL，并经由它们与行解码器15连接。各存储晶体管MT(存储单元)与多个字线WL中的一个字线WL及多个位线BL中的一个位线BL连接。
命令寄存器11保持从存储器控制器2接收到的命令信号CMD。命令信号CMD例如包括使定序器13执行读出动作、写入动作及擦除动作的命令数据。
地址寄存器12保持从存储器控制器2接收到的地址信号ADD。地址信号ADD例如包括块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别被用于块BLK、字线WL及位线BL的选择。
定序器13对存储器1的动作进行控制。定序器13基于例如保持在命令寄存器11中的命令信号CMD对驱动器14、行解码器15及读出放大器16等进行控制，执行读出动作、写入动作及擦除动作等的动作。
驱动器14生成在读出动作、写入动作及擦除动作等中使用的电压。并且，驱动器14例如基于保持在地址寄存器12中的页地址PA，向与被选择的字线WL对应的信号线施加所生成的电压。
行解码器15基于保持在地址寄存器12中的块地址BA，选择对应的存储单元阵列10内的1个块BLK。并且，行解码器15例如将向与所选择的字线WL对应的信号线施加的电压向被选择的块BLK内的被选择的字线WL转送。
读出放大器16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，向各位线BL施加希望的电压。此外，读出放大器16在读出动作中，基于位线BL的电压判定存储在存储单元中的数据，将判定结果作为读出数据DAT向存储器控制器2转送。
存储器1与存储器控制器2之间的通信例如支持NAND接口标准。例如，存储器1与存储器控制器2之间的通信使用命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪繁忙信号RBn及输入输出信号I/O。
命令锁存使能信号CLE表示存储器1接收到的输入输出信号I/O是命令信号CMD。地址锁存使能信号ALE表示接收到的信号I/O是地址信号ADD。写使能信号WEn是向存储器1发出命令以进行输入输出信号I/O的输入的信号。读使能信号REn是向存储器1发出命令以进行输入输出信号I/O的输出的信号。
就绪繁忙信号RBn是向存储器控制器2通知存储器1是受理来自存储器控制器2的命令的就绪状态还是不受理命令的繁忙状态的信号。
输入输出信号I/O例如是8比特宽的信号，可以包括命令信号CMD、地址信号ADD、写入数据信号DAT等的信号。
以上说明的存储器1及存储器控制器2也可以由它们的组合构成1个半导体存储装置。这样的半导体存储装置的例子包括例如SD卡那样的存储卡或固态硬盘驱动器(SSD)。
接着，对存储单元阵列10的电路构成例进行说明。图2是表示存储单元阵列10的电路构成的电路图。图2例示块BLK0，但其他块BLK的构成也相同。
块BLK包括多个串单元SU。各串单元SU包括多个NAND串NS。另外，图2图示了3个串单元SU(SU0～SU2)，但串单元SU的数量没有被特别限定。
各NAND串NS与多个位线BL(BL0～BL(N－1)(N是2以上的自然数))中的一个连接。各NAND串NS包括存储晶体管MT、选择晶体管ST1和选择晶体管ST2。
存储晶体管MT包括控制栅极和电荷贮存层，非易失地保持数据。图2图示多个存储晶体管MT(MT0～MT(M－1)(M是2以上的自然数))，但存储晶体管MT的数量没有被特别限定。另外，各NAND串NS也可以包括具有与存储晶体管MT的构造相同的构造、但不被用于数据的保持的虚设存储晶体管。
存储晶体管MT既可以是分别在电荷贮存层中使用绝缘膜的MONOS型，也可以是在电荷贮存层中使用导电体层的FG型。以下，在本实施方式中以MONOS型为例进行说明。
选择晶体管ST1被用于各种动作时的串单元SU的选择。选择晶体管ST1的数量没有被特别限定。
选择晶体管ST2被用于各种动作时的串单元SU的选择。选择晶体管ST2的数量没有被特别限定。
在各NAND串NS中，选择晶体管ST1的漏极与对应的位线BL连接。选择晶体管ST1的源极与串联连接的存储晶体管MT的一端连接。串联连接的存储晶体管MT的另一端与选择晶体管ST2的漏极连接。
在相同的块BLK中，选择晶体管ST2的源极与源极线SL连接。各串单元SU的选择晶体管ST1的栅极分别与对应的选择栅极线SGD连接。存储晶体管MT的控制栅极分别与对应的字线WL连接。选择晶体管ST2的栅极与对应的选择栅极线SGS连接。
被分配了相同的列地址CA的多个NAND串NS在多个块BLK间与相同的位线BL连接。将源极线SL在多个块BLK间连接。
(存储器1的第1例)
图3是用来说明存储器1的第1例的示意图。图3图示沿着芯片的表面方向的X轴方向、与X轴大致垂直的Y轴方向、与X轴及Y轴大致垂直地交叉的Z轴方向。另外，存储器1的构造并不限定于第1例。
图3所示的存储器1具备芯片1A和芯片1B。芯片1A和芯片1B被相互接合而形成ChipBonding Array(CBA)构造。
芯片1B包括存储单元阵列10。在图3的例子中，存储器1是4平面结构，具有4个存储单元阵列10，但存储单元阵列10的数量(平面的数量)并不限定于图3所示的数量。
芯片1A包括命令寄存器11、地址寄存器12、定序器13、驱动器14、行解码器15、读出放大器16等周边电路110。图3图示芯片1B与存储单元阵列10的数量对应而具有4个周边电路110的例子，但周边电路110的数量只要与存储单元阵列10的数量对应即可，并不限定于图3所示的数量。各周边电路110控制对应的存储单元阵列10。各周边电路110从Z方向观察与对应的存储单元阵列10重叠。
图4是表示芯片1B的构造例的俯视示意图，表示X－Y平面。芯片1B具有包括存储单元阵列10的区域R1、设在区域R1的周围的区域R2以及将区域R1与区域R2电绝缘的绝缘分离体VZ。如图4所示，绝缘分离体VZ例如以将区域R1包围的方式设置。多个区域R1通过绝缘分离体VZ被相互电绝缘。
图5是表示图4所示的芯片1B的一部分的俯视示意图，表示X－Y平面。如图5所示，存储单元阵列10包括存储单元区域A1、虚设台阶区域A2和虚设单元区域A3。关于各个区域的说明在后面叙述。此外，在存储单元阵列10之上设有接合焊盘PD。
图6是用来说明存储器1的第1例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。
图6所示的芯片1A具有设在基板200上的场效应晶体管TR1及场效应晶体管TR2、导电层201、导电层202、导电层203、导电层205、导电层206和绝缘层207。
图6所示的芯片1B具备基板210、绝缘层211、导电层212、半导体层213、存储器层215、半导体层216、芯绝缘层217、插塞218、导电层219、导电层220、导电层221、导电层222、绝缘层231、绝缘层232、导电层233、绝缘层234、绝缘层235和绝缘层236。导电层212、半导体层213、存储器层215及半导体层216构成存储单元阵列10。区域R1及区域R2设在基板200的上方。
基板200例如是硅基板等的半导体基板。
场效应晶体管TR1设在存储单元阵列10的下方。场效应晶体管TR2设在插塞218的下方。场效应晶体管TR1、TR2分别是N沟道型晶体管或P沟道型晶体管。场效应晶体管TR1、TR2构成周边电路110中的某一个。场效应晶体管TR1、TR2分别被元件分离体STI分离。
导电层201构成接触插塞。导电层202构成配线层。导电层202的配线例如经由导电层201的接触插塞与场效应晶体管TR1或场效应晶体管TR2的栅极、源极、漏极中的某一个连接。导电层201及导电层202包含金属材料。
导电层203构成接触插塞。导电层204构成配线层。导电层204的配线例如经由导电层203的接触插塞而与导电层202的配线中的某一个连接。导电层203及导电层204包含金属材料。
导电层205构成接触插塞。导电层206构成包括连接焊盘的层。导电层206的连接焊盘例如经由导电层205的接触插塞而与导电层204的配线中的某一个连接。导电层205及导电层206包含金属材料。
绝缘层207将场效应晶体管TR1与场效应晶体管TR2之间、配线之间绝缘。绝缘层207例如包含氧化硅。另外，场效应晶体管TR1及场效应晶体管TR2也可以经由未图示的其他配线层或接触插塞而与存储单元阵列10连接。
基板210具有在区域R1的层叠体20及存储柱MP的上方设置的基板部210a和在区域R2的上方设置的基板部210b。基板部210a及基板部210b通过绝缘分离体VZ而相互被电绝缘。基板部210a例如与半导体层213电连接。基板部210b在基板部210a的Y轴方向上配置。基板210例如是硅基板等的半导体基板。
多个绝缘层211的每一个及多个导电层212的每一个在Z轴方向上被交替地层叠而形成层叠体20。层叠体20沿着Y轴方向从存储单元区域A1延伸到虚设台阶区域A2为止。多个导电层212分别构成选择栅极线SGS、字线WL、选择栅极线SGD。绝缘层211例如包含氧化硅。导电层212包含金属材料。
半导体层213设在基板210上。半导体层213经由基板210而与未图示的源极线SL电连接。半导体层213例如是单晶硅层或多晶硅层。另外，并不限定于此，也可以在构成存储单元的沟道的半导体层(半导体层216)的侧面上形成与构成源极线SL的导电层之间的电连接。
在存储单元区域A1中，存储器层215、半导体层216及芯绝缘层217构成存储柱MP。存储柱MP设在存储单元区域A1的层叠体20内。存储单元区域A1是形成存储单元的区域，1个存储柱MP对应于1个NAND串NS。
虚设台阶区域A2具有在从存储单元区域A1延伸的层叠体20的Y轴方向的端部设置的台阶部STP。台阶部STP阶梯状地设有多个绝缘层211及多个导电层212的每一个。台阶部STP是与周边电路110电绝缘的虚设的台阶部。
虚设单元区域A3在Y轴方向上设在存储单元区域A1与虚设台阶区域A2之间。在虚设单元区域A3中，存储器层215、半导体层216及芯绝缘层217构成与周边电路110电绝缘的虚设存储柱DMP。虚设存储柱DMP包括不与位线BL及字线WL连接的存储单元。虚设存储柱DMP在虚设单元区域A3中设在层叠体20内。虚设存储柱DMP设在存储柱MP与台阶部STP之间。虚设存储柱DMP具有与存储柱MP同样的构造。
存储柱MP及虚设存储柱DMP如图6所示，在Z轴方向上贯通层叠体20内而延伸。存储柱MP及虚设存储柱DMP的各构成要素沿着Z轴方向延伸。
图7是用来说明存储柱MP的构造例的剖视示意图，表示Y－Z截面。图7图示绝缘层211、导电层212、存储器层215、半导体层216和芯绝缘层217。另外，虚设存储柱DMP由于具有与存储柱MP同样的构造，所以适当援用存储柱MP的构造例的说明。
存储器层215具有块绝缘膜215a、电荷贮存膜215b和隧道绝缘膜215c。
块绝缘膜215a、隧道绝缘膜215c及芯绝缘层217例如包含氧化硅。电荷贮存膜215b例如包含氮化硅。半导体层216例如包含多晶硅。
更具体地讲，在Z轴方向上将层叠体20贯通而形成与存储柱MP对应的孔。在孔的侧面上依次层叠有块绝缘膜215a、电荷贮存膜215b及隧道绝缘膜215c。并且，以侧面与隧道绝缘膜215c相接的方式形成半导体层216。
半导体层216沿着Z轴方向将层叠体20贯通。半导体层216具有选择晶体管ST1、选择晶体管ST2、存储晶体管MT的沟道区域。由此，半导体层216作为将选择晶体管ST1、选择晶体管ST2、存储晶体管MT的电流路径连接的信号线发挥功能。
芯绝缘层217设在半导体层216的内侧。芯绝缘层217沿着半导体层216延伸。
存储柱MP与构成各字线WL的导电层212的交点作为存储晶体管MT发挥功能。存储柱MP与构成各选择栅极线SGD的导电层212的交点作为选择晶体管ST1发挥功能。存储柱MP与构成各选择栅极线SGS的导电层212的交点作为选择晶体管ST2发挥功能。
插塞218设在基板200的上方的区域R2中。插塞218在Z轴方向上延伸。插塞218将导电层233的连接部233a与周边电路110电连接。图6表示2个插塞218，但插塞218的数量并不限定于图6所示的数量。
导电层219构成接触插塞。导电层220构成配线层。导电层220的配线经由导电层219的接触插塞而与插塞218中的某一个电连接。此外，导电层220的配线层包括位线BL。位线BL经由导电层219的接触插塞而与存储柱MP中的某一个连接。导电层219及导电层220包含金属材料。
导电层221构成接触插塞。导电层222包括连接焊盘。导电层222的连接焊盘经由导电层221的接触插塞而与导电层220电连接。导电层221及导电层222包含金属材料。
导电层222的连接焊盘与导电层206的连接焊盘接合。由此，能够将例如存储柱MP与具有场效应晶体管TR1的周边电路110电连接，并且将插塞218与具有场效应晶体管TR1的周边电路110电连接。
绝缘层223将存储单元阵列10的各配线间绝缘。绝缘层223例如包含氧化硅。
绝缘层231设在基板210之上。绝缘层231例如包含氧化硅。
绝缘层232包括绝缘分离体VZ。绝缘分离体VZ设在区域R2中。绝缘分离体VZ在Z轴方向上贯通基板210内，在X轴方向上延伸，将基板部210a与基板部210b电绝缘。图6所示的绝缘分离体VZ在Z轴方向上与层叠体20不重叠。绝缘层232例如包含氧化硅。
导电层233构成图5所示的接合焊盘PD。导电层233隔着绝缘层232而设在基板210的上方。导电层233的配线包括连接部233a和焊盘部233b。
连接部233a在Z轴方向上贯通基板210及绝缘层231而设在插塞218之上。由此，导电层233与插塞218电连接，并经由插塞218、导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201与周边电路110电连接。图6所示的连接部233a及插塞218在Z轴方向上不与层叠体20重叠。
焊盘部233b包括作为供接合线接合的接合焊盘PD的区域。焊盘部233b在从连接部233a起到虚设台阶区域A2及虚设单元区域A3的基板部210a的上方沿Y轴方向延伸。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。在图6中，焊盘部233b在Z轴方向上与绝缘分离体VZ重叠。
连接部233a及焊盘部233b由相同的材料形成。连接部233a及焊盘部233b例如包含铝等的金属材料。
绝缘层234、绝缘层235及绝缘层236依次被设置在导电层233的上方。绝缘层234、绝缘层235及绝缘层236构成钝化膜。绝缘层234例如包含氧化硅。绝缘层235例如包含氮化硅。绝缘层236例如包含聚酰亚胺。
如以上这样，存储器1的第1例具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的虚设台阶区域A2及虚设单元区域A3重叠的构造。
在将接合焊盘PD设在区域R2侧的情况下，由于需要增大区域R2的面积，所以芯片面积变大。相对于此，在Z轴方向上，通过使包括作为接合焊盘PD的区域的焊盘部233b与存储单元阵列10重叠，能够减小芯片面积。
此外，存储器1的第1例在供存储单元阵列10形成的基板210内具有绝缘分离体VZ。绝缘分离体VZ在Z轴方向上与导电层233的焊盘部233b重叠。由此，即使是形成包括存储单元阵列10的多个区域R1的情况，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过省略用来将多个接合焊盘PD相互电绝缘的绝缘分离体，由此能够抑制与绝缘分离体VZ的干涉。
接着，对存储器1的第1例的制造方法例进行说明。图8至图18是用来说明存储器1的第1例的制造方法例的剖视示意图，表示Y－Z截面。
首先，如图8所示，分别准备晶片W1和晶片W2。晶片W1包括多个芯片1A。晶片W2包括多个芯片1B。图8所示的晶片W2的朝向与图6所示的晶片W2的朝向相反。
晶片W1通过在基板200上形成场效应晶体管TR1、场效应晶体管TR2等的晶体管，然后在基板200上形成导电层201、导电层202、导电层203、导电层205、导电层206及绝缘层207来制造。
晶片W2通过在基板210上形成半导体层213、层叠体20、存储柱MP、虚设存储柱DMP、插塞218、导电层219、导电层220、导电层221、导电层222及绝缘层223来制造。
接着，如图9所示，使晶片W2的朝向反转，将晶片W1与晶片W2贴合。在本说明书中，贴合表示在热处理前使晶片W1与晶片W2密接的处理。
然后，将晶片W1与晶片W2接合。在本说明书中，接合表示将晶片W1和晶片W2牢固地固定的处理。将晶片W1及晶片W2例如通过热处理而接合。导电层206及导电层222例如通过金属间的元素扩散、范德华力(Van der Waals force)、体积膨胀或熔融带来的再结晶化等被直接接合。进而，通过绝缘层207与绝缘层223之间的元素扩散、范德华力、脱水缩合或聚合物化等的化学反应带来的直接接合，或金属与绝缘层间的接合，能够将晶片W1与晶片W2接合。将这些接合也称作混合接合。另外，图9表示了晶片W1与晶片W2的界面(贴合面)S，但是有在热处理后不能明确地观察界面S的情况。
接着，如图10所示，将基板210部分地除去，由此将基板210加工得较薄。基板210例如可以通过湿式蚀刻而被部分地除去。优选的是以使基板210的阱区域残留的方式将基板210加工得较薄。
接着，如图11所示，在基板210之上形成绝缘层231。
接着，如图12所示，将基板210及绝缘层231部分地除去而形成开口H1和开口H2，由此使绝缘层223及插塞218部分地露出。开口H1设在图6所示的供连接部233a形成的区域中。开口H2设在图6所示的供绝缘分离体VZ形成的区域中。通过开口H2，基板210被分割为包括基板部210a和基板部210b的多个区域。基板210及绝缘层231例如可以使用反应性离子蚀刻(RIE)部分地除去。
接着，如图13所示，在开口H2处形成包括绝缘分离体VZ的绝缘层232。绝缘层232例如形成在绝缘层231的表面及开口H1、H2内。进而，如图13所示，在绝缘层232之上，形成具有开口H1的抗蚀剂层241。开口H1使绝缘层232的一部分露出。
接着，如图14所示，将绝缘层232的露出部除去，使插塞218露出。绝缘层232的露出部例如可以使用RIE除去。
接着，如图15所示，在绝缘层232之上形成导电层233，在导电层233之上形成抗蚀剂层242，将抗蚀剂层242部分地除去，在将形成连接部233a及焊盘部233b的区域覆盖的原状下使导电层233部分地露出。
接着，如图16所示，使用抗蚀剂层242作为掩模，将导电层233的露出部部分地除去。导电层233例如可以使用RIE部分地除去。
接着，如图17所示，在导电层233之上，依次形成绝缘层234、绝缘层235、绝缘层236。
接着，如图18所示，将绝缘层234、绝缘层235及绝缘层236部分地除去，由此形成使供导电层233的焊盘部233b形成的区域露出的开口H3。绝缘层234、绝缘层235及绝缘层236例如可以使用RIE部分地除去。
然后，将晶片W1及晶片W2通过切割(dicing)而切断为多个芯片。以使这些芯片包括1个芯片1A和1个芯片1B的方式进行切断。通过以上的工序，能够制造存储器1。以上是存储器1的第1例的制造方法例的说明。
(存储器1的第2例)
参照图19及图20对存储器1的第2例进行说明。图19是表示存储器1的第2例的芯片1B的一部分的俯视示意图，表示X－Y平面。图20是用来说明存储器1的第2例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。另外，关于与第1例相同的部分，在这里省略说明，以下对与第1例不同的部分进行说明。
存储器1的第2例与存储器1的第1例相比，不同点在于：在Z轴方向上焊盘部233b与虚设单元区域A3重叠、绝缘分离体VZ与虚设台阶区域A2重叠。其以外的部分是与图6所示的存储器1同样的构造，所以这里省略说明，以下对不同的部分进行说明。
绝缘分离体VZ在Z轴方向上与台阶部STP重叠。绝缘分离体VZ例如在存储器1的第1例的制造方法例中通过将图12所示的使绝缘层211部分地露出的开口H2以与台阶部STP重叠的方式形成、并在开口H2上形成绝缘层232而设置。
焊盘部233b从连接部233a延伸到虚设单元区域A3的上方。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。
在存储器1的第2例中，具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的存储单元区域A1、虚设台阶区域A2及虚设单元区域A3重叠的构造。由此，能够减小芯片面积。此外，在存储器1的第2例中，将绝缘分离体VZ以与虚设台阶区域A2重叠的方式形成。通过绝缘分离体VZ，即使在形成包括存储单元阵列10的多个区域R1的情况下，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过将用来将多个接合焊盘PD相互电绝缘的绝缘分离体省略，由此能够抑制与绝缘分离体VZ的干涉。
另外，存储器1的第2例可以与存储器1的其他例适当组合。
(存储器1的第3例)
参照图21及图22对存储器1的第3例进行说明。图21是表示存储器1的第3例的芯片1B的一部分的俯视示意图，表示X－Y平面。图22是用来说明存储器1的第3例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。另外，关于与第1例相同的部分，在这里省略说明，以下对与第1例不同的部分进行说明。
存储器1的第3例与存储器1的第1例相比，不同点在于：在Z轴方向上连接部233a将台阶部STP与虚设台阶区域A2重叠、焊盘部233b与存储单元区域A1重叠、绝缘分离体VZ与虚设单元区域A3重叠、插塞218设在虚设台阶区域A2中。其以外的部分是与图6所示的存储器1同样的构造，所以这里省略说明，以下对不同的部分进行说明。
绝缘分离体VZ在Z轴方向上不与虚设存储柱DMP重叠。绝缘分离体VZ例如在存储器1的第1例的制造方法例中，通过将图12所示的开口H2形成在虚设单元区域A3中、并在开口H2形成绝缘层232而设置。
插塞218在包括台阶部STP的虚设台阶区域A2中在Z轴方向上贯通层叠体20内。另外，通过在插塞218的侧面上形成绝缘体，能够与层叠体20电绝缘。插塞218在虚设台阶区域A2中经由导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201而与周边电路110电连接。
连接部233a在虚设台阶区域A2中设在插塞218上。连接部233a在Z轴方向上与台阶部STP重叠。由此，导电层233与插塞218电连接，经由插塞218、导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201与周边电路110电连接。
焊盘部233b从连接部233a延伸到存储单元区域A1的上方。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。
在存储器1的第3例中，具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的存储单元区域A1及虚设单元区域A3重叠的构造。由此，能够减小芯片面积。此外，在存储器1的第3例中，将绝缘分离体VZ以与虚设台阶区域A2重叠的方式形成。通过绝缘分离体VZ，即使在形成包括存储单元阵列10的多个区域R1的情况下，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过省略用来将多个接合焊盘PD相互电绝缘的绝缘分离体，能够抑制与绝缘分离体VZ的干涉。
另外，存储器1的第3例可以与存储器1的其他例适当组合。
(存储器1的第4例)
参照图23及图24对存储器1的第4例进行说明。图23是表示存储器1的第4例的芯片1B的一部分的俯视示意图，表示X－Y平面。图24是用来说明存储器1的第4例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。另外，关于与第1例相同的部分，在这里省略说明，以下对与第1例不同的部分进行说明。
存储器1的第4例与存储器1的第1例相比，不同点在于：在Z轴方向上连接部233a与虚设台阶区域A2重叠、焊盘部233b与存储单元区域A1重叠、绝缘分离体VZ不与虚设台阶区域A2重叠、并且插塞218设在虚设台阶区域A2中。其以外的部分是与图6所示的存储器1同样的构造，所以这里省略说明，以下对不同的部分进行说明。
插塞218在包括台阶部STP的虚设台阶区域A2中在Z轴方向上贯通层叠体20。另外，通过在插塞218的侧面形成绝缘体，由此能够与层叠体20电绝缘。插塞218在虚设台阶区域A2中经由导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201而与周边电路110电连接。
连接部233a设在基板210的基板部210a与绝缘分离体VZ之间。连接部233a在Z轴方向上与台阶部STP重叠。连接部233a在虚设台阶区域A2中设在插塞218上。由此，导电层233与插塞218电连接，经由插塞218、导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201而与周边电路110电连接。
焊盘部233b从连接部233a延伸到存储单元区域A1的上方。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。
绝缘分离体VZ在Z轴方向上不与台阶部STP重叠。绝缘分离体VZ例如在存储器1的第1例的制造方法例中通过将图12所示的开口H2以不与台阶部STP重叠的方式形成、并在开口H2上形成绝缘层232来设置。
在存储器1的第4例中，具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的存储单元区域A1及虚设单元区域A3重叠的构造。由此，能够减小芯片面积。此外，在存储器1的第4例中，形成为使连接部233a与虚设台阶区域A2重叠、使绝缘分离体VZ不与虚设台阶区域A2重叠。通过绝缘分离体VZ，即使在形成包括存储单元阵列10的多个区域R1的情况下，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过省略用来将多个接合焊盘PD相互电绝缘的绝缘分离体，能够抑制与绝缘分离体VZ的干涉。
另外，存储器1的第4例可以与存储器1的其他例适当组合。
(存储器1的第5例)
参照图25及图26对存储器1的第5例进行说明。图25是表示存储器1的第5例的芯片1B的一部分的俯视示意图，表示X－Y平面。图26是用来说明存储器1的第5例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。另外，关于与第1例相同的部分，在这里省略说明，以下对与第1例不同的部分进行说明。
存储器1的第5例与存储器1的第1例相比，不同点在于：在Z轴方向上连接部233a与虚设单元区域A3重叠、焊盘部233b与存储单元区域A1重叠、绝缘分离体VZ与虚设台阶区域A2重叠。其以外的部分是与图6所示的存储器1同样的构造，所以这里省略说明，以下对不同的部分进行说明。
插塞218设在存储柱MP与台阶部STP之间。插塞218在虚设单元区域A3中在Z轴方向上贯通层叠体20。另外，通过在插塞218的侧面上形成绝缘体，由此能够与层叠体20电绝缘。插塞218在虚设单元区域A3中经由导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201而与周边电路110电连接。
连接部233a设在基板210的基板部210a与绝缘分离体VZ之间。连接部233a在虚设单元区域A3中设在插塞218上。由此，导电层233与插塞218电连接，经由插塞218、导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201与周边电路110电连接。
焊盘部233b从连接部233a延伸到存储单元区域A1的上方。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。
绝缘分离体VZ在Z轴方向上与台阶部STP重叠。绝缘分离体VZ在例如存储器1的第1例的制造方法例中通过将图12所示的开口H2以与台阶部STP重叠的方式形成、并在开口H2上形成绝缘层232来设置。
在存储器1的第5例中，具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的存储单元区域A1重叠的构造。由此，能够减小芯片面积。此外，在存储器1的第5例中，形成为使连接部233a与虚设单元区域A3重叠、使绝缘分离体VZ不与虚设台阶区域A2重叠。通过绝缘分离体VZ，即使在形成包括存储单元阵列10的多个区域R1的情况下，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过省略用来将多个接合焊盘PD相互电绝缘的绝缘分离体，由此能够抑制与绝缘分离体VZ的干涉。
另外，存储器1的第5例可以与存储器1的其他例适当组合。
(存储器1的第6例)
参照图27及图28对存储器1的第6例进行说明。图27是表示存储器1的第6例的芯片1B的一部分的俯视示意图，表示X－Y平面。图28是用来说明存储器1的第6例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。另外，关于与第1例相同的部分，在这里省略说明，以下对与第1例不同的部分进行说明。
存储器1的第6例与存储器1的第1例相比，不同点在于：连接部233a与虚设单元区域A3重叠、焊盘部233b与存储单元区域A1重叠、绝缘分离体VZ与虚设单元区域A3重叠。其以外的部分是与图6所示的存储器1同样的构造，所以这里省略说明，以下对不同的部分进行说明。
插塞218设在存储柱MP与台阶部STP之间。插塞218在虚设单元区域A3中将层叠体20在Z轴方向上贯通。另外，通过在插塞218的侧面上形成绝缘体，能够与层叠体20电绝缘。插塞218在虚设单元区域A3中经由导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201而与周边电路110电连接。
连接部233a设在基板210的基板部210a与绝缘分离体VZ之间。连接部233a在虚设单元区域A3中设在插塞218上。由此，导电层233与插塞218电连接，经由插塞218、导电层219、导电层220、导电层222、导电层206、导电层205、导电层204、导电层203、导电层202及导电层201而与周边电路110电连接。
焊盘部233b从连接部233a延伸到存储单元区域A1的上方。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。
绝缘分离体VZ在虚设单元区域A3中与层叠体20重叠并与台阶部STP不重叠。绝缘分离体VZ在虚设单元区域A3中不与虚设存储柱DMP重叠。绝缘分离体VZ例如在存储器1的第1例的制造方法例中通过将图12所示的开口H2以与台阶部STP重叠的方式形成、并在开口H2上形成绝缘层232来设置。
在存储器1的第6例中，具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的存储单元区域A1重叠的构造。由此，能够减小芯片面积。此外，在存储器1的第6例中，形成为使连接部233a与虚设单元区域A3重叠、使绝缘分离体VZ不与虚设单元区域A3重叠。通过绝缘分离体VZ，即使在形成包括存储单元阵列10的多个区域R1的情况下，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过省略用来将多个接合焊盘PD相互电绝缘的绝缘分离体，能够抑制与绝缘分离体VZ的干涉。
另外，存储器1的第6例可以与存储器1的其他例适当组合。
(存储器1的第7例)
参照图29及图30对存储器1的第7例进行说明。图29是表示存储器1的第7例的芯片1B的一部分的俯视示意图，表示X－Y平面。图30是用来说明存储器1的第7例的截面构造例的剖视示意图，图示沿着基板200的表面的X轴方向、沿着该表面与X轴大致垂直的Y轴方向、以及与该表面大致垂直地交叉的Z轴方向。另外，关于与第6例相同的部分，在这里省略说明，以下对与第6例不同的部分进行说明。
存储器1的第7例与存储器1的第6例相比，不同点在于：在Z轴方向上焊盘部233b与绝缘分离体VZ重叠、与基板部210b重叠。其以外的部分是与图26所示的存储器1同样的构造，所以这里省略说明，以下对不同的部分进行说明。
焊盘部233b从连接部233a延伸到区域R2。焊盘部233b从绝缘层234、绝缘层235及绝缘层236露出。
绝缘分离体VZ在Z轴方向上在虚设单元区域A3中与层叠体20及焊盘部233b重叠。绝缘分离体VZ在虚设单元区域A3中不与虚设存储柱DMP重叠。绝缘分离体VZ例如在存储器1的第1例的制造方法例中通过将图12所示的开口H2以与台阶部STP重叠的方式形成、并在开口H2上形成绝缘层232来设置。
在存储器1的第7例中，具有在Z轴方向上接合焊盘PD的焊盘部与存储单元阵列10的虚设台阶区域A2及虚设单元区域A3重叠的构造。由此，能够减小芯片面积。此外，在存储器1的第7例中，形成为使连接部233a与虚设单元区域A3重叠、使绝缘分离体VZ不与虚设单元区域A3重叠。通过绝缘分离体VZ，即使在形成包括存储单元阵列10的多个区域R1的情况下，也能够将该多个区域R1相互电绝缘并且抑制基板210的裂纹。此外，在形成多个接合焊盘PD的情况下，通过省略用来将多个接合焊盘PD相互电绝缘的绝缘分离体，能够抑制与绝缘分离体VZ的干涉。
另外，存储器1的第7例可以与存储器1的其他例适当组合。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
附图标记说明
1…存储器；1A…芯片；1B…芯片；2…存储器控制器；10…存储单元阵列；11…命令寄存器；12…地址寄存器；13…定序器；14…驱动器；15…行解码器；16…读出放大器；20…层叠体；110…周边电路；200…基板；201…导电层；202…导电层；203…导电层；204…导电层；205…导电层；206…导电层；207…绝缘层；210…基板；210a…基板部；210b…基板部；211…绝缘层；212…导电层；213…半导体层；215…存储器层；215a…块绝缘膜；215b…电荷贮存膜；215c…隧道绝缘膜；216…半导体层；217…芯绝缘层；218…插塞；219…导电层；220…导电层；221…导电层；222…导电层；223…绝缘层；231…绝缘层；232…绝缘层；233…导电层；233a…连接部；233b…焊盘部；234…绝缘层；235…绝缘层；236…绝缘层；241…抗蚀剂层；242…抗蚀剂层；A1…存储单元区域；A2…虚设台阶区域；A3…虚设单元区域；ADD…地址信号；ALE…地址锁存使能信号；BA…块地址；BL…位线；BLK…块；BLK0…块；CA…列地址；CLE…命令锁存使能信号；CMD…命令信号；DAT…数据；DMP…虚设存储柱；H1…开口；H2…开口；I/O…信号；MP…存储柱；MT…存储晶体管；NS…NAND串；PA…页地址；PD…接合焊盘；R1…区域；R2…区域；RBn…就绪繁忙信号；REn…读使能信号；SGD…选择栅极线；SGS…选择栅极线；SL…源极线；ST1…选择晶体管；ST2…选择晶体管；STI…元件分离体；STP…台阶部；SU…串单元；TR1…场效应晶体管；TR2…场效应晶体管；VZ…绝缘分离体；W1…晶片；W2…晶片；WEn…写使能信号；WL…字线。

Claims (11)

1.一种半导体存储装置，具备：
第1基板；
周边电路，设在上述第1基板上；
层叠体，设在上述周边电路的上方，将多个第1导电层与多个第1绝缘层在第1方向上交替地层叠而成；
第1柱，将上述层叠体内在上述第1方向上贯通，包括半导体层，在上述半导体层与上述多个第1导电层的交点处形成存储单元；
第2基板，设在上述层叠体及上述第1柱的上方，具有与上述半导体层电连接的第1区域和配置在上述第1区域的与上述第1方向交叉的第2方向上的第2区域；
第2绝缘层，将上述第2基板内在上述第1方向上贯通，在与上述第1方向及上述第2方向交叉的第3方向上延伸，将上述第1区域与上述第2区域电绝缘；以及
第2导电层，具有在上述第1方向上贯通上述第2基板的第1部分、以及在上述第2基板的上方在上述第2方向上延伸并且包括作为接合焊盘的区域的第2部分，
上述第2部分在上述第1方向上与上述第2绝缘层重叠。
2.如权利要求1所述的半导体存储装置，其中，
上述层叠体包括台阶部，该台阶部设在上述第2方向的端部并且以阶梯状配置有上述多个第1导电层及上述多个第2导电层的每一个；
上述半导体存储装置还具备第2柱，该第2柱将上述层叠体内在上述第1方向上贯通，设在上述第1柱与上述台阶部之间，并与上述周边电路电绝缘。
3.如权利要求2所述的半导体存储装置，其中，
上述第2绝缘层在上述第1方向上不与上述层叠体重叠。
4.如权利要求2所述的半导体存储装置，其中，
上述第2绝缘层在上述第1方向上与上述台阶部重叠。
5.如权利要求2所述的半导体存储装置，其中，
还具备插塞，该插塞在上述第1方向上延伸，并将上述第1部分与上述周边电路电连接，
上述第1部分在上述第1方向上与上述台阶部重叠。
6.一种半导体存储装置，具备：
第1基板；
周边电路，设在上述第1基板上；
层叠体，设在上述周边电路的上方，将多个第1导电层与多个第1绝缘层在第1方向上交替地层叠而成；
第1柱，将上述层叠体内在上述第1方向上贯通，包括半导体层，在上述半导体层与多个第1导电层的交点处形成存储单元；
第2基板，设在上述层叠体及上述第1柱的上方，具有与上述半导体层电连接的第1区域和配置在上述第1区域的与上述第1方向交叉的第2方向上的第2区域；
第2绝缘层，将上述第2基板内在上述第1方向上贯通，在与上述第1方向及上述第2方向交叉的第3方向上延伸，将上述第1区域与上述第2区域电绝缘；以及
第2导电层，具有在上述第1方向上贯通上述第2基板的第1部分、以及在上述第2基板的上方在上述第2方向上延伸并且包括作为接合焊盘的区域的第2部分，
上述第1部分被配置在上述第1区域与上述第2绝缘层之间。
7.如权利要求6所述的半导体存储装置，其中，
上述层叠体包括台阶部，该台阶部设在上述第2方向的端部并且以阶梯状配置有上述多个第1导电层及上述多个第2导电层的每一个；
上述半导体存储装置还具备第2柱，该第2柱将上述层叠体内在上述第1方向上贯通，设在上述第1柱与上述台阶部之间，并与上述周边电路电绝缘。
8.如权利要求7所述的半导体存储装置，其中，
还具备插塞，该插塞在上述第1方向上延伸，并将上述第1部分与上述周边电路电连接，
上述第1部分在上述第1方向上与上述台阶部重叠；
上述第2绝缘层在上述第1方向上不与上述台阶部重叠。
9.如权利要求7所述的半导体存储装置，其中，
还具备插塞，该插塞在上述第1方向上延伸，并将上述第1部分与上述周边电路电连接，
上述插塞设在上述第1柱与上述台阶部之间，
上述第2绝缘层在上述第1方向上与上述台阶部重叠。
10.如权利要求7所述的半导体存储装置，其中，
还具备插塞，该插塞在上述第1方向上延伸，并将上述第1部分与上述周边电路电连接，
上述插塞设在上述第1柱与上述台阶部之间，
上述第2绝缘层在上述第1方向上与上述层叠体重叠，并且不与上述台阶部重叠。
11.如权利要求7所述的半导体存储装置，其中，
还具备插塞，该插塞在上述第1方向上延伸，并将上述第1部分与上述周边电路电连接，
上述插塞设在上述第1柱与上述台阶部之间，
上述第2部分在上述第1方向上与上述第2区域重叠。
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