CN117729773A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN117729773A
CN117729773A CN202310601910.4A CN202310601910A CN117729773A CN 117729773 A CN117729773 A CN 117729773A CN 202310601910 A CN202310601910 A CN 202310601910A CN 117729773 A CN117729773 A CN 117729773A
Authority
CN
China
Prior art keywords
memory device
semiconductor memory
chip
insulator layer
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310601910.4A
Other languages
English (en)
Inventor
佐佐木谦太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN117729773A publication Critical patent/CN117729773A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

实施方式提供一种抑制半导体存储装置的良率降低的半导体存储装置。实施方式的半导体存储装置具备：第1芯片，包含衬底；以及第2芯片，与第1芯片排列在第1方向上，且与第1芯片相接；第2芯片包含存储单元阵列，所述存储单元阵列具有在第1方向上相互分开地排列的多个第1配线层、及沿第1方向延伸的存储器柱，且所述半导体存储装置包含：多个第1连接垫，设置在第1芯片与第2芯片的交界区域；多个第1接点，分别沿第1方向延伸，且与多个第1连接垫相接；第1绝缘体层，与多个第1接点交叉；以及第1部件，除多个第1接点以外，与第1绝缘体层排列设置在和衬底平行的面内，且具有与第1绝缘体层不同的应力。

Description

半导体存储装置
[相关申请案的交叉参考]
本申请案享有以日本专利申请案2022-148191号(申请日：2022年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
[背景技术]
作为能够将数据非易失地存储的半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。在NAND型闪速存储器中，采用三维存储器构造来实现高集成化及大容量化。
发明内容
[发明要解决的问题]
本发明要解决的问题在于提供一种抑制良率降低的半导体存储装置。
实施方式的半导体存储装置具备：第1芯片，包含衬底；以及第2芯片，与所述第1芯片排列在和所述衬底的上表面垂直的第1方向上，且与所述第1芯片相接；所述第2芯片包含存储单元阵列，所述存储单元阵列具有在所述第1方向上相互分开地排列的多个第1配线层、及贯通所述多个第1配线层且沿所述第1方向延伸的存储器柱，且所述半导体存储装置包含：多个第1连接垫，设置在所述第1芯片与所述第2芯片的交界区域；多个第1接点，分别沿所述第1方向延伸，且与所述多个第1连接垫相接；第1绝缘体层，与所述多个第1接点交叉；以及第1部件，除所述多个第1接点以外，与所述第1绝缘体层排列设置在和所述衬底平行的面内，且具有与所述第1绝缘体层不同的应力。
附图说明
图1是表示包含实施方式的半导体存储装置在内的存储器系统的构成的一例的框图。
图2是表示实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储装置具备的存储单元阵列的截面构造的一例的剖视图。
图4是表示实施方式的半导体存储装置的XZ平面上的截面构造的一例的剖视图。
图5是表示实施方式的半导体存储装置的XY平面上的截面构造的一例的、与图4的沿着Z方向的V-V线相同高度处的半导体存储装置的剖视图。
图6是表示实施方式的连接垫的截面构造的一例的剖视图。
图7是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图8是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的俯视图。
图9是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图10是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图11是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图12是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图13是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图14是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图15是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图16是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图17是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图18是用于说明实施方式的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
图19是表示第1变化例的半导体存储装置的XZ平面上的截面构造的一例的剖视图。
图20是表示第1变化例的半导体存储装置的XY平面上的截面构造的一例的、与图19的沿着Z方向的XX-XX线相同高度处的半导体存储装置的剖视图。
图21是表示第2变化例的半导体存储装置的XY平面上的截面构造的一例的剖视图。
图22是表示第3变化例的半导体存储装置的XZ平面上的截面构造的一例的剖视图。
图23是用于说明第3变化例的半导体存储装置具备的存储单元阵列的制造方法的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，附图的尺寸及比率未必与实物相同。另外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。另外，在将具有相同构成的要素彼此特别区分的情况下，有时在相同符号的末尾附加互不相同的字符或数字。
1实施方式
以下，对实施方式的半导体存储装置进行说明。
1.1构成
对实施方式的半导体存储装置的构成进行说明。
1.1.1存储器系统
首先，利用图1对存储器系统的构成例进行说明。图1是表示包含实施方式的半导体存储装置在内的存储器系统的构成的一例的框图。
存储器系统3例如是SSD(solid state drive，固态驱动器)或SD(SecureDigital，安全数字)TM卡。存储器系统3例如连接于未图示的外部的主机机器。存储器系统3存储来自主机机器的数据。另外，存储器系统3将数据读出到主机机器。
存储器系统3具备半导体存储装置1及存储器控制器2。
半导体存储装置1例如是NAND型闪速存储器。半导体存储装置1将数据非易失地存储。以下，以半导体存储装置1为NAND型闪速存储器的情况为例进行说明。
存储器控制器2例如包括SoC(system-on-a-chip，片上系统)之类的集成电路。存储器控制器2例如基于来自主机机器的请求，将数据写入到半导体存储装置1。另外，存储器控制器2例如基于来自主机机器的请求，从半导体存储装置1读出数据。另外，存储器控制器2将已从半导体存储装置1读出的数据发送到主机机器。
半导体存储装置1与存储器控制器2的通信例如依据SDR(single data rate，单倍数据速率)接口、触发DDR(double data rate，双倍数据速率)接口或ONFI(Open NANDflash interface，开放式NAND闪存接口)。
1.1.2半导体存储装置
接下来，利用图1对半导体存储装置1的内部构成进行说明。半导体存储装置1例如包含存储单元阵列10及周边电路PERI。周边电路PERI例如包含指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够将数据非易失地存储的多个存储单元的集合。块BLK例如用作数据的抹除单位。另外，在存储单元阵列10中设置有多个位线及多个字线。1个存储单元例如与1条位线及1条字线建立关联。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作及抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含页地址PA、块地址BA及列地址CA。例如，页地址PA、块地址BA及列地址CA分别用于字线、块BLK及位线的选择。
定序器13控制整个半导体存储装置1的动作。定序器13基于指令寄存器11中存储的指令CMD而执行读出动作、写入动作及抹除动作。
驱动器模块14产生读出动作、写入动作及抹除动作等中所使用的电压。并且，驱动器模块14例如基于地址寄存器12中所保存的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中所保存的块地址BA，选择对应的存储单元阵列10内的1个块BLK。并且，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压，传输到所选择的块BLK内的被选择的字线。
感测放大器模块16在写入动作中，将从存储器控制器2接收到的写入数据DAT传输到存储单元阵列10。另外，感测放大器模块16在读出动作中，基于位线的电压对存储单元中所存储的数据执行判定。感测放大器模块16将该判定的结果作为读出数据DAT传输到存储器控制器2。
1.1.3存储单元阵列的电路构成
利用图2对存储单元阵列10的电路构成的一例进行说明。图2是表示实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。图2中，示出存储单元阵列10所包含的多个块BLK中的1个块BLK。在图2所示的例子中，块BLK包含4个串组件SU0、SU1、SU2及SU3。
各串组件SU包含与位线BL0～BLk(k为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。各存储单元晶体管MT0～MT7包含控制栅极及电荷储存膜。各存储单元晶体管MT0～MT7将数据非易失地保存。选择晶体管ST1及ST2用于各种动作时的串组件SU的选择。此外，在以下的说明中，在不对位线BL0～BLk加以区分的情况下，将各位线BL0～BLk简称为位线BL。另外，在不对存储单元晶体管MT0～MT7加以区分的情况下，将各存储单元晶体管MT0～MT7简称为存储单元晶体管MT。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的第1端连接于与该选择晶体管ST1建立关联的位线BL。选择晶体管ST1的第2端连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的第1端连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的第2端连接于源极线SL。
在同一个块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串组件SU0～SU3内的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对，多个选择晶体管ST2的栅极共通连接于选择栅极线SGS。然而，并不限于此，多个选择晶体管ST2的栅极也可以分别连接于针对每一个串组件SU而不同的多个选择栅极线SGS。此外，在以下的说明中，在不对字线WL0～WL7加以区分的情况下，将各字线WL0～WL7简称为字线WL。另外，在不对选择栅极线SGD0～SGD3加以区分的情况下，将各选择栅极线SGD0～SGD3简称为选择栅极线SGD。
对位线BL0～BLk分别分配不同的列地址。各位线BL在多个块BLK间被分配了相同的列地址的NAND串NS所共有。字线WL0～WL7分别针对每一个块BLK而设置。源极线SL例如在多个块BLK间被共有。
在1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，包含分别存储1位数据的多个存储单元晶体管MT的单元组件CU的存储容量被定义为“1页数据”。单元组件CU可根据存储单元晶体管MT存储的数据的位数而具有2页数据以上的存储容量。
此外，存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各块BLK包含的串组件SU的个数可为任意个数。各NAND串NS包含的存储单元晶体管MT、以及选择晶体管ST1及ST2的个数可分别为任意个数。
1.1.4存储单元阵列的构造
接下来，利用图3对存储单元阵列10的构造进行说明。图3是实施方式的半导体存储装置1的存储单元阵列10的截面构造的一例。
此外，在以下参照的附图中，X方向与位线BL的延伸方向对应，Y方向与字线WL的延伸方向对应。Z1方向与从半导体存储装置1的电极垫朝向半导体衬底的方向对应，Z2方向与从半导体存储装置1的半导体衬底朝向电极垫的方向对应。在不限定Z1方向及Z2方向的任一个的情况下，记载为Z方向。此外，在以下的说明中，将某构成要素的电极垫侧的面及端分别称为第1面及第1端。另外，将某构成要素的半导体衬底侧的面及端分别称为第2面及第2端。
存储单元阵列10包含导电体层30A、31、33、34及35、多个导电体层32、绝缘体层50、51、53、多个绝缘体层52、以及多个存储器柱MP。图3中，示出多个存储器柱MP中的4个存储器柱MP。另外，图3中，示出包含8层导电体层32及8层绝缘体层52作为多个导电体层32及多个绝缘体层52的情况。存储单元阵列10在Z方向上设置在半导体存储装置1的电极垫与半导体衬底之间。
导电体层30A例如形成为沿着XY平面扩展的板状。导电体层30A用作源极线SL。导电体层30A由导电材料构成。导电材料例如是添加有杂质的N型半导体或金属材料。
在导电体层30A的第2面上积层有绝缘体层50。在绝缘体层50的第2面上积层有导电体层31。导电体层31例如形成为沿着XY平面扩展的板状。导电体层31用作选择栅极线SGS。导电体层31例如包含钨。
在导电体层31的第2面上积层有绝缘体层51。在绝缘体层51的第2面上，朝向Z1方向按照导电体层32、绝缘体层52、…、导电体层32、绝缘体层52的顺序积层有8层导电体层32及8层绝缘体层52。导电体层32例如形成为沿着XY平面扩展的板状。8层导电体层32沿着Z1方向从导电体层31侧依序分别用作字线WL0～WL7。导电体层32例如包含钨。
在8层绝缘体层52中最靠半导体衬底侧的绝缘体层52的第2面上积层有导电体层33。导电体层33例如形成为沿着XY平面扩展的板状。导电体层33用作选择栅极线SGD。导电体层33例如包含钨。导电体层33例如通过多个部件SHE而针对每一个串组件SU电绝缘。
在导电体层33的第2面上积层有绝缘体层53。在绝缘体层53的第2面上积层有导电体层34。导电体层34沿着X方向延伸设置。导电体层34作为位线BL发挥功能。
如上所述的包含导电体层30A、31、33及34、8层导电体层32、绝缘体层50、51及53、以及8层绝缘体层52的积层构造设置成被绝缘体层包围。图3中，示出与导电体层30A的第1面相接的绝缘体层54、及与导电体层34的第2面相接的绝缘体层55。关于绝缘体层54及55，将在下文中进行叙述。此外，虽然在图3中并未图示，但如下所述，导电体层30A例如经由比导电体层30A更靠电极垫侧的导电体层而与周边电路PERI电连接。另外，虽然在图3中并未图示，但如下所述，导电体层34例如经由比导电体层34更靠半导体衬底侧的导电体层而与周边电路PERI电连接。
在比导电体层34更靠电极垫侧，沿着Z1方向延伸设置有多个存储器柱MP。多个存储器柱MP贯通导电体层31及33、以及8层导电体层32。
多个存储器柱MP中的每一个例如包含核心部件90、半导体膜91、隧道绝缘膜92、电荷储存膜93、阻挡绝缘膜94及半导体部95。
核心部件90沿着Z1方向延伸设置。核心部件90的第1端例如位于比导电体层30A更靠半导体衬底侧。核心部件90的第2端例如位于比导电体层33更靠半导体衬底侧。核心部件90例如包含氧化硅。
半导体膜91设置成覆盖核心部件90的侧面。半导体膜91的第1端覆盖核心部件90的第1端。半导体膜91的第1端与导电体层30A相接。半导体膜91的第2端位于比核心部件90的第2端更靠半导体衬底侧。半导体膜91例如包含多晶硅。
隧道绝缘膜92覆盖半导体膜91的侧面。隧道绝缘膜92的第2端位于与半导体膜91的第2端相同的高度。隧道绝缘膜92例如包含氧化硅。
电荷储存膜93覆盖隧道绝缘膜92的侧面。电荷储存膜93的第2端位于与半导体膜91的第2端、及隧道绝缘膜92的第2端相同的高度。电荷储存膜93包含能够储存电荷的绝缘体。该绝缘体例如为氮化硅。
阻挡绝缘膜94覆盖电荷储存膜93的侧面。阻挡绝缘膜94的第2端位于与半导体膜91的第2端、隧道绝缘膜92的第2端、及电荷储存膜93的第2端相同的高度。阻挡绝缘膜94例如包含氧化硅。
半导体部95设置成覆盖核心部件90的第2面。半导体部95的侧面被半导体膜91的第2端覆盖。
导电体层35在沿着Z方向的半导体部95与导电体层34之间，与半导体部95及导电体层34分别相接。
另外，多个存储器柱MP中的每一个与导电体层31交叉的部分作为选择晶体管ST2发挥功能。多个存储器柱MP中的每一个与各导电体层32交叉的部分作为存储单元晶体管MT发挥功能。多个存储器柱MP中的每一个与导电体层33交叉的部分作为选择晶体管ST1发挥功能。半导体膜91作为存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2各自的通道发挥功能。电荷储存膜93作为存储单元晶体管MT的电荷储存层发挥功能。
1.1.5半导体存储装置的构造
以下，对实施方式的半导体存储装置1的构造的一例进行说明。
1.1.5.1半导体存储装置的截面构造
利用图4对实施方式的半导体存储装置1的截面构造进行说明。图4是表示实施方式的半导体存储装置的XZ平面上的截面构造的一例的剖视图。图4中，示出半导体存储装置1的一部分的截面构造。
半导体存储装置1具有电路芯片1-1与存储器芯片1-2贴合所得之构造。
首先，对电路芯片1-1的截面构造进行说明。
电路芯片1-1包含半导体衬底70、周边电路PERI、多个导电体层36、37、38及39、嵌埋部件BE1及BE2、以及绝缘体层56、57、58、59及60。此外，以下，对半导体存储装置1包含2个嵌埋部件BE的情况进行说明，但并不限于此。半导体存储装置1只要包含至少1个嵌埋部件BE即可，也可以包含3个以上的嵌埋部件BE。
在半导体衬底70的第1面上设置有绝缘体层56。绝缘体层56例如包含氧化硅。在绝缘体层56内设置有周边电路PERI、以及多个导电体层36及37。
周边电路PERI设置在半导体衬底70的第1面上。图4中，作为周边电路PERI中包含的构成的例子，示出了3个晶体管Tr1、Tr2及Tr3。3个晶体管Tr1、Tr2及Tr3分别连接于例如位线BL、源极线SL及电极垫。
多个导电体层36包含导电体层36-1、36-2及36-3。导电体层36-1、36-2及36-3分别连接于周边电路PERI内的晶体管Tr1、Tr2及Tr3。多个导电体层36中的每一个作为柱状的接点发挥功能。
多个导电体层37包含导电体层37-1、37-2及37-3。导电体层37-1、37-2及37-3分别连接于导电体层36-1、36-2及36-3的第1面。
在绝缘体层56的第1面上、及多个导电体层37各自的第1面上，朝向Z2方向依序设置有绝缘体层57、58及59。绝缘体层57、58及59中的每一个例如形成为沿着XY平面扩展的板状。绝缘体层57例如包含具有氮的碳化硅。绝缘体层58例如包含氧化硅。绝缘体层59例如包含氮化硅。在设置绝缘体层57、58及59的部分内设置有多个导电体层38、以及嵌埋部件BE1及BE2。
多个导电体层38分别设置成与绝缘体层57、58及59交叉。由此，多个导电体层38分别设置成被各绝缘体层57～59包围。多个导电体层38各自的第1面位于与绝缘体层59的第1面相同的高度。多个导电体层38各自的第2面位于与绝缘体层57的第2面相同的高度。多个导电体层38包含导电体层38-1、38-2及38-3。导电体层38-1、38-2及38-3分别连接于导电体层37-1、37-2及37-3的第1面。多个导电体层38分别作为柱状的接点发挥功能。
嵌埋部件BE1及BE2相互分开地设置。各嵌埋部件BE的第1面位于与绝缘体层58的第1面相同的高度。各嵌埋部件BE的第2面位于与绝缘体层58的第2面相同的高度。
各嵌埋部件BE例如是高压缩应力部件或拉伸应力部件。
高压缩应力部件例如具有比绝缘体层58高的压缩应力。也就是说，高压缩应力部件例如具有比包含氧化硅的膜高的压缩应力。另外，拉伸应力部件具有拉伸应力。此外，在分别应用高压缩应力部件及拉伸应力部件作为嵌埋部件BE的半导体存储装置1中，除所使用的嵌埋部件BE的种类以外的不同方面将在下文进行叙述。如上所述，各嵌埋部件BE例如具有与绝缘体层58具有的应力不同的应力。
更具体来说，高压缩应力部件例如包含通过溅镀等PVD(physical vapordeposition，物理气相沉积)形成的氮化硅。高压缩应力部件例如具有-300MPa以下(绝对值300MPa以上)的压缩应力。拉伸应力部件例如包含通过CVD(chemical vapor deposition，化学气相沉积)形成的氮化硅。拉伸应力部件例如具有绝对值300MPa以上的拉伸应力。通过PVD形成的氮化硅与通过CVD形成的氮化硅相比，部件中的氢含有率较低。因此，例如能够利用二次离子质谱法(secondary ion masss pectrometry)来区分通过PVD形成的氮化硅与通过CVD形成的氮化硅。
此外，作为高压缩应力部件，例如也可以使用在通过CVD形成的氮化硅中添加碳或硼等杂质所得的部件。另外，作为高压缩应力部件或拉伸应力部件，也可以使用与氮化硅不同的材料。
在绝缘体层59及多个导电体层38的第1面上设置有绝缘体层60。绝缘体层60例如包含氧化硅。在与绝缘体层60同层设置有多个导电体层39。多个导电体层39例如包含铜。
多个导电体层39包含导电体层39-1、39-2及39-3。导电体层39-1、39-2及39-3分别连接于导电体层38-1、38-2及38-3的第1面。多个导电体层39中的每一个是以该导电体层39的第1面与电路芯片1-1的第1面成为同一平面的方式设置。多个导电体层39中的每一个作为用于将电路芯片1-1与存储器芯片1-2电连接的连接垫BP发挥功能。
接下来，对存储器芯片1-2的截面构造进行说明。
存储器芯片1-2包含导电体层30B、30C、41、42、43、44A及44B、多个导电体层40、绝缘体层54、55、61及62、存储单元阵列10、以及电极垫PD。
在存储器芯片1-2中，在电路芯片1-1的第1面上设置有绝缘体层61。绝缘体层61例如包含氧化硅。在与绝缘体层61同层设置有多个导电体层40。多个导电体层40例如包含铜。
在存储器芯片1-2的第2面中，在电路芯片1-1的多个导电体层39各自的第1面上设置有作为连接垫BP发挥功能的多个导电体层40中的任一个。多个导电体层40包含导电体层40-1、40-2及40-3。导电体层40-1、40-2及40-3分别连接于导电体层39-1、39-2及39-3的第1面。通过这些构成，电路芯片1-1与存储器芯片1-2通过多个导电体层39及40而电连接。
在绝缘体层61及多个导电体层40的第1面上设置有绝缘体层55。绝缘体层55例如包含氧化硅。在绝缘体层55内设置有导电体层41、42及43、以及存储单元阵列10的部分。
存储单元阵列10是以导电体层34配置在半导体衬底70侧且导电体层30A配置在电极垫PD侧的方式设置。存储单元阵列10例如以导电体层30A的第2面位于与绝缘体层55的第1面相同的高度的方式设置。也就是说，在绝缘体层55内设置有存储单元阵列10中的导电体层31及33～35、8层导电体层32、绝缘体层50、51及53、8层绝缘体层52、多个部件SHE、以及多个存储器柱MP等。
在导电体层40-1的第1面上设置有导电体层41。导电体层41作为柱状的接点发挥功能。导电体层41的第1面连接于导电体层34的第2面。由此，导电体层40-1经由导电体层41而连接于位线BL。
在导电体层40-2的第1面上设置有导电体层42。导电体层42作为柱状的接点发挥功能。导电体层42在Z方向上贯通绝缘体层55。
在导电体层40-3的第1面上设置有导电体层43。导电体层43作为柱状的接点发挥功能。导电体层43在Z方向上贯通绝缘体层55。
存储单元阵列10中包含的导电体层30A例如包含设置在存储单元阵列10的绝缘体层50的第1面上、多个存储器柱MP各自的第1面上、及绝缘体层55的第1面上的部分。
导电体层30B设置在绝缘体层55的第1面上。导电体层30C设置在绝缘体层55的第1面上。
导电体层30A及30B、导电体层30A及30C、以及导电体层30B及30C分别相互电绝缘。导电体层30A、30B及30C设置在同层。
导电体层44A及44B设置在比绝缘体层55更靠电极垫PD侧。导电体层44A及44B作为配线层发挥功能。导电体层44A及44B例如包含铝。导电体层44A及44B相互电绝缘。
导电体层44A沿着X方向延伸。导电体层44A包含部分C1、J1及C2。部分C1、J1及C2沿着X方向依序排列。部分C1与导电体层42的第1面、及绝缘体层55的第1面中包围导电体层42的第1面的区域相接。部分C2与导电体层30A的第1面中的至少一部分相接。部分J1在不与导电体层30A及42的第1面相接的位置处将部分C1与C2电连接。通过这种构成，导电体层44A将导电体层30A与42电连接。
导电体层44B沿着X方向延伸。导电体层44B包含部分C3及J2。部分C3与导电体层43的第1面、及绝缘体层55的第1面中包围导电体层43的第1面的区域相接。部分J2在不与导电体层30C及43的第1面相接的位置处连接于部分C3。
电极垫PD设置在导电体层44B的部分J2的第1面上。电极垫PD例如能够通过键合线、焊料球、金属凸块等而连接于安装衬底或外部机器等。电极垫PD例如包含铜。
在绝缘体层55、以及导电体层30A、30B及30C各自的第1面上之中的不与导电体层44A及44B相接的区域中，设置绝缘体层54，直至部分J1及J2的第2面的高度为止。绝缘体层54例如包含氧化硅。绝缘体层54例如将导电体层44A及30B、导电体层44B及30A、以及导电体层44B及30C分别电绝缘。
在导电体层44A的第1面上、绝缘体层54的第1面上之中的不与导电体层44A及44B相接的区域、以及导电体层44B的第1面上之中的设置电极垫PD的区域以外的区域设置有绝缘体层62。绝缘体层62作为钝化膜发挥功能。绝缘体层62例如包含氮化硅或树脂材料等。
1.1.5.2与嵌埋部件同层中的构造
利用图5对嵌埋部件BE1及BE2、以及与嵌埋部件BE1及BE2同层中所包含的构造进行说明。图5是表示实施方式的半导体存储装置的XY平面上的截面构造的一例的、与图4的沿着Z方向的V-V线相同高度处的半导体存储装置的剖视图。图5中，示出整个半导体存储装置1的截面构造。
半导体存储装置1在图5所示的截面中被分割成区域CR及多个区域OR。图5中，区域CR是由虚线包围的斜线区域。
区域CR是设置多个配线CC的区域。多个配线CC包含多个导电体层38。另外，虽然在图4中省略了图示，但多个配线CC例如也包括将字线WL0～WL7以及选择栅极线SGS及SGD中的每一个与周边电路PERI电连接的接点。在区域CR中，例如设置有多个配线CC及绝缘体层58的第1部分。绝缘体层58的第1部分包围多个配线CC中的每一个的周围。由此，多个配线CC中的每一个与嵌埋部件BE分开地设置。
多个区域OR是图5所示的半导体存储装置1的截面中除区域CR以外的区域。在多个区域OR中，例如设置有嵌埋部件BE1及BE2、以及绝缘体层58的第2部分。绝缘体层58的第2部分例如是绝缘体层58中除绝缘体层58的第1部分以外的部分。
关于多个区域OR，更具体来说，在图5所示的例子中，多个区域OR例如包含区域OR1、OR2及OR3。各区域OR1及OR2被区域CR包围。各区域OR1及OR2例如设置成具有与X方向平行的边及与Y方向平行的边的矩形。区域OR3是包围区域CR的部分。
关于嵌埋部件BE1及BE2，更具体来说，各嵌埋部件BE1及BE2例如设置成具有与X方向平行的边及与Y方向平行的边的矩形。嵌埋部件BE1例如配置在区域OR1。嵌埋部件BE2例如配置在区域OR2。
嵌埋部件BE1及BE2也可以设置成例如沿Z方向观察时，至少一部分与半导体存储装置1的构成中容易产生翘曲的构成重叠。容易产生翘曲的该构成例如是存储单元阵列10。在实施方式中，例如以与存储单元阵列10重叠的方式设置嵌埋部件BE1的部分。
此外，在实施方式中，示出了嵌埋部件BE设置在被区域CR包围的各区域OR的情况，但并不限于此。嵌埋部件BE例如也可以配置在区域CR外侧的区域OR3。
另外，图5中，示出了半导体存储装置1包含1个区域CR的情况，但并不限于此。半导体存储装置1也可以包含2个以上的区域CR。
另外，图5中，示出了半导体存储装置1包含被区域CR包围的2个区域OR的情况，但并不限于此。半导体存储装置1也可以不包含被区域CR包围的区域OR，也可以包含被区域CR包围的1个区域OR或3个以上的区域OR。
另外，被区域CR包围的各区域OR的形状并不限于矩形。各区域OR例如也可以设置成多边形。另外，关于各嵌埋部件BE的形状，也与各区域OR的形状同样地，并不限于矩形。各嵌埋部件BE同样可以设置成例如多边形。
另外，在图5所示的例子中，各嵌埋部件BE被绝缘体层58的第2部分包围。也就是说，各嵌埋部件BE不与区域CR相接。然而，并不限于此。各嵌埋部件BE也可以与区域CR相接而设置。也就是说，例如嵌埋部件BE1及BE2也可以分别设置在整个区域OR1及OR2。如上所述，在区域CR中，多个配线CC中的每一个均被绝缘体层58的第1部分包围，因此，多个配线CC中的每一个与嵌埋部件BE1及BE2均不相接。
1.1.5.3连接垫的截面构造
接下来，参照图6对连接垫BP的截面构造进行说明。图6是表示实施方式的连接垫BP的截面构造的一例的剖视图。此外，以下，对连接导电体层39-1与导电体层40-1的部分进行说明，但关于将其它多个导电体层39中的每一个和与该导电体层39对应的导电体层40连接的部分也同样。
在电路芯片1-1与存储器芯片1-2贴合的贴合面中，导电体层39-1的面积与导电体层40-1的面积例如大致相等。在这种情况下，如果对导电体层39-1及40-1使用铜，那么导电体层39-1的铜与导电体层40-1的铜一体化，会难以确认相互的铜的交界。但是，通过因贴合的位置偏移引起的将导电体层39-1与导电体层40-1贴合后的形状的应变、铜的障壁金属的位置偏移(侧面处的不连续部位的产生)而能够确认贴合。
另外，通过金属镶嵌法形成导电体层39-1及40-1时，各侧面具有倾斜形状。由此，导电体层39-1的侧壁与导电体层40-1的侧壁不成为直线状。因此，将导电体层39-1与导电体层40-1贴合后的部分的沿着Z方向的截面的形状为非矩形。
另外，当已将导电体层39-1与导电体层40-1贴合时，成为由障壁金属覆盖形成它们的铜的底面、侧面及上表面的构造。与此相对，在使用铜的一般的配线层中，在铜的上表面设置具有防止铜氧化的功能的绝缘体层(氮化硅或具有氮的碳化硅等)，不设置障壁金属。因此，即便不产生贴合的位置偏移，也能够与一般的配线层加以区分。
1.2半导体存储装置的制造方法
利用图7～图18对半导体存储装置1的制造方法进行说明。图7、及图9～图18是表示实施方式的半导体存储装置1具备的存储单元阵列10的制造中途的构造的一例的剖视图。图7、及图9～图18所示的剖视图表示与图4对应的区域。图8是表示用于形成与图5对应的区域的掩模的俯视图。
首先，如图7所示，在半导体衬底70的第1面上形成周边电路PERI、多个导电体层36及37。另外，以填埋周边电路PERI、以及多个导电体层36及37的方式形成绝缘体层56，直至与多个导电体层37各自的第1面相同的高度为止。另外，在多个导电体层37的第1面上及绝缘体层56的第1面上，朝向Z2方向依序形成绝缘体层57及58。
接着，如图8所示，在所形成的绝缘体层58的第1面上形成包含2个开口部OP的掩模M1。2个开口部OP对应于嵌埋部件BE1及BE2而设置。
然后，如图9所示，通过使用所形成的掩模M1的各向异性蚀刻，将绝缘体层58中与嵌埋部件BE1及BE2对应的区域去除。本步骤中的各向异性蚀刻例如是RIE(Reactive IonEtching，反应式离子蚀刻)。然后，去除掩模M1。
然后，通过使用掩模M1的各向异性蚀刻去除所得的空间被嵌埋部件BE嵌埋。当预定形成的嵌埋部件BE为作为高压缩应力部件发挥功能的氮化硅时，该嵌埋部件BE例如通过PVD形成。当预定形成的嵌埋部件BE为作为拉伸应力部件发挥功能的氮化硅时，所述嵌埋部件BE例如通过CVD形成。另外，例如通过CMP(Chemical Mechanical Polishing，化学机械抛光)使像所述那样嵌埋的嵌埋部件BE的上表面平坦化。由此，如图10所示，形成嵌埋部件BE1及BE2。另外，在嵌埋部件BE1及BE2、以及绝缘体层58各自的第1面上形成绝缘体层59。
接着，如图11所示，通过使用包含与多个导电体层38对应的开口部的掩模M2的各向异性蚀刻，将预定形成多个导电体层38的区域中与绝缘体层58及59同层所包含的部分去除。本步骤中的各向异性蚀刻例如是RIE。然后，去除掩模M2。
然后，在包括通过使用掩模M2的各向异性蚀刻去除所得的空间在内的绝缘体层59的第1面上形成绝缘部件。另外，如图12所示，通过使用包含与多个导电体层39对应的开口部的掩模M3的各向异性蚀刻，例如使沿Z方向观察时与该开口部重叠的绝缘体层59的部分保留，并且将绝缘体层57及绝缘部件中预定形成多个导电体层38的区域、及预定形成多个导电体层39的区域一起去除。由此，该去除处理后的绝缘部件的部分被作为绝缘体层60。本步骤中的各向异性蚀刻例如是RIE。在本步骤中的各向异性蚀刻中，例如通过使绝缘体层57及绝缘部件的蚀刻速率高于绝缘体层59的蚀刻速率，而使得绝缘体层59作为终止膜发挥功能。然后，去除掩模M3。
然后，如图13所示，一起形成多个导电体层38及39。
通过以上的步骤，形成电路芯片1-1。
接着，如图14所示，在半导体衬底100的第2面上形成导电体层30、存储单元阵列10中除导电体层30A以外的部分、导电体层41～43、多个导电体层40、以及绝缘体层55及61。导电体层30包含与导电体层30A、30B及30C对应的部分。通过本步骤，形成存储器芯片1-2的部分。
然后，如图15所示，通过贴合处理将电路芯片1-1与存储器芯片1-2贴合。更具体来说，以包含在电路芯片1-1的一端且作为连接垫BP发挥功能的多个导电体层39与包含在存储器芯片1-2的一端且作为连接垫BP发挥功能的多个导电体层40对向的方式配置。另外，通过热处理将对向的连接垫BP彼此接合。然后，去除半导体衬底100。
然后，如图16所示，形成导电体层30A、30B及30C、以及绝缘体层54。更具体来说，例如通过使用光刻及蚀刻的处理等，将导电体层30分离成导电体层30A、30B及30C。另外，使绝缘体沉积在导电体层30A、30B及30C的第1面上、绝缘体层55的第1面上之中的包围导电体层42及43的部分、以及导电体层42及43的第1面上。另外，例如通过使用光刻及蚀刻的处理等，将该沉积的绝缘体中预定分别形成导电体层44A的部分C1及C2、以及导电体层44B的部分C3的区域去除。由此，形成绝缘体层54。
接着，如图17所示，形成导电体层44A及44B。更具体来说，在绝缘体层54的第1面上、导电体层42及43的第1面上、以及导电体层30A的第1面上及绝缘体层55的第1面之中未设置绝缘体层54的部分，以沿着Z方向的厚度大致一样的方式形成导电体层44。然后，例如通过使用光刻及蚀刻的处理等，将该形成的导电体层44分离成导电体层44A及44B。通过本步骤，形成导电体层44A的部分C1、C2及J1、以及导电体层44B的部分C3及J2。
接着，如图18所示，形成电极垫PD、及在电极垫PD的第1面具有开口部的绝缘体层62。更具体来说，首先，在部分J2的第1面上形成电极垫PD。然后，在半导体存储装置1的第1端，除了设置电极垫PD的区域以外，形成绝缘体层62。
此外，以上说明的制造步骤只是一例，也可以在各制造步骤之间插入其它处理，也可以调换制造步骤的顺序。例如，由于电路芯片1-1及存储器芯片1-2是使用互不相同的半导体衬底而形成，所以，图7～图13所示的形成电路芯片1-1的步骤与图14所示的形成存储器芯片1-2的部分的步骤能够同时进行。
1.3效果
根据实施方式，能够抑制半导体存储装置1的良率降低。以下，对实施方式的效果进行说明。
根据实施方式，半导体存储装置1在电路芯片1-1中，在和与多个导电体层38交叉的绝缘体层58同层中包含嵌埋部件BE，所述多个导电体层38与作为连接垫BP发挥功能的多个导电体层39分别相接。嵌埋部件BE是具有与绝缘体层58不同的应力的高压缩应力部件或拉伸应力部件。由此，能够抑制半导体存储装置1的翘曲的大小增大。因此，能够抑制因半导体存储装置1的翘曲而导致产生不良。因此，能够抑制半导体存储装置1的良率降低。
如果进行补充，那么存在如下情况，即，因在半导体衬底上积层有多个层的三维积层型构造而导致半导体存储装置中除半导体衬底以外的部分产生沿着X方向及Y方向的各方向的半导体存储装置的翘曲。例如存在如下情况，即，制造步骤中的使半导体衬底变薄的处理导致在该处理之前被半导体衬底抑制的半导体存储装置的翘曲变得明显。也就是说，存在如下情况，即，半导体存储装置中除半导体衬底以外的部分对半导体存储装置的翘曲的影响相对变大会导致半导体存储装置的翘曲的大小变大。由此，存在半导体存储装置成为向上凸出的形状或向下凸出的形状的情况。因此，例如存在产生电极垫的连接不良或因绝缘体层被破坏而引起的不同配线间的短路的情况。
根据实施方式，半导体存储装置1在电路芯片1-1内包含嵌埋部件BE。由此，例如，当不包含嵌埋部件的半导体存储装置有向上凸出而翘曲的趋势时，通过半导体存储装置1具有作为高压缩应力部件的嵌埋部件BE，能够抑制半导体存储装置1的翘曲。另外，例如，当不包含嵌埋部件的半导体存储装置有向下凸出而翘曲的趋势时，通过半导体存储装置1具有作为拉伸应力部件的嵌埋部件BE，能够抑制半导体存储装置1的翘曲。
另外，在实施方式的半导体存储装置1中，嵌埋部件BE设置在设置多个导电体层38的高度的范围内。如果是这种构成，那么例如与嵌埋部件设置在绝缘体层55内的情况、及嵌埋部件设置在绝缘体层56内的情况相比，容易配置嵌埋部件BE。如果进行补充，那么例如设置在绝缘体层56内的配线是以将电路芯片1-1与存储器芯片1-2电连接时，使电路芯片1-1内的电连接变得有效率的方式配置。另外，例如设置在绝缘体层55内的配线与设置在绝缘体层56内的配线同样地，以使存储器芯片1-2内的电连接变得有效率的方式配置。由于这些原因，设置在绝缘体层55及56内的配线会配置得复杂。因此，当嵌埋部件设置在绝缘体层55内时、及嵌埋部件设置在绝缘体层56内时，有可能嵌埋部件的构造及配置分别变得复杂。另外，有可能难以确保配置嵌埋部件的区域。另一方面，多个导电体层38的配置通过作为连接垫BP发挥功能的多个导电体层39及40的配置而唯一地确定。连接垫BP例如为了使电路芯片1-1与存储器芯片1-2的贴合容易，而比设置在绝缘体层55及56内的配线更为简单地配置。由于这些原因，实施方式的半导体存储装置1不会存在嵌埋部件BE的构造或配置变得复杂、以及难以确保配置嵌埋部件BE的区域的情况。
另外，根据实施方式，嵌埋部件BE能够设置成沿Z方向观察时，至少一部分与半导体存储装置1的构成中容易产生翘曲的构成重叠。由此，能够有效地抑制由容易产生翘曲的该构成引起的半导体存储装置1的翘曲。更具体地，如果嵌埋部件BE设置成沿Z方向观察时与存储单元阵列10的至少一部分重叠，那么能够有效地抑制由存储单元阵列10引起的半导体存储装置1的翘曲。
2变化例
所述实施方式能够进行各种变化。以下，对变化例的半导体存储装置进行说明。
2.1第1变化例
在所述实施方式中，示出了在各区域OR1及OR2中嵌埋部件BE设置成1个矩形的情况，但并不限于此。半导体存储装置也可以构成为包含在各区域OR1及OR2中相互分开地设置成线状的多个嵌埋部件BE。在以下的说明中，关于第1变化例的半导体存储装置1的构成及制造方法，主要对与实施方式的半导体存储装置1的构成及制造方法不同的方面进行说明。
利用图19及图20对第1变化例的半导体存储装置1的截面构造进行说明。图19与实施方式的图4所示的半导体存储装置的截面构造对应。图20是表示第1变化例的半导体存储装置的XY平面上的截面构造的一例的、与图19的沿着Z方向的XX-XX线相同高度处的半导体存储装置的剖视图。图19与实施方式的图4同样地，示出了半导体存储装置1的一部分的XZ平面上的截面构造。图20与实施方式的图5同样地，与整个半导体存储装置1的截面构造对应。
如图19所示，半导体存储装置1包含多个嵌埋部件BE1及BE2。在图19所示的截面中，示出了5个嵌埋部件BE1、及3个嵌埋部件BE2。
如图20所示，多个嵌埋部件BE1及BE2中的每一个例如设置成具有沿着X方向及Y方向的各方向的边的线状。多个嵌埋部件BE1及BE2中的每一个沿着字线WL的延伸方向延伸。多个嵌埋部件BE1及BE2分别相互隔开。多个嵌埋部件BE1例如沿着X方向以大致固定的间隔配置。另外，多个嵌埋部件BE2例如沿着X方向以大致固定的间隔配置。
第1变化例的半导体存储装置1的制造方法除了实施方式的图8所示的步骤中的掩模M1的形状不同以外，与实施方式的半导体存储装置的制造方法相同。
通过第1变化例，也发挥与实施方式相同的效果。
另外，根据第1变化例，多个嵌埋部件BE1及BE2中的每一个沿着字线WL的延伸方向延伸。由此，例如，当半导体存储装置1容易沿着存储单元阵列10的字线WL的延伸方向产生翘曲时，能够有效地抑制半导体存储装置1的翘曲的大小增大。
2.2第2变化例
在所述第1变化例中，示出了多个嵌埋部件BE1及BE2中的每一个沿Y方向延伸的情况，但并不限于此。多个嵌埋部件BE1及BE2中的每一个也可以沿X方向延伸。在以下的说明中，关于第2变化例的半导体存储装置1的构成及制造方法，主要对与实施方式的半导体存储装置1的构成、及第1变化例的半导体存储装置1的构成及制造方法不同的方面进行说明。
利用图21对第2变化例的半导体存储装置1的截面构造进行说明。图21是表示第2变化例的半导体存储装置的XY平面上的截面构造的一例的剖视图。图21与实施方式的图5所示的半导体存储装置的截面构造对应。此外，第2变化例的半导体存储装置1的XZ平面上的截面构造与实施方式的半导体存储装置1的XZ平面上的截面构造相同。
如图21所示，多个嵌埋部件BE1及BE2中的每一个例如设置成具有沿着X方向及Y方向的各方向的边的线状。多个嵌埋部件BE1及BE2中的每一个沿着位线BL的延伸方向延伸。多个嵌埋部件BE1及BE2分别相互隔开。多个嵌埋部件BE1例如沿着Y方向以大致固定的间隔配置。另外，多个嵌埋部件BE2例如沿着Y方向以大致固定的间隔配置。
第2变化例的半导体存储装置1的制造方法除了实施方式的图8所示的步骤中的掩模M1的形状不同以外，与实施方式及第1变化例的半导体存储装置的制造方法相同。
通过第2变化例，也发挥与实施方式相同的效果。
另外，根据第2变化例，多个嵌埋部件BE1及BE2中的每一个沿着位线BL的延伸方向延伸。由此，例如，当半导体存储装置1容易沿着存储单元阵列10的位线BL的延伸方向产生翘曲时，能够有效地抑制半导体存储装置1的翘曲的大小增大。
2.3第3变化例
在所述实施方式、第1变化例、及第2变化例中，示出了各嵌埋部件BE设置在电路芯片1-1内的情况，但并不限于此。各嵌埋部件BE也可以设置在存储器芯片1-2内。在以下的说明中，关于第3变化例的半导体存储装置1的构成及制造方法，主要对与实施方式的半导体存储装置1的构成及制造方法不同的方面进行说明。
利用图22对第3变化例的半导体存储装置1的构成进行说明。图22是表示第3变化例的半导体存储装置的XZ平面上的截面构造的一例的剖视图。图22所示的剖视图与图4所示的剖视图对应。
第3变化例的电路芯片1-1包含半导体衬底70、周边电路PERI、多个导电体层36、37、38及39、以及绝缘体层56及60。也就是说，第3变化例的电路芯片1-1不包含绝缘体层57～59、以及嵌埋部件。第3变化例的电路芯片1-1的构造除了不包含绝缘体层57～59、以及嵌埋部件以外，与实施方式的电路芯片1-1相同。
第3变化例的存储器芯片1-2除了包含导电体层30B、30C、41、42、43、44A及44B、多个导电体层40、绝缘体层54、55、61及62、存储单元阵列10、以及电极垫PD以外，还包含多个导电体层45及46、绝缘体层63、64及65、以及嵌埋部件BE3及BE4。
在绝缘体层61的第1面上、及多个导电体层40各自的第1面上，朝向Z2方向依序设置有绝缘体层63、64及65。绝缘体层63、64及65中的每一个例如形成为沿着XY平面扩展的板状。绝缘体层63例如包含氮化硅。绝缘体层64例如包含氧化硅。绝缘体层65例如包含具有氮的碳化硅。在设置绝缘体层63、64及65的部分内设置有多个导电体层45、以及嵌埋部件BE3及BE4。
多个导电体层45中的每一个设置成与绝缘体层63、64及65交叉。由此，多个导电体层45中的每一个设置成被各绝缘体层63～65包围。多个导电体层45各自的第1面位于与绝缘体层65的第1面相同的高度。多个导电体层45各自的第2面位于与绝缘体层63的第2面相同的高度。多个导电体层45包含导电体层45-1、45-2及45-3。导电体层45-1、45-2及45-3分别连接于导电体层40-1、40-2及40-3的第1面。多个导电体层45分别作为柱状的接点发挥功能。
嵌埋部件BE3及BE4相互分开而设置。各嵌埋部件BE的第1面位于与绝缘体层64的第1面相同的高度。各嵌埋部件BE的第2面位于与绝缘体层64的第2面相同的高度。如上所述，多个导电体层45中的每一个被绝缘体层64包围，因此，嵌埋部件BE3及BE4分别与多个导电体层45中的每一个分开而设置。
在绝缘体层65的第1面上、及多个导电体层45各自的第1面上设置有绝缘体层55。在绝缘体层55内，除了设置有导电体层41、42及43、以及存储单元阵列10的部分以外，还设置有多个导电体层46。
多个导电体层46包含导电体层46-1、46-2及46-3。导电体层46-1、46-2及46-3分别连接于导电体层45-1、45-2及45-3的第1面。
在导电体层46-1的第1面上设置有导电体层41。
在导电体层46-2的第1面上设置有导电体层42。
在导电体层46-3的第1面上设置有导电体层43。
嵌埋部件BE3及BE4、以及与嵌埋部件BE3及BE4同层中的截面构造除了包含嵌埋部件BE3及BE4来代替嵌埋部件BE1及BE2、以及嵌埋部件BE3及BE4包含在存储器芯片1-2中来代替包含在电路芯片1-1中以外，与图5所示的实施方式的半导体存储装置的XY平面上的截面构造实质上相同。
利用图23对第3变化例的半导体存储装置1的制造方法进行说明。图23是用于对第3变化例的半导体存储装置具备的存储单元阵列的制造方法的一例进行说明的剖视图。
在第3变化例的半导体存储装置1的制造方法中的存储器芯片1-2的制造步骤中，如图23所示，在半导体衬底100的第2面上形成导电体层30、存储单元阵列10中除导电体层30A以外的部分、导电体层41～43、多个导电体层46、以及绝缘体层65。
接着，分别与实施方式中的多个导电体层39及38、绝缘体层60、59及58、以及嵌埋部件BE1及BE2同样地形成多个导电体层40及45、绝缘体层61、63及64、以及嵌埋部件BE3及BE4。
第3变化例中的电路芯片1-1的制造方法除了未形成绝缘体层57～59、以及嵌埋部件BE1及BE2以外，与实施方式中的电路芯片1-1的制造方法相同。
另外，制造电路芯片1-1及存储器芯片1-2后的步骤与利用图15～图18说明的实施方式的制造方法实质上相同。
通过第3变化例，也发挥与实施方式、第1变化例、及第2变化例相同的效果。第3变化例也能够与其它变化例组合。也就是说，嵌埋部件BE3及BE4、以及与嵌埋部件BE3及BE4同层中的截面构造也可以与图20所示的第1变化例的半导体存储装置的XY平面上的截面构造、或图21所示的第2变化例的半导体存储装置的XY平面上的截面构造实质上相同。
另外，在第3变化例的半导体存储装置1中，嵌埋部件BE设置在设置多个导电体层45的高度的范围内。如果是这种构成，那么根据与实施方式的半导体存储装置相同的原因，而容易配置嵌埋部件BE。
3其它
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
3 存储器系统
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
70、100 半导体衬底
30～43、44A、44B、45、46 导电体层
50～65 绝缘体层
BE、BE1、BE2、BE3、BE4 嵌埋部件
M 掩模
BLK 块
SU 串组件
NS NAND串
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGS、SGD 选择栅极线
SHE 部件。

Claims (20)

1.一种半导体存储装置，具备：
第1芯片，包含衬底；以及
第2芯片，与所述第1芯片排列在和所述衬底的上表面垂直的第1方向上，且与所述第1芯片相接；
所述第2芯片包含存储单元阵列，
所述存储单元阵列具有在所述第1方向上相互分开地排列的多个第1配线层、及贯通所述多个第1配线层且沿所述第1方向延伸的存储器柱，且
所述半导体存储装置包含：
多个第1连接垫，设置在所述第1芯片与所述第2芯片的交界区域；
多个第1接点，分别沿所述第1方向延伸，且与所述多个第1连接垫相接；
第1绝缘体层，与所述多个第1接点交叉；以及
第1部件，除所述多个第1接点以外，与所述第1绝缘体层排列设置在和所述衬底平行的面内，且具有与所述第1绝缘体层不同的应力。
2.根据权利要求1所述的半导体存储装置，其还具备多个第2连接垫，
所述多个第2连接垫设置在所述第1芯片与所述第2芯片的交界区域，
所述多个第1连接垫设置在所述第1芯片，所述多个第2连接垫设置在所述第2芯片，且所述多个第1连接垫的上表面与所述多个第2连接垫的下表面相接，
所述多个第1接点与所述多个第1连接垫的下表面相接。
3.根据权利要求1所述的半导体存储装置，其还具备多个第2连接垫，
所述多个第2连接垫设置在所述第1芯片与所述第2芯片的交界区域，
所述多个第1连接垫设置在所述第2芯片，所述多个第2连接垫设置在所述第1芯片，且所述多个第1连接垫的下表面与所述多个第2连接垫的上表面相接，
所述多个第1接点与所述多个第1连接垫的上表面相接。
4.根据权利要求1所述的半导体存储装置，其中
所述第1部件具有沿所述第1方向观察时与设置所述存储单元阵列的区域重叠的部分。
5.根据权利要求1所述的半导体存储装置，其中
所述第1部件具有比所述第1绝缘体层高的压缩应力。
6.根据权利要求1所述的半导体存储装置，其中
所述第1部件具有拉伸应力。
7.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘体层包含氧化硅。
8.一种半导体存储装置，具备：
第1芯片，包含衬底；以及
第2芯片，与所述第1芯片排列在和所述衬底的上表面垂直的第1方向上，且与所述第1芯片相接；
所述第2芯片包含存储单元阵列，
所述存储单元阵列具有在所述第1方向上相互分开地排列的多个第1配线层、及贯通所述多个第1配线层且沿所述第1方向延伸的存储器柱，且
所述半导体存储装置包含：
多个第1接点，在所述第1方向上的所述衬底与所述存储单元阵列之间沿所述第1方向延伸，且将所述第1芯片与所述第2芯片电连接；
第1绝缘体层，与所述多个第1接点交叉；以及
多个第1部件，分别与所述第1绝缘体层排列设置在和所述衬底平行的面内，沿与所述衬底平行的第2方向延伸，且在与所述第1方向及所述第2方向正交的第3方向上相互分开地排列，此处，所述多个第1部件具有与所述第1绝缘体层不同的应力。
9.根据权利要求8所述的半导体存储装置，其中
所述多个第1配线层中的每一个沿所述第2方向延伸。
10.根据权利要求8所述的半导体存储装置，其中
所述存储单元阵列包含第2配线层，
所述第2配线层沿所述第2方向延伸，且连接于所述存储器柱的所述第1方向上的一端，
所述多个第1配线层中的每一个沿所述第3方向延伸。
11.根据权利要求8所述的半导体存储装置，其中
所述多个第1部件具有沿所述第1方向观察时与设置所述存储单元阵列的区域重叠的部分。
12.根据权利要求8所述的半导体存储装置，其中
所述多个第1部件具有比所述第1绝缘体层高的压缩应力。
13.根据权利要求8所述的半导体存储装置，其中
所述多个第1部件具有拉伸应力。
14.根据权利要求8所述的半导体存储装置，其中
所述第1绝缘体层包含氧化硅。
15.根据权利要求8所述的半导体存储装置，其中
所述多个第1部件在所述第3方向上隔开第1间隔而排列。
16.一种半导体存储装置，具备：
第1芯片，包含衬底；
第2芯片，与所述第1芯片排列在和所述衬底的上表面垂直的第1方向上，且与所述第1芯片相接；
所述第2芯片包含存储单元阵列，
所述存储单元阵列具有在所述第1方向上相互分开地排列的多个第1配线层、及贯通所述多个第1配线层且沿所述第1方向延伸的存储器柱，且
所述半导体存储装置包含：
多个第1连接垫，设置在所述第1芯片与所述第2芯片的交界区域；
多个第1接点，分别沿所述第1方向延伸，且与所述多个第1连接垫相接；
第1绝缘体层，与所述多个第1接点交叉；以及
多个第1部件，与所述第1绝缘体层排列设置在和所述衬底平行的面内，分别将与所述衬底平行的第2方向设为长度方向，在与所述第1方向及所述第2方向正交的第3方向上相互分开地排列，此处，所述多个第1部件具有与所述第1绝缘体层不同的应力。
17.根据权利要求16所述的半导体存储装置，其中
所述多个第1部件具有沿所述第1方向观察时与设置所述存储单元阵列的区域重叠的部分。
18.根据权利要求16所述的半导体存储装置，其中
所述多个第1部件具有比所述第1绝缘体层高的压缩应力。
19.根据权利要求16所述的半导体存储装置，其中
所述多个第1部件具有拉伸应力。
20.根据权利要求16所述的半导体存储装置，其中
所述第1绝缘体层包含氧化硅。
CN202310601910.4A 2022-09-16 2023-05-25 半导体存储装置 Pending CN117729773A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022148191A JP2024043163A (ja) 2022-09-16 2022-09-16 半導体記憶装置
JP2022-148191 2022-09-16

Publications (1)

Publication Number Publication Date
CN117729773A true CN117729773A (zh) 2024-03-19

Family

ID=90209365

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310601910.4A Pending CN117729773A (zh) 2022-09-16 2023-05-25 半导体存储装置

Country Status (3)

Country Link
US (1) US20240096821A1 (zh)
JP (1) JP2024043163A (zh)
CN (1) CN117729773A (zh)

Also Published As

Publication number Publication date
US20240096821A1 (en) 2024-03-21
JP2024043163A (ja) 2024-03-29

Similar Documents

Publication Publication Date Title
TW202036856A (zh) 半導體記憶體裝置
CN112530970B (zh) 半导体存储装置
CN114975469A (zh) 半导体存储装置
CN111599821A (zh) 半导体存储装置及其制造方法
TWI714211B (zh) 半導體記憶裝置
TWI776477B (zh) 半導體記憶裝置
US11758725B2 (en) Memory device and manufacturing method thereof
US11785773B2 (en) Semiconductor storage device and method for manufacturing the same
CN117729773A (zh) 半导体存储装置
US20240188310A1 (en) Semiconductor memory device
TW202415225A (zh) 半導體記憶裝置
US20230088551A1 (en) Semiconductor memory device and manufacturing method thereof
CN220606443U (zh) 存储器件
CN221103938U (zh) 存储器设备
US20230225122A1 (en) Semiconductor device
TWI834241B (zh) 記憶裝置
CN112310093B (zh) 半导体存储装置
US20240099001A1 (en) Semiconductor memory device and manufacturing method
US20230411287A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20230075993A1 (en) Semiconductor memory device
US20210296236A1 (en) Semiconductor memory device
CN116801630A (zh) 半导体存储装置
CN117500276A (zh) 存储器设备
JP2023043646A (ja) メモリデバイス
CN116669426A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination