CN116669426A - 半导体存储器装置 - Google Patents

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CN116669426A CN202210911576.8A CN202210911576A CN116669426A CN 116669426 A CN116669426 A CN 116669426A CN 202210911576 A CN202210911576 A CN 202210911576A CN 116669426 A CN116669426 A CN 116669426A
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semiconductor
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protruding portion
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原田寿史
须田圭介
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Kioxia Corp
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Abstract

根据一个实施例，一种半导体存储器装置包含：半导体层，其在第一方向上布置于衬底上方；第一互连层，其在所述衬底与所述半导体层之间；第二互连层，其在第二方向上相邻于所述第一互连层布置；多个存储器支柱；及第一构件，其在所述第一互连层与所述第二互连层之间。所述半导体层在面向与所述第一构件接触的第一表面的第二表面的侧上具有在所述第一方向上突出且在所述第一方向上与区的部分重叠的第一突出部分，所述区具有所述第一互连层及所述第一构件。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案基于且主张2022年2月16日申请的第2022-22291号日本专利申请案的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。
技术领域
本文中描述的实施例大体上涉及一种半导体存储器装置。
背景技术
NAND快闪存储器被称为能够以非易失性方式存储数据的半导体存储器装置。例如NAND快闪存储器的半导体存储器装置可采用三维存储器结构来实现更高集成及更高容量。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：半导体层，其在第一方向上布置于衬底上方；第一互连层，其布置于所述衬底与所述半导体层之间；第二互连层，其布置于所述衬底与所述半导体层之间且在与所述第一方向相交的第二方向上相邻于所述第一互连层布置；多个存储器支柱，其在所述第一方向上延伸且穿透所述第一互连层，所述存储器支柱中的每一者在所述第一方向上的端部与所述半导体层接触；及第一构件，其在所述第二方向上提供于所述第一互连层与所述第二互连层之间，所述第一构件在所述第一方向上的端部与所述半导体层接触。所述半导体层在面向与所述第一构件接触的第一表面的第二表面的侧上具有在所述第一方向上突出且在所述第一方向上与区的部分重叠的第一突出部分，所述区具有所述第一互连层及所述第一构件。
根据实施例，可降低过程的难度。
附图说明
图1是展示根据第一实施例的包含半导体存储器装置的存储器系统的配置的框图。
图2是展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的电路配置的实例的电路图。
图3是展示根据第一实施例的半导体存储器装置的横截面结构的实例的横截面图。
图4是展示根据第一实施例的在Z1方向上从上表面看时在半导体存储器装置的阵列区中的平面结构的实例的平面图。
图5是展示根据第一实施例的在Z2方向上从上表面看时在半导体存储器装置的阵列区中的平面结构的实例的平面图。
图6是沿着图5的线I-I截取的横截面图且展示根据第一实施例的半导体存储器装置的阵列区中的横截面结构的实例。
图7是沿着图6的线S-S截取的横截面图且展示根据第一实施例的半导体存储器装置中的阵列区中的存储器支柱的横截面结构的实例。
图8是沿着图5的线II-II截取的横截面图且展示根据第一实施例的半导体存储器装置的阵列区中的横截面结构的实例。
图9是展示根据第一实施例的制造半导体存储器装置的方法的实例的流程图。
图10是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图11是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图12是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图13是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图14是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图15是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图16是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图17是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图18是展示根据第一实施例的在制造半导体存储器装置的过程期间横截面结构的实例的横截面图。
图19是展示根据第一实施例的第一修改的半导体存储器装置的横截面结构的实例的横截面图。
图20是展示根据第一实施例的第二修改的半导体存储器装置的横截面结构的实例的横截面图。
图21是展示根据第二实施例的在Z2方向上从上表面看时在半导体存储器装置的阵列区中的平面结构的实例的平面图。
图22是沿着图21的线II-II截取的横截面图且展示根据第二实施例的半导体存储器装置的阵列区中的横截面结构的实例。
图23是展示根据第三实施例的在Z1方向上从上表面看时在半导体存储器装置的阵列区中的平面结构的实例的平面图。
图24是展示根据第三实施例的在Z2方向上从上表面看时在半导体存储器装置的阵列区中的平面结构的实例的平面图。
图25是沿着图24的线III-III截取的横截面图且展示根据第三实施例的半导体存储器装置的阵列区中的横截面结构的实例。
图26是展示根据第四实施例的在Z2方向上从上表面看时在半导体存储器装置的阵列区中的平面结构的实例的平面图。
具体实施方式
在下文中，将参考附图描述实施例。图式中的尺寸及比例等不总是相同于实际尺寸及比例等。在下文描述中，具有基本上相同功能及配置的构成元件将被指派相同参考符号。尤其在其中具有类似配置的元件彼此区分的情况中，相同参考符号可被指派不同字母或数字。
1.第一实施例
1.1配置
1.1.1存储器系统的配置
根据第一实施例的包含半导体存储器装置的存储器系统的配置将参考图1描述。图1是展示存储器系统的配置的框图。存储器系统是经配置以连接到外部主机装置(未展示)的存储器装置。存储器系统是例如存储卡(例如SDTM卡)、通用闪存(UFS)或固态硬盘(SSD)。存储器系统1包含存储器控制器2及半导体存储器装置3。
存储器控制器2由例如单芯片系统(SoC)的集成电路构成。存储器控制器2基于从主机装置接收的请求控制半导体存储器装置3。明确来说，例如，存储器控制器2将由主机装置请求写入的数据写入到半导体存储器装置3。此外，存储器控制器2从半导体存储器装置3读取由主机装置请求读取的数据且将读取数据传输到主机装置。
半导体存储器装置3是经配置以依非易失性方式存储数据的存储器。半导体存储器装置3是例如NAND快闪存储器。
1.1.2半导体存储器装置的配置
根据第一实施例的半导体存储器装置的配置将通过继续参考图1进行描述。半导体存储器装置3包含阵列芯片100及电路芯片200。
阵列芯片100包含例如存储器胞元阵列10。
存储器胞元阵列10包含多个块BLK0到BLKn(其中n是等于或大于1的整数)。块BLK是可以非易失性方式存储数据的一组多个存储器胞元晶体管且用作例如数据擦除单元。在存储器胞元阵列10中，提供多个位线及多个字线。每一存储器胞元晶体管与例如单个位线及单个字线相关联。存储器胞元阵列10的详细配置稍后将描述。
电路芯片200包含例如命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16。
命令寄存器11存储由半导体存储器装置3从存储器控制器2接收的命令CMD。命令CMD包含例如致使序列发生器13执行读取操作、写入操作、擦除操作及类似物的顺序。
地址寄存器12存储由半导体存储器装置3从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如块地址BAd、页地址PAd及列地址CAd。举例来说，块地址BAd、页地址PAd及列地址CAd分别用于选择块BLK、字线及位线。
序列发生器13控制半导体存储器装置3的整体操作。举例来说，序列发生器13基于存储于命令寄存器11中的命令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，借此执行读取操作、写入操作、擦除操作及类似物。
驱动器模块14产生用于读取操作、写入操作、擦除操作及类似物中的电压。接着，驱动器模块14基于存储于地址寄存器12中的页地址PAd将例如所产生的电压施加到对应于选定字线的信号线。
基于存储于地址寄存器12中的块地址BAd，行解码器模块15选择对应存储器胞元阵列10中的一个块BLK。接着，行解码器模块15将例如施加到对应于选定字线的信号线的电压传送到选定块BLK中的选定字线。
感测放大器模块16基于存储于地址寄存器12中的列地址CAd选择位线。在写入操作中，感测放大器模块16根据从存储器控制器2接收的写入数据DAT将一电压施加到选定位线。在读取操作中，感测放大器模块16基于选定位线的电压确定存储于存储器胞元晶体管中的数据且将确定结果作为读取数据DAT传送到存储器控制器2。
1.1.3存储器胞元阵列的电路配置
存储器胞元阵列10的电路配置将参考图2描述。图2是展示存储器胞元阵列10的电路配置的实例的电路图。图2展示包含于存储器胞元阵列10中的多个块BLK中的一者。如图2中展示，块BLK包含例如五个串单元SU0到SU4。串单元SU是稍后将描述的一组NAND串NS。举例来说，在写入操作或读取操作中，串单元SU中的NAND串NS按批选择。
每一串单元SU包含分别与位线BL0到BLm(m是等于或大于1的整数)相关联的多个NAND串NS。每一NAND串NS包含例如存储器胞元晶体管MT0到MT7及选择晶体管ST1及ST2。每一存储器胞元晶体管MT包含控制栅极及电荷存储层，且以非易失性方式存储数据。选择晶体管ST1及ST2中的每一者用于在各种操作中选择串单元SU。
在每一NAND串NS中，存储器胞元晶体管MT0到MT7串联耦合。选择晶体管ST1的漏极耦合到相关联位线BL。选择晶体管ST1的源极耦合到串联耦合的存储器胞元晶体管MT0到MT7的一端。选择晶体管ST2的漏极耦合到串联耦合的存储器胞元晶体管MT0到MT7的另一端。选择晶体管ST2的源极耦合到源极线SL。
相同块BLK中的存储器胞元晶体管MT0到MT7的控制栅极分别耦合到字线WL0到WL7。串单元SU0到SU4中的选择晶体管ST1的栅极分别耦合到选择栅极线SGD0到SGD4。串单元SU0到SU4中的选择晶体管ST2的栅极耦合到选择栅极线SGS。
位线BL0到BLm被分别指派不同列地址CAd。每一位线BL由在多个块BLK中被指派相同列地址CAd的NAND串NS共享。字线WL0到WL7中的每一者经提供给每一块BLK。源极线SL由例如多个块BLK共享。
举例来说，共同耦合到一个串单元SU中的字线WL的一组存储器胞元晶体管MT可称为胞元单元CU。举例来说，包含分别经配置以存储1位数据的存储器胞元晶体管MT的胞元单元CU的存储容量定义为“1页数据”。基于存储于存储器胞元晶体管MT中的数据位的数目，胞元单元CU可具有2页数据或更多的存储容量。
根据第一实施例的包含于半导体存储器装置3中的存储器胞元阵列10的电路配置不限于上述配置。举例来说，包含于每一块BLK中的串单元SU的数目可为任何数。包含于每一NAND串NS中的存储器胞元晶体管MT、选择晶体管ST1及选择晶体管ST2的数目可为任何数。
1.1.4半导体存储器装置的横截面结构
半导体存储器装置3的横截面结构的实例将参考图3描述。图3是展示半导体存储器装置3的横截面结构的实例的横截面图。在下文描述中，X方向基本上平行于半导体衬底201且对应于例如字线WL延伸的方向。Y方向基本上平行于半导体衬底201，与X方向相交，且对应于例如位线BL延伸的方向。Z1方向基本上垂直于半导体衬底201且对应于从阵列芯片100到电路芯片200的方向。Z2方向基本上垂直于半导体衬底201且对应于从电路芯片200到阵列芯片100的方向。当Z1方向及Z2方向彼此不区分时，其各自将称为Z方向。
半导体存储器装置3具有其中阵列芯片100及电路芯片200接合在一起的结构。
阵列芯片100包含存储器胞元阵列10及用于将存储器胞元阵列10耦合到电路芯片200的各种互连件。
更明确来说，阵列芯片100包含多个互连层101、绝缘层102、半导体层103到105、绝缘层106到108、互连层109、绝缘层110、钝化层111、多个接触插塞112到114、互连层115、多个接触插塞116、互连层117、多个接触插塞118、绝缘层119、多个电极垫120、多个存储器支柱MP、多个构件SLT及多个构件SHE。
阵列芯片100包含阵列区、接触区及垫区。阵列区是具有多个存储器支柱MP的区。接触区是用于源极线SL与电路芯片200之间的耦合的区。垫区是用于半导体存储器装置3的外侧与电路芯片200之间的耦合的区。
在阵列区中，多个(10个)互连层101在Z方向上堆叠，其间具有一间隔。互连层101用作字线WL及选择栅极线SGD及SGS。互连层101在X方向上的端部以台阶方式拉长。绝缘层102提供于互连层101之间。
半导体层103、104及105在Z2方向上堆叠于最上互连层101上方。半导体层103、104及105各自用作源极线SL。绝缘层102提供于最上互连层101与半导体层103之间。绝缘层107及108、互连层109、绝缘层110及钝化层111在Z2方向上提供于半导体层105上。半导体层104具有在Z2方向上穿透半导体层105及绝缘层107的部分(在下文还称为“构件DST”)。构件DST在Z2方向上的端与绝缘层108接触。构件DST具有在Z2方向上从半导体层105面向Z2方向的表面(朝向绝缘层107)突出的突出部分TP。绝缘层106提供于半导体层103与半导体层105之间的区的部分中。半导体层104在Y方向上的端与绝缘层106接触。互连层109的部分在Z1方向上与半导体层105接触。绝缘层110在Z2方向上提供于互连层109的部分上。绝缘层110以便于填充互连层109的凹部的方式形成。钝化层111在Z2方向上覆盖绝缘层108、互连层109及绝缘层110。
多个存储器支柱MP在Z方向上延伸且穿透多个互连层101及半导体层103及104。每一存储器支柱MP在Z2方向上的端部与半导体层105接触。存储器支柱MP各自包含例如半导体及绝缘体。半导体与半导体层104接触。一个存储器支柱MP对应于一个NAND串NS。存储器支柱MP稍后将详细描述。存储器支柱MP的Z1方向上的端部耦合到互连层115，其间中介有接触插塞113及114。电耦合到存储器支柱MP的互连层115用作位线BL。
互连层115电耦合到电极垫120，其间中介有例如接触插塞116、互连层117及接触插塞118。电极垫120用于耦合到电路芯片200。
绝缘层102在Z1方向上与绝缘层119接触。多个电极垫120提供于绝缘层119内部。
多个构件SLT在Z方向上延伸且在Y方向上各自分割多个互连层101。换句话说，构件SLT各自提供于在Y方向上并排布置的多个互连层101之间。构件SLT在Z2方向上面向半导体层104及105。构件SLT各自包含例如绝缘体及导体。构件SLT稍后将详细描述。
多个构件SHE在Z方向上延伸且在Y方向上分割用作Z2方向上的选择栅极线SGD的最下互连层101。换句话说，构件SHE各自提供于用作在Y方向上并排布置的选择栅极线SGD的多个互连层101部分之间。构件SHE各自包含例如绝缘体。构件SHE稍后将详细描述。在其中提供各自用作选择栅极线SGD的多个互连层101的情况中，所述多个互连层在Y方向上由这些构件SHE中的每一者分割。
由构件SLT及SHE分割的区中的每一者对应于一个串单元SU。
在接触区中，互连层109电耦合到电极垫120，其间中介有接触插塞112到114、互连层115、接触插塞116、互连层117及接触插塞118。互连层109在Z1方向上的部分与绝缘层108接触。绝缘层108的部分与半导体层103、绝缘层106、半导体层105及绝缘层107接触。
在垫区中，互连层109电耦合到电极垫120，其间中介有接触插塞112到114、互连层115、接触插塞116、互连层117及接触插塞118。互连层109在Z2方向上的部分未覆盖有钝化层111。此部分用作耦合到外部装置的电极垫。互连层109在Z1方向上的部分与绝缘层108接触。绝缘层108的部分与半导体层103、绝缘层106、半导体层105及绝缘层107接触。
互连层101、109、115及117由导电材料形成，例如金属材料、p型半导体或n型半导体。半导体层103到105包含例如硅。接触插塞112到114、116及118由导电材料形成，例如金属材料、p型半导体或n型半导体。电极垫120由导电材料形成，例如金属材料。电极垫120包含例如铜(Cu)。绝缘层102、107、108、110及119由绝缘材料形成且包含例如氧化硅(SiO)。绝缘层106由绝缘材料形成且包含例如氮化硅(SiN)。钝化层111包含例如聚酰亚胺。
电路芯片200包含序列发生器13、驱动器模块14、行解码器模块15、感测放大器模块16及用于耦合其的各种互连件。
更明确来说，电路芯片200包含半导体衬底201、多个晶体管TR、互连层204、多个接触插塞205、互连层206、多个接触插塞207、绝缘层208及209及多个电极垫210。
多个晶体管TR用于序列发生器13、驱动器模块14、行解码器模块15、感测放大器模块16等。晶体管TR包含提供于半导体衬底201上的栅极绝缘膜(未展示)、提供于栅极绝缘膜上的栅极电极202及形成于半导体衬底201中的源极及漏极(两者未展示)。源极及漏极中的每一者电耦合到互连层204，其间中介有接触插塞203。栅极电极202电耦合到互连层204，其间中介有接触插塞(未展示)。互连层204电耦合到电极垫210，其间中介有接触插塞205、互连层206及接触插塞207。电极垫210用于耦合到阵列芯片100。
绝缘层208提供于半导体衬底201上。绝缘层209提供于绝缘层208上。多个电极垫210提供于绝缘层209内部。多个电极垫210分别电耦合到阵列芯片100的多个电极垫120。
栅极电极202、接触插塞203、205及207及互连层204及206由导电材料形成，例如金属材料、p型半导体或n型半导体。电极垫210由导电材料形成，例如金属材料。电极垫210包含例如铜。绝缘层208及209由绝缘材料形成且包含例如氧化硅。
关于其中阵列芯片100及电路芯片200接合在一起的接合配置，如上文中描述，电极垫210耦合到电极垫120。举例来说，当Cu用于电极垫210及电极垫120时，电极垫210中的Cu与电极垫120中的Cu整合，借此难以辨识电极垫210中的Cu与电极垫120中的Cu之间的边界。然而，接合配置可根据接合在一起的电极垫210及电极垫120的形状变形来辨识，变形由接合位移及势垒金属Cu位移(在侧面中发生不连续位点)所致。此外，在通过镶嵌方法形成电极垫210及120的情况中，每一垫的侧面具有锥形形状。由于此原因，其中电极垫210接合到电极垫120的部分在Z方向上的横截面形状展示：侧壁经塑形成非矩形形式，而非直线形式。此外，在将电极垫210接合到电极垫120的情况中，形成这些垫中的每一者的Cu的底面、侧面及上表面覆盖有势垒金属。另一方面，在使用Cu的通用互连层中，具有防止Cu氧化的功能的绝缘层(SiN或SiCN等)形成于Cu的上表面上，且不提供势垒金属。因此，即使没有接合位移事件，上述配置可与通用互连层区分。
1.1.5阵列芯片的平面结构
将描述阵列芯片100的阵列区中的平面结构的实例。
首先，当在Z1方向上从上表面看时，平面结构将参考图4描述。图4是展示在Z1方向上从上表面看时阵列芯片100的阵列区中的平面结构的实例的平面图。图4展示块BLK0的阵列区的部分。图4省略层间绝缘层。
阵列区包含包括多个NAND串NS的区(下文称为“胞元区”)及用于多个互连层101与电路芯片200之间的耦合的区(下文称为“连接区”)。
在连接区中，互连层101(选择栅极线SGS及SGD及字线WL0到WL7)分别具有平台部分。图4的实例展示其中字线WL0到WL7的端部形成为在Y方向上具有一个台阶且在X方向上具有多个台阶的双行阶梯形状的情况。更明确来说，每一偶数字线WL(字线WL0、WL2、WL4及WL6)及每一奇数字线WL(字线WL1、WL3、WL5及WL7)在Y方向上具有一个台阶。其平台部分在X方向上相邻的两个字线WL在X方向上具有两个台阶。在块BLK0中，例如，偶数字线WL的平台部分定位于图纸的下侧上，且奇数字线WL的平台部分定位于图纸的上侧上。如上文描述，连接区具有其中选择栅极线SGS及SGD及字线WL0到WL7的相应端部以台阶方式拉长的阶梯部分。
接触插塞CC提供于选择栅极线SGS及SGD及字线WL0到WL7的平台部分上。接触插塞CC将选择栅极线SGS及SGD及字线WL0到WL7电耦合到互连层115。接触插塞CC由导电材料形成且包含例如钨。
在胞元区中，多个存储器支柱MP布置成例如交错图案。
多个构件SLT在Y方向上并排布置。构件SLT在X方向上延伸且与连接区及胞元区交叉。构件SLT形成为线性形状。一个块BLK布置于在Y方向上布置的两个构件SLT之间。即，每一构件SLT提供于在Y方向上相邻的两个块BLK之间。
构件SLT包含接触插塞LI及绝缘体SW。举例来说，接触插塞LI形成为在X方向上延伸的线性形状。接触插塞LI由导电材料形成且包含例如钨。绝缘体SW提供于接触插塞LI的侧面上。换句话说，在平面图中(当在Z2方向上看时)，接触插塞LI由绝缘体SW包围。因此，接触插塞LI不与多个互连层101接触。绝缘体SW由绝缘材料形成且包含例如氧化硅。接触插塞LI可不与源极线SL接触。构件SLT可不包含接触插塞LI。
多个构件SHE在Y方向上并排布置。构件SHE在X方向上延伸且与胞元区交叉。每一构件SHE的一端包含于连接区中。构件SHR形成为线性形状。构件SHE由绝缘材料形成且包含例如氧化硅。即，构件SHE包含绝缘材料且不包含导电材料。
构件SLT及SHE将块BLK0分割成五个串单元SU0到SU4且将选择栅极线SGD分割成五个部分(SGD0到SGD4)。
接着，当在Z2方向上从上表面看时，半导体层104的平面结构将参考图5描述。图5是展示在Z1方向上从上表面看时阵列芯片100的阵列区中的平面结构的实例的平面图。图5展示块BLK0的阵列区的部分。图5省略层间绝缘层。下文描述将聚焦于构件DST的布局给出。
在胞元区中，对应于半导体层104的部分的多个构件DST(下文还称为“构件DST1”)在Y方向上并排布置。每一构件SLT布置于每一构件DST1下方且在Z方向上与构件DST1重叠。换句话说，构件DST1布置于面向构件SLT的位置中，在Z方向上其间中介有半导体层103。即，多个互连层101不提供于构件DST1下方。构件DST1在X方向上延伸且与胞元区交叉。构件DST1的一端包含于连接区中。构件DST1形成为线性形状。在Z方向上没有存储器支柱MP布置于构件DST1下方。构件DST1在X方向上的长度可基本上等于或小于构件SLT的长度。构件DST1在X方向上从胞元区的至少一个端部延伸到另一端部就够了。
1.1.6阵列芯片的横截面结构
将描述阵列芯片100的阵列区中的横截面结构的实例。
图6是沿着图5的线I-I截取的横截面图且展示阵列芯片100的阵列区中的横截面结构的实例。图6展示连接区及胞元区的部分。图6省略互连层109、绝缘层110、钝化层111、多个接触插塞116、互连层117、多个接触插塞118、绝缘层119及多个电极垫120。
在连接区中，多个互连层101的平台部分(选择栅极线SGS及SGD及字线WL0到WL7)以台阶方式提供。多个接触插塞CC在Z1方向上分别提供于互连层101的平台部分上。接触插塞113及114及互连层115在Z1方向上堆叠于接触插塞CC中的每一者上。每一互连层115电耦合到互连层101中的一者，其间中介有接触插塞CC、113及114。
在胞元区中，存储器支柱MP在Z方向上延伸且穿透互连层101及半导体层103及104。存储器支柱MP在Z2方向上的端部与半导体层105接触(层堆叠SB含有各自用作源极线SL的半导体层103到105)。存储器支柱MP的Z1方向上的端部耦合到互连层115，其间中介有接触插塞113及114。
其中存储器支柱MP与互连层101(选择栅极线SGS)相交的部分用作选择晶体管ST2。其中存储器支柱MP与互连层101(字线WL0到WL7)中的一者相交的部分用作一个存储器胞元晶体管MT。换句话说，存储器胞元晶体管MT分别形成于其中多个存储器支柱MP与互连层101(字线WL0到WL7)中的一者相交的部分中。其中存储器支柱MP与互连层101(选择栅极线SGD)相交的部分用作选择晶体管ST1。换句话说，选择晶体管ST1分别形成于其中存储器支柱MP与多个互连层101(选择栅极线SGD0到SGD4)中的一者相交的部分中。
存储器支柱MP包含例如芯膜121、半导体膜122及堆叠膜123。
芯膜121在Z方向上延伸。举例来说，在Z1方向上，芯膜121的下端定位于最下互连层101下方，且芯膜121的上端定位于半导体层104上方。芯膜121由绝缘材料形成且包含例如氧化硅。
半导体膜122覆盖芯膜121的外围。在存储器支柱MP在Z1方向上的端部处，半导体膜122的部分与半导体层104接触。半导体膜122包含例如硅。半导体层104的一端包含于连接区中。
除其中半导体膜122及互连层104彼此接触的部分之外，堆叠膜123覆盖半导体膜122的侧面及底面。堆叠膜123包含例如依序布置的隧穿绝缘膜、电荷存储层及块绝缘膜。举例来说，在存储器胞元晶体管MT是金属-氧化物-氮化物-氧化物-硅(MONOS)类型的情况中，电荷存储层是绝缘膜。在存储器胞元晶体管MT是浮动门(FG)类型的情况中，电荷存储层是导体。作为实例，下文将描述其中存储器胞元晶体管MT是MONOS类型的情况。堆叠膜123包含例如依序布置的绝缘层124、绝缘层125及绝缘层126。
图7是沿着图6的线S-S截取的横截面图且展示存储器支柱MP的横截面结构的实例。明确来说，图7展示平行于半导体衬底201的表面且包含互连层101的层中的每一存储器支柱MP的横截面结构。
绝缘层124覆盖半导体膜122的外围。绝缘层124用作存储器胞元晶体管MT的隧穿绝缘膜。绝缘层124由绝缘材料形成且包含例如氧化硅。绝缘层125覆盖绝缘层124的外围。绝缘层125用作存储器胞元晶体管MT的电荷存储层。绝缘层125由绝缘材料形成且包含例如氮化硅。绝缘层126覆盖绝缘层125的外围。绝缘层126用作存储器胞元晶体管MT的块绝缘膜。绝缘层126由绝缘材料形成且包含例如氧化硅。互连层101覆盖绝缘层126的外围。
如图6中展示，绝缘层102、半导体层103到105及绝缘层107及108在Z2方向上堆叠于最上互连层101上。在本实施例中，源极线SL(半导体层103到105)通过使用牺牲层将对应于半导体层104的结构安置于半导体层103与半导体层105之间及此后用半导体层104替换牺牲层来形成。作为牺牲层，例如，使用包含绝缘层106、127及128的堆叠膜。绝缘层127及128由绝缘材料形成且包含例如氧化硅。当形成半导体层104时，绝缘层106、127及128的部分保留不被移除。换句话说，绝缘层106、127及128形成于半导体层103与半导体层105之间且形成于相同于半导体层104的层中。
图8是沿着图5的线II-II截取的横截面图且展示阵列芯片100的阵列区中的横截面结构的实例。图8展示胞元区的部分。图8省略互连层109、绝缘层110、钝化层111、多个接触插塞116、互连层117、多个接触插塞118、绝缘层119及多个电极垫120。
构件SLT中的每一者分割在Y方向上相邻的两个块BLK中的多个互连层101。构件SLT在Z2方向上的端与半导体层103接触。换句话说，构件SLT在Z2方向上的端部与含有半导体层103到105的层堆叠SB接触。每一构件SLT在Z2方向上的端不与半导体层104及105接触。每一构件SLT嵌入于每一狭缝SH中。狭缝SH在Z方向上延伸且分割多个互连层101。狭缝SH在Z2方向上的端到达半导体层103。狭缝SH在Z2方向上的端未到达半导体层104及105。
构件SHE中的每一者将互连层101(选择栅极线SGD)分割成在Y方向上相邻的互连层101部分且不分割多个互连层101(字线WL及选择栅极线SGS)。图8展示其中存储器支柱MP在Z1方向上的端部也具有构件SHE的实例。耦合到构件SHE的存储器支柱MP是虚设支柱。可不提供虚设支柱。
半导体层104具有在Z2方向上穿透半导体层105及绝缘层107的部分(构件DST1)，且此部分在Z2方向上的端与绝缘层108接触。构件DST1提供于其中构件DST1在Z方向上与构件SLT重叠的位置中。换句话说，含有半导体层103到105的层堆叠SB在面向与构件SLT接触的第一表面P1的第二表面P2的侧上具有突出部分TP(下文还称为“突出部分TP1”)。突出部分TP1在Z方向上突出且在Z方向上与具有互连层101及构件SLT的区的部分重叠。在含有半导体层103到105的层堆叠SB中，定位于第一表面P1与第二表面P2之间的部分及突出部分TP1一体成型。突出部分TP1形成为在X方向上延伸的线性形状。突出部分TP1以使得其纵向方向设置为X方向的方式配置。突出部分TP1在Z方向上在其中突出部分TP1在Z方向上在具有互连层101及构件SLT的区内与构件SLT重叠的位置中突出。突出部分TP1在Z方向上面向(重叠)构件SLT且不面向存储器支柱MP。
1.2制造半导体存储器装置的方法
接着，将描述制造半导体存储器装置3的方法。下文将描述在阵列芯片100及电路芯片200接合在一起之后制造半导体存储器装置3的过程。图9是展示制造半导体存储器装置3的方法的实例的流程图。图10到图18各自是展示在制造半导体存储器装置3的过程期间横截面结构的实例的横截面图。在图10到图18中，放大图8中的阵列芯片100的胞元区内的区R1。
如图9中展示，步骤S100到S109在制造半导体存储器装置3的过程期间循序地执行。制造半导体存储器装置3的示范性过程将通过适当参考图9来描述。下文描述将大体上专注于阵列芯片100的胞元区内的部分区(图8中的区R1)。
在阵列芯片100及电路芯片200接合在一起之后，移除阵列芯片100的衬底。接着，如图10中展示，形成绝缘层129及130及抗蚀剂掩模131(S100)。举例来说，绝缘层129及130形成于在Z2方向上提供于半导体层105上的绝缘层107上。此后，抗蚀剂掩模131通过光刻等形成于绝缘层130上。在抗蚀剂掩模中，用于形成半导体层104的图案在Z方向上面向构件SLT的位置中打开。绝缘层129由绝缘材料形成且是例如旋涂碳(SOC)。绝缘层130由绝缘材料形成且是例如旋涂玻璃(SOG)。
接着，如图11中展示，形成狭缝DSH(S101)。举例来说，绝缘层107及半导体层105通过借助反应离子蚀刻(RIE)进行各向异性蚀刻来处理。此时，蚀刻量经设置使得绝缘层128被暴露且绝缘层106在狭缝DSH的底面上不暴露。绝缘层129及130及抗蚀剂掩模131在狭缝DSH形成期间用作掩模且在绝缘层107及半导体层105的处理完成之后不保留。
接着，如图12中展示，为了保护狭缝DSH的侧壁，形成绝缘层132(S102)。绝缘层132由绝缘材料形成且包含例如氧化硅。
接着，如图13中展示，处理绝缘层128(S103)。举例来说，绝缘层132及128通过借助RIE进行各向异性蚀刻来处理。此时，蚀刻量经设置使得绝缘层106被暴露且绝缘层127在狭缝DSH的底面上不暴露。
接着，如图14中展示，处理绝缘层106(S104)。举例来说，执行通过使用磷酸进行湿蚀刻来各向同性蚀刻。借此，绝缘层106从狭缝DSH的侧面蚀刻。此时，根据与狭缝DSH的距离，绝缘层106的部分保留不被移除。
接着，如图15中展示，处理绝缘层126、127及128(S105)。举例来说，执行通过使用氢氟酸进行湿蚀刻来各向同性蚀刻。借此，存储器支柱MP的绝缘层127及128及绝缘层126从狭缝DSH的侧面蚀刻。此时，根据与狭缝DSH的距离，绝缘层126、127及128的部分保留不被移除。通过
接着，如图16中展示，处理绝缘层124及125(S106)。举例来说，绝缘层125通过使用磷酸进行湿蚀刻的各向同性蚀刻来处理。此时，根据与狭缝DSH的距离，绝缘层125的部分保留不被移除。接着，绝缘层124通过借助化学干蚀刻(CDE)的各向同性蚀刻来处理。此时，根据与狭缝DSH的距离，绝缘层124的部分保留不被移除。
接着，如图17中展示，形成半导体层104(S107)。举例来说，半导体层104通过化学气相沉积(CVD)形成。举例来说，作为半导体层104，形成掺杂有磷的非晶硅。借此，狭缝DSH及已从其移除绝缘层106及124到128的区填充有半导体层104。此后，例如，绝缘层107上的半导体层104通过化学机械抛光(CMP)等移除。在下文中，用半导体层104替换已从其移除绝缘层106及124到128的区的过程将称为“替换”。所形成的半导体层104具有在Z2方向上穿透半导体层105及绝缘层107的部分(构件DST1)。构件DST1具有从半导体层105朝向绝缘层107突出的突出部分TP1。
接着，例如，通过激光退火对半导体层104执行热处理(S108)。可不执行退火过程。
如图18中展示，形成绝缘层108(S109)。
通过上述制造过程，形成半导体存储器装置3的半导体层104。上述制造过程仅是实例且不限于此。举例来说，另一步骤可插入于相应制造步骤之间，或可省略或整合部分步骤。此外，相应制造步骤可适当互换。
1.3本实施例的有利效应
根据第一实施例，可降低过程的难度。下文将描述有利效应。
关于其中阵列芯片100及电路芯片200未接合在一起的结构，半导体层104(源极线SL)的替换通过狭缝SH执行。因此，在其中堆叠互连层101的数目随着半导体存储器装置3的集成度提高而增加的情况中，促进狭缝SH的纵横比提高，借此使执行半导体层104的替换变难。
另一方面，根据本实施例，在阵列芯片100及电路芯片200接合在一起之后，狭缝DSH形成于与其上将形成阵列芯片100的狭缝SH的表面相对的表面上。替换可通过狭缝DSH执行。半导体层104的替换可通过狭缝DSH执行，狭缝DSH的深度比狭缝SH更浅，使得可降低过程的难度。
举例来说，在通过RIE处理狭缝SH及DSH的情况中，处理形状大体上是锥形形状(其中底部形状较小)。因此，沿着XY平面的横截面区(XY平面横截面区)从打开部分朝向底部部分减小。根据本实施例，狭缝DSH的深度比狭缝SH更浅且因此比狭缝SH更容易处理。
在通过狭缝SH替换半导体层104时，狭缝SH的侧壁(互连层101通过狭缝SH形成之前氧化硅及氮化硅的堆叠结构)通过形成包含例如绝缘层、半导体层及绝缘层的三个层来受保护。
另一方面，根据本实施例，狭缝DSH的侧壁具有包含半导体层105及绝缘层107的堆叠结构，且狭缝DSH的侧壁可受绝缘层132保护，绝缘层132是单个层。此可简化过程。
此外，在通过狭缝SH替换半导体层104时，例如，为了在过程的后一步骤中通过狭缝SH形成多个互连层101，整个狭缝SH未填充有半导体层104，且狭缝SH内的半导体层104通过回蚀移除。
另一方面，根据本实施例，半导体层104的替换在多个互连层101形成之后执行，使得狭缝DSH填充有半导体层104。此可简化过程。
1.4第一修改
将描述根据第一实施例的第一修改的半导体存储器装置3。根据本修改的半导体存储器装置3在阵列芯片100的阵列区中的结构方面不同于第一实施例。在下文中，下文描述将大体上专注于不同于第一实施例的特征。
1.4.1半导体存储器装置的横截面结构
半导体存储器装置3的横截面结构的实例将参考图19描述。图19是展示半导体存储器装置3的横截面结构的实例的横截面图。
将描述阵列芯片100的阵列区。绝缘层107及108、互连层109及钝化层111在Z2方向上提供于半导体层105上。半导体层104具有在Z2方向上穿透半导体层105及绝缘层107及108的部分(构件DST)。多个构件DST包含具有在Z2方向上与互连层109接触的其端的构件DST及具有在Z2方向上与钝化层111接触的其端的构件DST。互连层109在Z1方向上与半导体层104及绝缘层108接触。换句话说，含有半导体层103到105的层堆叠的突出部分TP与互连层109接触。钝化层111在Z2方向上覆盖半导体层104、绝缘层108及互连层109。阵列芯片100的阵列区中的结构的剩余部分类似于第一实施例的剩余部分。换句话说，图3展示其中互连层109与半导体层105接触以借此电耦合到半导体层103到105的实例。另一方面，图19展示其中互连层109电耦合到半导体层103到105且其间中介有构件DST的实例。
1.4.2本修改的有利效应
根据本修改的配置产生类似于第一实施例的有利效应的有利效应。
1.5第二修改
将描述根据第一实施例的第二修改的半导体存储器装置3。根据本修改的半导体存储器装置3在阵列芯片100的阵列区的结构方面不同于第一实施例。在下文中，下文描述将大体上专注于不同于第一实施例的特征。
1.5.1半导体存储器装置的横截面结构
半导体存储器装置3的横截面结构的实例将参考图20描述。图20是展示半导体存储器装置3的横截面结构的实例的横截面图。
将描述阵列芯片100的阵列区。半导体层104具有在Z2方向上穿透半导体层105的部分(构件DST)，且此部分在Z2方向上的端与绝缘层107接触。阵列芯片100的阵列区中的结构的剩余部分类似于第一实施例的剩余部分。即，构件DST在Z2方向上没有从半导体层105的上表面突出。
1.5.2本修改的有利效应
根据本修改的配置产生类似于第一实施例的有利效应的有利效应。
2.第二实施例
将描述根据第二实施例的半导体存储器装置。根据本实施例的半导体存储器装置3在阵列芯片100的胞元区中的构件DST的布局方面不同于第一实施例。在下文中，下文描述将大体上专注于不同于第一实施例的特征。
2.1阵列芯片的平面结构
将描述阵列芯片100的阵列区中的平面结构的实例。
当在Z1方向上从上表面看时，平面结构类似于根据第一实施例的图4的平面结构。
当在Z2方向上从上表面看时，半导体层104的平面结构将参考图21描述。图21是展示在Z2方向上从上表面看时阵列芯片100的阵列区中的平面结构的实例的平面图。图21展示块BLK0的阵列区的部分。图21省略层间绝缘层。下文描述将聚焦于构件DST的布局给出。
关于根据第一实施例的图5，图21的不同之处在于：在胞元区中，多个构件DST(下文还称为“构件DST2”)进一步布置于分别布置于面向构件SLT的位置中的多个构件DST1之间。多个构件DST2在Y方向上并排布置。即，构件DST1及DST2在Y方向上并排布置。每一构件SHE布置于每一构件DST2下方且在Z方向上与构件DST2重叠。换句话说，构件DST2布置于面向构件SHE的位置中，在Z方向上其间中介有半导体层103及多个互连层101。构件DST2在X方向上延伸且与胞元区交叉。构件DST2的一端包含于连接区中。构件DST2形成为线性形状。在Z方向上没有存储器支柱MP布置于构件DST2下方。构件DST2在X方向上的长度可基本上等于构件SHE的长度或可大于或小于构件SHE的长度。构件DST2在X方向上从胞元区的至少一个端部延伸到另一端部就够了。构件DST1及构件DST2的长度可基本上相同或不同。
2.2阵列芯片的横截面结构
将描述阵列芯片100的阵列区中的横截面结构的实例。
沿着图21的线I-I截取的横截面结构类似于根据第一实施例的图6的横截面结构。
图22是沿着图21的线II-II截取的横截面图且展示阵列芯片100的阵列区中的横截面结构的实例。图22展示胞元区的部分。图22省略互连层109、绝缘层110、钝化层111、多个接触插塞116、互连层117、多个接触插塞118、绝缘层119及多个电极垫120。
构件DST2在Z2方向上穿透半导体层105及绝缘层107，且构件DST2在Z2方向上的端与绝缘层108接触。构件DST2提供于其中构件DST2在Z方向上与构件SHE重叠的位置中。换句话说，含有用作源极线SL的半导体层103到105的层堆叠SB在面向第一表面P1的第二表面P2的侧上具有突出部分TP(下文还称为“突出部分TP2”)。突出部分TP2在Z方向上在其中突出部分TP2在Z方向上与构件SHE重叠的位置中突出。在含有半导体层103到105的层堆叠SB中，定位于第一表面P1与第二表面P2之间的部分及突出部分TP2一体成型。突出部分TP2形成为在X方向上延伸的线性形状。突出部分TP2以使得其纵向方向设置为X方向的方式配置。突出部分TP2在Z方向上面向(重叠)构件SHE且不面向存储器支柱MP。
2.3本实施例的有利效应
第二实施例产生类似于第一实施例的有利效应的有利效应。
当然，本实施例适用于第一实施例的第一修改及第二修改。
3.第三实施例
将描述根据第三实施例的半导体存储器装置。根据本实施例的半导体存储器装置3在阵列芯片100的胞元区中的构件DST的布局方面不同于第一实施例。在下文中，下文描述将大体上专注于不同于第一实施例的特征。
3.1阵列芯片的平面结构
将描述阵列芯片100的阵列区中的平面结构的实例。
首先，当在Z1方向上从上表面看时，平面结构将参考图23描述。图23是展示在Z1方向上从上表面看时阵列芯片100的阵列区中的平面结构的实例的平面图。图23展示块BLK0的阵列区的部分。图23省略层间绝缘层。
在胞元区中，多个存储器支柱MP布置成例如交错图案。如图23中展示，在X方向上布置的存储器支柱MP之间的间隔是例如间隔S1或间隔S2。间隔S2大于间隔S1。换句话说，没有存储器支柱MP布置于在X方向上以间隔S2彼此间隔开的存储器支柱MP之间。即，没有存储器支柱MP布置于图23中的区R2中。
接着，当在Z2方向上从上表面看时，半导体层104的平面结构将参考图24描述。图24是展示在Z2方向上从上表面看时阵列芯片100的阵列区中的平面结构的实例的平面图。图24展示块BLK0的阵列区的部分。图24省略层间绝缘层。下文描述将聚焦于构件DST的布局给出。
关于根据第一实施例的图5，图24的不同之处在于：在胞元区中，多个构件DST(下文还称为“构件DST3”)进一步布置于其中没有布置存储器支柱MP的区R2中。构件DST3在X方向上并排布置。构件DST3中的每一者在Y方向上延伸且与布置于面向构件SLT的位置中的构件DST1相交。除与构件DST1相交的区之外，多个互连层101提供于构件DST3下方且在Z方向上与构件DST3部分重叠。构件DST3形成为线性形状。在Z方向上没有存储器支柱MP布置于构件DST3下方。
3.2阵列芯片的横截面结构
将描述阵列芯片100的阵列区中的横截面结构的实例。
沿着图24的线I-I截取的横截面结构类似于根据第一实施例的图6的横截面结构。沿着图24的线II-II截取的横截面结构类似于根据第一实施例的图8的横截面结构。
图25是沿着图24的线III-III截取的横截面图且展示阵列芯片100的阵列区中的横截面结构的实例。图25展示胞元区的部分。图25省略互连层109、绝缘层110、钝化层111、多个接触插塞116、互连层117、多个接触插塞118、绝缘层119及多个电极垫120。
构件DST3在Z2方向上穿透半导体层105及绝缘层107，且DST3在Z2方向上的端与绝缘层108接触。构件DST3提供于其中在Z方向上没有布置存储器支柱MP的位置中。换句话说，含有半导体层103到105且用作源极线SL的层堆叠SB在面向第一表面P1的第二表面P2的侧上具有突出部分TP(下文还称为“突出部分TP3”)。突出部分TP3在Z方向上突出且在Z方向上与在Y方向上并排布置的互连层101中的每一者部分重叠。在含有半导体层103到105的层堆叠SB中，定位于第一表面P1与第二表面P2之间的部分及突出部分TP3一体成型。突出部分TP3形成为在Y方向上延伸的线性形状。突出部分TP3以使得其纵向方向设置为Y方向的方式配置。突出部分TP3与在Y方向并排布置的互连层101中的每一者重叠(在Z方向上在区R2内其间中介有构件SLT)，且不面向布置于区R2外部的存储器支柱MP。
3.3本实施例的有利效应
第三实施例产生类似于第一实施例的有利效应的有利效应。
当然，本实施例适用于第一实施例的第一修改及第二修改。
4.第四实施例
将描述根据第四实施例的半导体存储器装置。根据本实施例的半导体存储器装置3在阵列芯片100的胞元区中的构件DST的布局方面不同于第二实施例。在下文中，下文描述将大体上专注于不同于第二实施例的特征。
4.1阵列芯片的平面结构
将描述阵列芯片100的阵列区中的平面结构的实例。
当在Z1方向上从上表面看时，平面结构类似于根据第三实施例的图23的平面结构。
当在Z2方向上从上表面看时，半导体层104的平面结构将参考图26描述。图26是展示在Z2方向上从上表面看时阵列芯片100的阵列区中的平面结构的实例的平面图。图26展示块BLK0的阵列区的部分。图26省略层间绝缘层。下文描述将聚焦于构件DST的布局给出。
关于根据第二实施例的图21，图26的不同之处在于：在胞元区中，多个构件DST3进一步布置于其中没有布置存储器支柱MP的区R2中。构件DST3在X方向上并排布置。构件DST3中的每一者在Y方向上延伸且与布置于面向构件SLT的位置中的构件DST1相交，且与布置于面向构件SHE的位置中的构件DST2相交。换句话说，含有半导体层103到105的层堆叠SB在其第二表面P2的侧上具有以便于彼此相交的方式提供的构件DST2(突出部分TP2)及构件DST3(突出部分TP3)。除与构件DST1相交的区之外，多个互连层101提供于构件DST3下方且在Z方向上与构件DST3部分重叠。构件DST3形成为线性形状。在Z方向上没有存储器支柱MP布置于构件DST3下方。
4.2阵列芯片的横截面结构
将描述阵列芯片100的阵列区中的横截面结构的实例。
沿着图26的线I-I截取的横截面结构类似于根据第一实施例的图6的横截面结构。沿着图26的线II-II截取的横截面结构类似于根据第二实施例的图22的横截面结构。沿着图26的线III-III截取的横截面结构类似于根据第三实施例的图25的横截面结构。在含有半导体层103到105的层堆叠SB中，定位于第一表面P1与第二表面P2之间的部分、突出部分TP1、突出部分TP2及突出部分TP3一体成型。
4.3本实施例的有利效应
第四实施例产生类似于第一实施例的有利效应的有利效应。
当然，本实施例适用于第一实施例的第一修改及第二修改。
5.修改等
如上文描述，一种根据实施例的半导体存储器装置包含：半导体层(SB)，其在第一方向(Z2)上布置于衬底(201)上方；第一互连层(101)，其布置于所述衬底(201)与所述半导体层(SB)之间；第二互连层(101)，其布置于所述衬底(201)与所述半导体层(SB)之间且在与所述第一方向(Z2)相交的第二方向(Y)上相邻于所述第一互连层(101)布置；多个存储器支柱(MP)，其在所述第一方向(Z2)上延伸且穿透所述第一互连层(101)，所述存储器支柱(MP)中的每一者在所述第一方向(Z2)上的端部与所述半导体层(SB)接触；及第一构件(SLT)，其在所述第二方向(Y)上提供于所述第一互连层(101)与所述第二互连层(101)之间，所述第一构件(SLT)在所述第一方向(Z2)上的端部与所述半导体层(SB)接触。所述半导体层(SB)在面向与所述第一构件(SLT)接触的第一表面(P1)的第二表面(P2)的侧上具有在所述第一方向(Z2)上突出且在所述第一方向(Z2)上与区的部分重叠的第一突出部分(TP1到3)，所述区具有所述第一互连层(101)及所述第一构件(SLT)。
实施例不限于上述实施例，而是可作出各种修改。
此外，可在可能范围内更改上述实施例中描述的流程图中的步骤的顺序。
虽然已描述某些实施例，但这些实施例仅供例示且不希望限制本发明的范围。实际上，本文中描述的新颖实施例可以各种其它形式体现；此外，可在不背离本发明的精神的情况下对本文中描述的实施例的形式作出各种省略、替代及改变。所附权利要求书及其等效物希望涵盖落在本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
半导体层，其在第一方向上布置于衬底上方；
第一互连层，其布置于所述衬底与所述半导体层之间；
第二互连层，其布置于所述衬底与所述半导体层之间且在与所述第一方向相交的第二方向上相邻于所述第一互连层布置；
多个存储器支柱，其在所述第一方向上延伸且穿透所述第一互连层，所述存储器支柱中的每一者在所述第一方向上的端部与所述半导体层接触；及
第一构件，其在所述第二方向上提供于所述第一互连层与所述第二互连层之间，所述第一构件在所述第一方向上的端部与所述半导体层接触，
其中所述半导体层在面向与所述第一构件接触的第一表面的第二表面的侧上具有在所述第一方向上突出且在所述第一方向上与区的部分重叠的第一突出部分，所述区具有所述第一互连层及所述第一构件。
2.根据权利要求1所述的半导体存储器装置，其中所述第一突出部分以使得所述第一突出部分的纵向方向设置为与所述第一方向及所述第二方向相交的第三方向的方式配置。
3.根据权利要求1所述的半导体存储器装置，其中在所述半导体层中，定位于所述第一表面与所述第二表面之间的部分及所述第一突出部分一体成型。
4.根据权利要求1所述的半导体存储器装置，其进一步包括在所述第一方向上提供于所述半导体层的所述第二表面上方的第三互连层，
其中所述第一突出部分与所述第三互连层接触。
5.根据权利要求1所述的半导体存储器装置，其中所述第一突出部分在所述第一方向上在所述区内与所述第一构件重叠的位置中突出。
6.根据权利要求5所述的半导体存储器装置，其进一步包括：
第四互连层，其提供于所述衬底与所述第一互连层之间，与所述第一互连层间隔，且由所述存储器支柱中的第一存储器支柱穿透；
第五互连层，其提供于所述衬底与所述第一互连层之间，与所述第一互连层间隔，在所述第二方向上相邻于所述第四互连层布置，且由所述存储器支柱中的第二存储器支柱穿透；及
第二构件，其在所述第二方向上提供于所述第四互连层与所述第五互连层之间，
其中所述半导体层在所述第二表面的所述侧上进一步包含在所述第一方向上突出且在所述第一方向上与所述第二构件重叠的第二突出部分。
7.根据权利要求6所述的半导体存储器装置，其中存储器胞元晶体管分别形成于其中所述多个存储器支柱与所述第一互连层相交的部分中，且选择晶体管分别形成于其中所述第一存储器支柱与所述第四互连层相交的部分中及其中所述第二存储器支柱与所述第五互连层相交的部分中。
8.根据权利要求6所述的半导体存储器装置，其中所述第二突出部分以使得所述第二突出部分的纵向方向设置为与所述第一方向及所述第二方向相交的第三方向的方式配置。
9.根据权利要求6所述的半导体存储器装置，其中在所述半导体层中，定位于所述第一表面与所述第二表面之间的部分及所述第二突出部分一体成型。
10.根据权利要求6所述的半导体存储器装置，其中所述半导体层在所述第二表面的所述侧上进一步包含在所述第一方向上突出且在所述第一方向上与所述第四互连层及所述第五互连层中的每一者部分重叠的第三突出部分，
所述第三突出部分以使得纵向方向设置为所述第二方向的方式配置，且
所述第三突出部分在所述第一方向上不面向所述多个存储器支柱。
11.根据权利要求10所述的半导体存储器装置，其中在所述半导体层中，定位于所述第一表面与所述第二表面之间的部分及所述第三突出部分一体成型。
12.根据权利要求5所述的半导体存储器装置，其进一步包括：
第四互连层，其提供于所述衬底与所述第一互连层之间，与所述第一互连层间隔，且由所述存储器支柱中的第一存储器支柱穿透；
第五互连层，其提供于所述衬底与所述第一互连层之间，与所述第一互连层间隔，在所述第二方向上相邻于所述第四互连层布置，且由所述存储器支柱中的第二存储器支柱穿透；及
第二构件，其在所述第二方向上提供于所述第四互连层与所述第五互连层之间，
其中所述半导体层在所述第二表面的所述侧上进一步包含在所述第一方向上突出的第二突出部分或第三突出部分中的至少一者，
所述第二突出部分在所述第一方向上与所述第二构件重叠且在与所述第一方向及所述第二方向相交的第三方向上延伸，且
所述第三突出部分在所述第一方向上与所述第四互连层及所述第五互连层中的每一者部分重叠且在所述第二方向上延伸。
13.根据权利要求12所述的半导体存储器装置，其中所述半导体层在所述第二表面的所述侧上包含以便于彼此相交的方式提供的所述第二突出部分及所述第三突出部分。
14.根据权利要求12所述的半导体存储器装置，其中在所述半导体层中，定位于所述第一表面与所述第二表面之间的部分、所述第一突出部分、所述第二突出部分及所述第三突出部分一体成型。
15.根据权利要求6所述的半导体存储器装置，其中所述第一构件包含绝缘材料及导电材料，且当在所述第一方向上看时，所述导电材料由所述绝缘材料包围。
16.根据权利要求15所述的半导体存储器装置，其中所述第二构件包含绝缘材料且不包含导电材料。
17.一种半导体存储器装置，其包括：
层堆叠，其在第一方向上位于衬底上方，所述层堆叠含有从所述衬底的侧依序布置的第一半导体层、第二半导体层及第三半导体层；
绝缘层，其提供于所述第一半导体层与所述第三半导体层之间且提供于相同于所述第二半导体层的层中；
第一互连层，其布置于所述衬底与所述层堆叠之间；
第二互连层，其布置于所述衬底与所述层堆叠之间且在与所述第一方向相交的第二方向上相邻于所述第一互连层布置；
多个存储器支柱，其在所述第一方向上延伸且穿透所述第一互连层、所述第一半导体层及所述第二半导体层，所述存储器支柱中的每一者在所述第一方向上的端部与所述第三半导体层接触；及
第一构件，其在所述第二方向上提供于所述第一互连层与所述第二互连层之间且在所述第一方向上延伸，
其中所述第一构件在所述第一方向上的端与所述第一半导体层接触且不与所述第二半导体层及所述第三半导体层接触。
18.根据权利要求17所述的半导体存储器装置，其中所述第一构件包含绝缘材料。
19.根据权利要求18所述的半导体存储器装置，其中所述第一构件进一步包含导电材料。
20.根据权利要求17所述的半导体存储器装置，其中所述第一构件在所述第一方向上面向所述第二半导体层及所述第三半导体层。
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